KR100825023B1 - 리세스 게이트를 갖는 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 소자분리막의 손실로 리세스패턴과 소자분리막간의 전기적인 간섭현상이 발생하는 것을 방지하기 위한 리세스 게이트를 갖는 반도체 소자 제조방법을 제공하기 위한 것으로, 본 발명은 소자분리막을 갖는 기판에 수직프로파일의 제1리세스패턴을 형성하는 단계, 상기 제1리세스패턴을 포함하는 기판 상에 소자분리막과 식각선택비를 갖는 절연층을 형성하는 단계, 상기 절연층을 식각하여 제1리세스패턴의 측벽에 측벽보호막을 형성하는 단계, 상기 제1리세스패턴의 바닥부를 식각하여 제1리세스패턴보다 폭이 넓고 라운드진 제2리세스패턴을 형성하는 단계를 포함하여 소자분리막과 리세스패턴 간의 거리를 증가시킴으로써 전기적 특성상의 상호 간섭 현상을 방지하여 안정적인 전기적 특성을 얻을 수 있는 효과가 있다.
전기적간섭, 비정질카본, 산화막, 식각선택비
Description
도 1a 내지 도 1c는 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
201 : 반도체 기판 202 : 소자분리막
203 : 마스크패턴 204 : 제1리세스패턴
204B : 제2리세스패턴 205A : 측벽보호막
206 : 게이트절연막 207 : 게이트전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트를 갖는 반도체 소자 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
반도체 소자의 리프레시특성을 확보하기 위해, 게이트패턴 아래의 영역을 리세스(Recess) 시켜, 채널길이(Channel Length)를 증가시키는 3D 게이트구조인 리세스게이트구조를 형성하는 기술이 제안되었다. 특히, 리프레시특성을 최대화 하기 위해 하부가 상부보다 폭이 더 넓고 라운드진 벌브형 리세스 게이트구조를 형성하는 기술이 제안되었다.
도 1a 내지 도 1c는 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(101)에 소자분리막(102)을 형성하여 활성영역을 정의하고, 선택적으로 식각하여 수직프로파일을 갖는 제1리세스패턴(103)을 형성한다. 이때, 제1리세스패턴(103)은 반도체 기판(101)의 활성영역 외에 소자분리막(102)에도 일정 두께의 제1리세스패턴(103A)이 형성된다.
이어서, 제1리세스패턴(103)을 포함하는 반도체 기판(101) 상에 산화막(104)을 형성한다.
도 1b에 도시된 바와 같이, 산화막(104)을 전면식각하여 제1리세스패턴(103, 103A)의 측벽에 측벽보호막(104A)을 형성한다.
도 1c에 도시된 바와 같이, 제1리세스패턴(103)의 바닥부를 식각하여 제1리세스패턴(103)보다 폭이 넓고 라운드진 제2리세스패턴(103B)을 형성한다.
위와 같이, 종래 기술은 산화막(104)을 전면식각하여 제1리세스패턴(103, 103A)의 측벽에 측벽보호막(104A)을 형성하고, 전면식각시 과도식각을 추가로 실시한다.
그러나, 종래 기술은 전면식각을 실시할때 산화막(104)과 유사물질로 형성된 소자분리막(102)이 손실되는 문제점이 있다. 특히, 산화막(104)을 전면식각 후 과도식각을 추가로 실시하는 과정에서 산화막(104)과 유사물질로 형성된 소자분리막(102)에 과도한 손실(Loss, Ａ)이 발생하는 문제점이 있다.
따라서, 후속 게이트폴리실리콘전극 형성 후 리세스패턴(103, 103B)과 소자분리막(102) 사이의 거리(Ｄ1)가 근접하게 되어 전기적인 간섭현상을 유발하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 소자분리막의 손실로 리세스패턴과 소자분리막간의 전기적인 간섭현상이 발생하는 것을 방지하기 위한 리세스 게이트를 갖는 반도체 소자 제조방법을 제공하는데 그 목적 이 있다.
본 발명에 의한 리세스 게이트를 갖는 반도체 소자 제조방법은 소자분리막을 갖는 기판에 수직프로파일의 제1리세스패턴을 형성하는 단계, 상기 제1리세스패턴을 포함하는 기판 상에 소자분리막과 식각선택비를 갖는 절연층을 형성하는 단계, 상기 절연층을 식각하여 제1리세스패턴의 측벽에 측벽보호막을 형성하는 단계, 상기 제1리세스패턴의 바닥부를 식각하여 제1리세스패턴보다 폭이 넓고 라운드진 제2리세스패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 절연층은 비정질카본으로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 리세스 게이트를 갖는 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(201)에 소자분리막(202)을 형성하여 활성영역(201A)을 정의한다. 여기서, 소자분리막(202)은 반도체 기판(201)의 활성영역을 정의하기 위한 것으로, 반도체 기판(201)을 선택적으로 식각하여 트렌치를 형성하고, 트렌치에 절연물질을 매립한 후 평탄화하여 형성하되, 절연물질은 산화 막을 사용한다.
이어서, 반도체 기판(201) 상에 마스크패턴(203)을 형성한다. 여기서, 마스크패턴(203)은 리세스패턴 영역이 오픈되도록 패터닝하되, 감광막을 코팅한 후 노광 및 현상으로 형성할 수 있다. 특히, 마스크패턴(203)은 반도체 기판(201) 전면에 일정한 간격을 갖는 라인타입(Line Type)으로 패터닝된다.
도 2b에 도시된 바와 같이, 반도체 기판(201)을 식각하여 수직프로파일의 제1리세스패턴(204)을 형성한다. 여기서, 제1리세스패턴(204)은 마스크패턴(203)을 식각배리어로 사용하여 식각하는데, 반도체 기판(201)의 활성영역(201A)에 제1리세스패턴(204)이 형성됨과 동시에 소자분리막(202)에도 일정 깊이를 갖는 리세스(204A)가 형성된다.
이는, 마스크패턴(203)이 일정한 간격을 갖는 라인타입(Line Type)으로 패터닝되었기 때문에 소자분리막(202)에도 제1리세스패턴(204)과 동일하게 리세스패턴 영역이 오픈되어 있어서, 반도체 기판(201)의 활성영역 식각시 소자분리막(202)이 손실된 것이다.
이어서, 제1리세스패턴(204)을 포함하는 반도체 기판(201) 상부에 소자분리막(202)과 식각선택비를 갖는 절연층(205)을 형성한다. 여기서, 절연층(205)은 후속 제1리세스패턴(204)에 측벽보호막을 형성하기 위한 것으로, 측벽보호막 형성시 소자분리막(202)의 손실을 방지하기 위해 소자분리막(202)과 식각선택비를 갖는 물질로 형성하는 것이다. 특히, 절연층(205)은 비정질카본(Amorphous Carbon)으로, 40Å∼150Å의 두께로 형성할 수 있다.
이때, 절연층(205)은 스텝커버리지(Step Coverage)가 열악하여 제1리세스패턴(204)이 형성되지 않은 반도체 기판(201)의 상부에 두껍게, 제1리세스패턴(204)의 측벽 및 하부에는 얇게 형성된다.
도 2c에 도시된 바와 같이, 절연층(205)을 식각하여 제1리세스패턴(204)의 측벽에 측벽보호막(204)을 형성한다. 여기서, 절연층(205)의 식각은 전면식각으로 제1리세스패턴(204)의 바닥부에 활성영역(201A)이 오픈되도록 실시하되, 절연층(205)과 소자분리막(202)간의 식각선택비가 적어도 2:1이상이 되도록 하는 가스를 사용하여 실시한다. 또한, 전면식각 후 과도식각을 실시할 수 있다.
그리고, 전면식각은 O2/N2의 혼합가스 또는 O2의 단독가스를 사용하여 실시하는데, 혼합가스 또는 단독가스의 총 유량은 50sccm∼500sccm을 사용하고, O2/N2혼합가스는 O2:N2의 비율이 1:1∼3:1이 되도록 혼합하여 사용한다. 그리고, 전면식각은 탑파워만 사용하거나, 탑파워와 바텀파워를 동시에 인가하여 실시하되, 탑파워는 500Ｗ∼2000Ｗ, 바텀파워는 0Ｗ∼1500Ｗ를 인가하여 실시할 수 있다.
위와 같이, 일정비율의 과도식각이 실시되는 전면식각 공정이 절연층(205)과 소자분리막(202)간에 적어도 2:1이상의 식각선택비를 갖고 실시되기 때문에 소자분리막(202)의 손실두께(Ｂ)가 도 1b에 도시된 종래 기술에서 소자분리막(202)의 손실두께(Ａ)에 비해 확연히 감소하게 된다.
또한, 측벽보호막(205A)은 제1리세스패턴(204)이 형성되지 않은 반도체 기판(201) 상부에 더 두껍게 형성되었기 때문에 제1리세스패턴(204)의 바닥부에 절연 층(205)이 모두 식각되어 활성영역(201A)이 오픈되는 시점에서 제1리세스패턴(204)의 측벽에만 잔류하여 후속 제2리세스패턴 형성시 측벽보호막 역할을 하거나, 제1리세스패턴(204)이 형성되지 않은 반도체 기판(201) 상에 일부두께 잔류하여 후속 제2리세스패턴 형성시 반도체 기판(201)의 표면을 보호하는 역할도 동시에 실시할 수 있다.
도 2d에 도시된 바와 같이, 제1리세스패턴(204)의 바닥부를 식각하여 제1리세스패턴(204)보다 폭이 넓고 라운드진 제2리세스패턴(204B)을 형성한다. 여기서, 제2리세스패턴(204B)은 등방성 식각을 실시할 수 있다.
이하, 제1리세스패턴(204)과 제2리세스패턴(204B)을 함께 일컬어 "벌브형 리세스패턴(Bulb Recess Pattern)"이라고 한다.
이때, 도 2c에서 전면식각시 소자분리막(202)과 측벽보호막(205A)의 식각선택비가 적어도 2:1 이상이 되도록 실시함으로써 소자분리막(202)의 손실두께(Ｂ)가 감소하였기 때문에 벌브형 리세스패턴과 소자분리막(202) 간에 거리(Ｄ2)를 증가시키게 되어 전기적 특성(예컨대, Cell to Cell Leakage)을 안정화 시킬 수 있다.
도 2e에 도시된 바와 같이, 벌브형 리세스패턴을 포함하는 반도체 기판(201) 상에 게이트절연막(206)을 형성한다. 여기서, 게이트절연막(206)은 산화막으로 형성할 수 있다.
이어서, 게이트절연막(206) 상에 일부는 벌브형 리세스패턴에 매립되고 나머지는 반도체 기판(201) 상부로 돌출되는 게이트전극(207)을 형성한다. 여기서, 게 이트전극(207)은 폴리실리콘전극으로 형성할 수 있다.
본 발명은 절연층(205)을 소자분리막(202)과 식각선택비를 갖는 물질로 형성하고, 전면식각시 절연층(205)과 소자분리막(202) 간에 적어도 2:1이상이 되는 가스를 사용함으로써 소자분리막(202)의 손실을 감소시키는 장점이 있다. 따라서, 벌브형 리세스패턴과 소자분리막(202)간에 거리를 증가시켜 전기적 특성을 안정화 시킬 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 소자분리막과 리세스패턴 간의 거리를 증가시킴으로써 전기적 특성상의 상호 간섭 현상을 방지하여 안정적인 전기적 특성을 얻을 수 있는 효과가 있다.
Claims (10)
- 소자분리막을 갖는 기판에 수직프로파일의 제1리세스패턴을 형성하는 단계;상기 제1리세스패턴을 포함하는 기판 상에 소자분리막과 식각선택비를 갖는 절연층을 형성하는 단계;상기 절연층을 식각하여 제1리세스패턴의 측벽에 측벽보호막을 형성하는 단계; 및상기 제1리세스패턴의 바닥부를 식각하여 제1리세스패턴보다 폭이 넓고 라운드진 제2리세스패턴을 형성하는 단계를 포함하는 리세스 게이트를 갖는 반도체 소자 제조방법.
- 제1항에 있어서,상기 절연층은 비정질카본, 상기 소자분리막은 산화막인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
- 제2항에 있어서,상기 절연층은 40Å∼150Å의 두께로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서,상기 절연층을 식각하는 단계는,전면식각을 실시하는 단계; 및과도식각을 실시하는 단계를 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
- 제4항에 있어서,상기 전면식각은,상기 절연층과 상기 소자분리막간의 식각선택비가 적어도 2:1이상이 되도록 하는 가스로 실시하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
- 제5항에 있어서,상기 전면식각은,O2/N2의 혼합가스 또는 O2의 단독가스를 사용하여 실시하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
- 제6항에 있어서,상기 혼합가스 또는 단독가스는 총 유량을 50sccm∼500sccm을 사용하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
- 제7항에 있어서,상기 혼합가스는 O2:N2의 비율이 1:1∼3:1인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
- 제4항에 있어서,상기 전면식각은,탑파워만 사용하거나, 탑파워와 바텀파워를 동시에 인가하여 실시하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
- 제9항에 있어서,상기 전면식각은,상기 탑파워는 500Ｗ∼2000Ｗ, 바텀파워는 0Ｗ∼1500Ｗ를 사용하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
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| KR1020060134284A KR100825023B1 (ko) | 2006-12-27 | 2006-12-27 | 리세스 게이트를 갖는 반도체 소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100825023B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979338B1 (ko) * | 2008-05-08 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282452B1 (ko) | 1999-03-18 | 2001-02-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| KR20060058959A (ko) * | 2004-11-26 | 2006-06-01 | 삼성전자주식회사 | 리세스 게이트 및 그 형성 방법 |
-
2006
- 2006-12-27 KR KR1020060134284A patent/KR100825023B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100282452B1 (ko) | 1999-03-18 | 2001-02-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| KR20060058959A (ko) * | 2004-11-26 | 2006-06-01 | 삼성전자주식회사 | 리세스 게이트 및 그 형성 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979338B1 (ko) * | 2008-05-08 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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