KR100670749B1

KR100670749B1 - 새들형 트랜지스터 제조 방법

Info

Publication number: KR100670749B1
Application number: KR1020060018732A
Authority: KR
Inventors: 이래희; 장세억
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-27
Filing date: 2006-02-27
Publication date: 2007-01-17

Abstract

본 발명은 소자 분리막의 리세스되는 정도를 제어하여 핀 높이를 안정적으로 제어하고, 이를 통해 소자의 특성을 향상시킬 수 있는 새들형 핀 트랜지스터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체 기판 내에 제1 소자분리막/식각정지막/제2 소자분리막이 순차적으로 적층된 소자분리용 적층막을 형성하는 단계; 게이트 라인 형성 예정지역의 상기 반도체 기판과 제2 소자분리막 일부를 선택적 식각하여 트렌치를 형성하는 단계; 및 상기 식각정지막을 이용하여 상기 잔류하는 제2 소자분리막 일부를 제거하여 핀 활성영역을 형성하는 단계를 포함하는 새들형 트랜지스터 제조방법을 제공하여, 핀의 높이를 안정적으로 제어하는 것이 가능며, 이로써, 소자의 특성을 향상시킬 수 있다.

핀 트랜지스터, 리세스 트랜지스터, 새들형 핀 트랜지스터, 새들형 활성영역

Description

새들형 트랜지스터 제조 방법{METHOD FOR MANUFACTURING SADDLE TYPE TRANSISTOR}

도 1a 및 도 1b는 종래기술에 따른 새들형 트랜지스터의 제조 공정을 나타낸 시시도.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 새들형 트랜지스터의 제조 공정을 나타낸 사시도.

* 도면의 주요부분에 대한 부호의 설명 *

110 : 반도체 기판 111a : 제1 산화막

111b : 질화막 111c : 제2 산화막

111 : 소자분리막 116 : 폴리실리콘막

117 : 도전막

본 발명은 반도체 제조기술에 관한 것으로, 특히 핀형(fin type)과 리세스형(recessed type)을 혼합한 새들형(saddle type) 트랜지스터의 제조방법에 관한 것이다.

반도체 산업에서 웨이퍼(Wafer)당 생산할 수 있는 칩(Chip) 또는 다이(Die)의 숫자가 많아질수록 원가경쟁에서 우위를 점할 수 있게 됨으로써, 그 숫자를 늘리려는 노력은 어느 업체에서나 끊임없이 추구되는 방향이라 할 수 있고, 이러한 추세를 구현하기 위한 가장 직접적인 방법 중의 하나가 소자의 크기를 줄이는 것이라 할 수 있다. 다시말해, 경쟁적으로 회로의 선폭을 줄이는 작업을 전개하고 있는 것이다. 그러나 선폭을 줄임으로써 SCE(Short Channel Effect), PTB(Punch Through Breakdown), DIBL(Drain Induced Barrier Lowering) 및 GIDL(Gate Induced Drain Leakage)과 같은 폐해들이 발생하였고, 이 폐해를 해결하기 위해 트랜지스터의 채널 또는 소스/드레인 정션 부분에 불순물의 이온주입 농도를 조절하게 되는 것이 현재의 추세이다. 그러나, 이와 같은 해결책은 낮은 채널 전류를 가져오게 됨으로써, 새로운 문제점을 낳고 있다.

이러한 상황에서 기존의 핀 트랜지스터의 경우, 우수한 SCE 방지 현상을 가짐과 동시에 높은 채널 전류를 확보함으로써 소자의 고집적화와 특성 열화의 방지를 동시에 기할 수 있는 장점을 갖는다. 특히, 다마신 방식을 이용한 새들형 트랜지스터의 경우 게이트 전극 형성을 위한 식각 공정이 용이한 기술로서 각광받고 있다.

도 1a 및 도 1b는 종래기술에 따른 새들형 트랜지스터의 제조 공정을 나타낸 사시도이다.

우선, 도 1a에 도시된 바와 같이, 핀 활성영역(14a)이 형성된 기판(10)에 소자분리막(11)을 형성하고, 상기 핀 활성영역(14a)과 상기 소자분리막(11)을 선택적 식각하여, 각각 새들형 활성영역(14b)을 형성하고, 게이트 전극 라인이 형성될 영역을 오픈한다.

다음으로, 도 1b에 도시된 바와 같이, 게이트 산화공정(gate oxidation) 공정을 실시하여 노출되는 기판(10) 표면에 게이트 산화막을 형성하고, 폴리실리콘막(16)과 게이트 전도막(17)을 순차적으로 형성하여 새들형 게이트 패턴을 형성한다.

그런데, 상술한 종래기술에 따른 새들형 트랜지스터 제조방법에서는 새들형 활성영역(14)의 높이(height)가 게이트 전극 라인 오픈영역에 의해 결정된다. 이 오픈영역은 건식식각으로 이루어지는데, 웨이퍼의 중심 부위와 에지부위에 식각율 차이가 발생하여 균일한 높이를 갖지 못하는 문제점이 되고, 이는 트랜지스터의 채널 면적의 변화로 이어지게 되어 채널 전류량이 변동되는 문제를 야기시킨다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 소자분리막의 리세스되는 정도를 제어하여 핀 높이를 안정적으로 제어하고, 이를 통해 소자의 특성을 향상시킬 수 있는 새들형 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 반도체 기판 내에 제1 소자분리막/식각정지막/제2 소자분리막이 순차적으로 적층된 소자분리용 적층막을 형성하는 단계; 게이트 라인 형성 예정지역의 상기 반도체 기판과 제2 소자분리막 일부를 선택적 식각하여 트렌치를 형성하는 단계; 및 상기 식각정지막을 이용하여 상기 잔류하는 제2 소자분리막 일부를 제거하여 핀 활성영역을 형성하는 단계를 포함하는 새들형 트랜지스터 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 새들형 트랜지스터의 제조 공정을 나타낸 사시도이다.

우선, 도 2a에 도시된 바와 같이, 기판(110) 상에 도시되지 않은 패드 산화막과 패드 질화막을 순차적을 증착한 후 STI 마스크를 이용한 식각공정을 기판(110) 내에 트렌치(미도시)를 형성한다. 이때, 식각공정은 건식식각공정으로 실시하고, 트렌치에 의해 돌출된 기판(110)은 핀 활성영역이라 명한다. 이어서, 트렌치의 매립되도록 제1 산화막(111a)을 형성한다. 이어서, 핀 활성영역의 일부 측벽이 노출되도록 제1 산화막(111a)을 리세스한다. 이어서, 리세스된 제1 산화막(111a) 상에 질화막(111b) 및 제2 산화막(111c)을 순차적으로 증착하여 소자분리막(111)을 형성한다. 여기서, 제1 산화막(111a) 및 제2 산화막(111c)은 HDP 산화막으로도 형성할 수 있다. 그리고, 질화막(111b)은 LPCVD, PECVD 또는 ALD 방식으로 진행하여, 100~200Å의 두께로 형성한다.

이어서, 핀 활성영역과 소자분리막(111)을 식각하여 새들형 활성영역을 형성하기 위한 식각마스크(112)을 형성한다.

다음으로, 도 2b에 도시된 바와 같이, 식각마스크(112)를 식각장벽으로 하여 소자분리막(111)과 핀 활성영역을 식각한다. 이때, 소자분리막(111)중 제2 산화막(111c) 일부가 잔류해야 하는데, 이는 새들형 활성영역(114)의 높이를 결정짖는 요인이기 때문이다. 그리고, 제2 산화막(111c)은 희석된 HF 또는 BOE로 일부 제거한다.

다음으로, 도 2c에 도시된 바와 같이, 식각마스크(112)를 식각장벽으로 잔류하는 제2 산화막(111c)을 제거하여 질화막(111b)과 새들형 활성영역(114)의 측벽면을 노출시킨다.

다음으로, 도 2d에 도시된 바와 같이, 식각마스크(112)를 제거하고, 이어서, 도 2e에 도시된 바와 같이, 게이트 산화공정(gate oxidation) 공정을 실시하여 노출되는 기판(110) 표면에 게이트 산화막(115)을 형성한다.

다음으로, 도 2f에 도시된 바와 같이, 새들형 활성영역(114)이 매립되도록 게이트(Gate)로 기능하는 폴리실리콘막(116)과 도전막(117)을 순차적으로 증착한다. 여기서, 도전막(117)은 텅스텐, 텅스텐 실리사이드층 및 이들의 적층 구조로 형성한다.

이후, 게이트를 형성하기 위한 게이트 마스크를 이용한 식각공정을 실시하여 게이트 전극을 형성한다.

상기에서 설명한 본 발명의 실시예에 따른 새들형 핀 트랜지스터 제조방법은 핀 트랜지스터의 제조방법에도 그대로 적용할 수 있다. 즉, 소자 분리막의 내부에 이종의 물질(본 발명에서는 질화막을 예로 명시함)을 개재시킨 후 핀을 형성하기 위한 소자 분리막 리세스 공정시 상기 이종 물질을 식각 정지층으로 이용함으로써 핀의 높이를 안정적으로 제어하는 것이 가능하다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 소자 분리막의 내부에 이종의 물질 막을 개재시킨 후, 핀 식각공정시 상기 이종의 물질 막을 식각 정지층으로 이용함으로써 핀의 높이를 안정적으로 제어하는 것이 가능하다. 이로써, 소자의 특성을 향상시킬 수 있다.

Claims

반도체 기판 내에 제1 소자분리막/식각정지막/제2 소자분리막이 순차적으로 적층된 소자분리용 적층막을 형성하는 단계;

게이트 라인 형성 예정지역의 상기 반도체 기판과 제2 소자분리막 일부를 선택적 식각하여 트렌치를 형성하는 단계; 및

상기 식각정지막을 이용하여 상기 잔류하는 제2 소자분리막 일부를 제거하여 핀 활성영역을 형성하는 단계

를 포함하는 새들형 트랜지스터 제조방법.
제1항에 있어서,

상기 식각정지막은 질화막으로 형성하는 것을 특징으로 하는 새들형 트랜지스터 제조 방법.
제2항에 있어서,

상기 질화막은 LPCVD, PECVD 또는 ALD 방식으로 진행하여, 100~200Å의 두께로 형성하는 것을 특징으로 하는 새들형 트랜지스터 제조 방법.
제1항에 있어서,

상기 제1 소자분리막 및 제2 소자분리막은 HDP 산화막 또는 산화막인 것을 특징으로 하는 새들형 트랜지스터 제조 방법.
제1항에 있어서,

상기 제2 소자분리막 일부를 선택적 식각하는 단계는 희석된 HF 또는 BOE로 진행하는 것을 특징으로 하는 새들형 트랜지스터 제조 방법.