KR100945925B1 - 새들 핀 구조의 트랜지스터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 150000004767 nitrides Chemical class 0.000 claims abstract description 43
- 238000002955 isolation Methods 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 19
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 15
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 29
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- GVGCUCJTUSOZKP-UHFFFAOYSA-N nitrogen trifluoride Chemical compound FN(F)F GVGCUCJTUSOZKP-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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Abstract
반도체기판의 손상이 없이 라이너 질화막을 제거함으로써 소자의 특성을 향상시킬 수 있는 새들 핀(saddle Fin) 구조의 트랜지스터 형성방법은, 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 트렌치의 내벽에 라이너 질화막을 형성하는 단계와, 트렌치를 산화막으로 매립하여 소자분리막을 형성하는 단계와, 게이트가 형성될 영역의 반도체기판을 식각하여 홈을 형성하는 단계와, 소자분리막을 일정 깊이 리세스시키는 단계와, 라이너 질화막의 노출된 영역을 산화시키는 단계와, 산화된 라이너 질화막을 제거하는 단계, 및 결과물 상에 게이트를 형성하는 단계를 포함한다.
새들 핀(saddle Fin), 라이너 질화막, 플라즈마 산화, 습식식각
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 새들 핀(saddle Fin) 구조의 트랜지스터의 제조방법에 관한 것이다.
반도체 메모리소자를 제조하기 위해서는 여러 가지 단위 공정들이 필요하다. 그 중에서도 소자분리 공정은 소자를 제조하기 위한 첫 번째 공정임과 동시에 소자의 제조수율을 향상시키기 위한 중요한 과정이라 할 수 있다. 디램(DRAM)의 경우 소자분리막 형성공정은 소자의 정보 유지 시간(retention time)을 조절할 수 있는 중요한 공정으로, 공정단계의 개발 및 재료 물질에 대한 연구가 활발히 이루어져 왔다.
소자분리 공정으로서 가장 널리 사용되고 있는 방법은 쉘로우 트렌치 분리(Shallow Trench Isolation; STI) 공정으로, 패드산화막 및 패드질화막 형성, 트렌치 형성, 내벽 산화막 및 라이너 질화막 형성 및 트렌치 매립 공정 등으로 진행된다. 이중 트렌치를 매립하는 방법으로, 최근에는 불화질소(NF3) 가스를 이용하는 증착-식각-증착 공정을 이용하거나, 증착-습식식각-증착 방법을 이용하여 트렌치를 매립하고 있다. 그러나, 이 방법도 현재 60nm급 소자의 경우에는 효과적인 매립 방법이 되지 못하고 있다. 최근에는 용제(solvent chemical)와 용매(solution)가 섞여 있는 케미컬을 이용하여 어느 정도 코팅 및 큐어링(curing)을 하여 트렌치를 채운 후 습식식각하여 리세스시키고, 다시 고밀도 플라즈마(HDP) 산화막으로 트렌치를 매립하는 SOD(Spin On Dielectric) 공정이 널리 적용되고 있다. 이와 같이 트렌치 매립 문제 해결을 위해 다양한 시도와 많은 매립 물질에 대한 연구가 이루어져 왔다.
최근 50nm급 이하의 고집적 반도체소자의 경우에는 새로운 셀 구조인 핀(Fin) 타입 전계효과트랜지스터(FET) 구조를 적용하게 되면서, 리세스 게이트(recess gate)나 벌브타입 리세스 게이트(bulb type recess gate)의 경우 기존의 플래너(planar) 셀에서 채널의 길이를 길게 하여 데이터 보유시간을 길게 하는 전기적인 이점으로 인해 현재 60nm급 소자의 경우 주요한 공정으로 채택되고 있다.
그러나, 벌브 타입 리세스 게이트 구조는 데이터 보유시간은 길게 할 수 있으나 상대적으로 채널의 길이가 길어지므로, 결과적으로 채널 저항을 증가시켜 트랜지스터의 구동전류를 감소시킨다는 단점이 있다. 최근의 미세화된 반도체소자의 경우, 반도체기판의 활성영역의 면적이 작아지기 때문에 채널의 폭은 더욱 작아져 소자의 구동전류는 더욱 중요한 인자가 되고 있다. 이에 대한 해결책이 핀(Fin) 구조의 적용이라 할 수 있다.
도 1은 핀(Fin) 구조의 트랜지스터를 입체적으로 나타내 보인 도면이다.
도 1을 참조하면, 반도체기판(100)에 형성된 소자분리막(102)을 리세스시키고 게이트가 형성될 영역이 돌출되도록 한 다음, 돌출된 부분에 게이트절연막(도시되지 않음)을 개재하여 게이트(104)가 위치한다. 게이트(104) 양측의 돌출부분에는 소스/드레인(도시되지 않음)이 배치된다. 이와 같이, 기본적인 핀(Fin) 구조의 경우, 소자분리막(102)이 리세스된 양만큼 채널의 폭이 증가하므로 채널 저항이 감소되며, 소자의 구동전류를 증가시켜 소자의 동작속도를 향상시킬 수 있다.
그런데, 이와 같은 기본적인 핀(Fin) 구조의 경우 채널의 길이에서는 증가를 가져오지 않기 때문에 데이터 보유시간에는 불리한 측면이 있다. 따라서, 최근에는 리세스 게이트처럼 채널의 길이도 늘이면서 핀(Fin) 구조처럼 채널의 폭도 증가시킬 수 있는 새로운 방법이 개발되고 있는데, 그 중 하나가 새들 핀(saddle Fin) 트랜지스터 구조이다.
도 2는 새들 핀(saddle Fin) 트랜지스터의 일 예를 입체적으로 나타내 보인 도면이다.
새들 핀(saddle Fin) 트랜지스터는 반도체기판(200)에 형성된 소자분리막(204)을 식각해 활성영역을 돌출시킴으로써 활성영역의 양 측면 및 상부면이 노출되도록 한다. 돌출된 활성영역을 감싸도록 게이트(206)를 형성하는데, 활성영역의 노출된 세 면 모두에 채널이 형성되어 채널을 통한 전류구동(current drive) 특성이 획기적으로 향상된다. 이러한 장점으로 인해 새들 핀(saddle Fin) 구조는 차세대 초고집적 소자를 구현할 수 있는 가장 이상적인 구조로 주목받고 있다.
그런데, 새들 핀(saddle Fin) 구조의 트랜지스터를 형성하기 위하여 소자분 리막(204)을 식각하여 리세스시킬 때 보통 건식식각 공정을 진행하는데, 사진식각 공정을 통해 소자분리막(204)을 리세스시키면서 아울러 반도체기판(200)도 약간 리세스된다. 이 과정에서 활성영역의 측면에 증착되어 있던 라이너 질화막(202)이 제거된다. 통상 새들 핀(saddle Fin) 구조를 적용하기 위해서는 게이트가 형성될 영역의 트렌치의 측벽에 형성되어 있는 라이너 질화막(202)과 내벽 산화막(도시되지 않음)을 제거해야만 한다. 그런데, 라이너 질화막과 내벽 산화막을 제거하기 위하여 습식식각을 적용하는 경우 반도체기판의 침식없이 깨끗하게 제거할 수 있으나, 라이너 질화막이 습식식각액에 제거되지 않는 문제로 부득이하게 건식식각을 이용하게 된다. 이 과정에서 반도체기판이 손상을 받게 되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체기판의 손상이 없이 라이너 질화막을 제거함으로써 소자의 특성을 향상시킬 수 있는 새들 핀(saddle Fin) 구조의 트랜지스터 형성방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 새들 핀(saddle Fin) 구조의 트랜지스터 형성방법은, 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 트렌치의 내벽에 라이너 질화막을 형성하는 단계와, 트렌치를 산화막으로 매립하여 소자분리막을 형성하는 단계와, 게이트가 형성될 영역의 반도체기판을 식각하여 홈을 형성하는 단계와, 소자분리막을 일정 깊이 리세스시키는 단계와, 라이너 질화막의 노출된 영역을 산화시키는 단계와, 산화된 라이너 질화막을 제거하는 단계, 및 결과물 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 라이너 질화막을 형성하는 단계 전에, 상기 트렌치의 내벽에 산화막을 형성할 수 있다.
상기 소자분리막은 SOD(Spin On Dielectric)막 또는 고밀도 플라즈마(HDP) 산화막으로 형성할 수 있다.
상기 소자분리막을 리세스시키는 단계에서, 상기 라이너 질화막 위에서 식각이 종료되도록 식각시간을 조절하는 것이 바람직하다.
상기 소자분리막을 리세스시키는 단계에서, 질화막보다 산화막에 대해 빠른 식각률을 나타내는 식각제를 사용할 수 있다.
상기 라이너 질화막을 산화시키는 단계는 플라즈마 산화방법으로 진행할 수 있다.
상기 산화된 라이너 질화막을 제거하는 단계에서, 100:1로 희석된 불산(HF) 용액을 식각액으로 사용할 수 있다.
본 발명에 따르면, 소자분리막을 식각하여 리세스시킨 다음에 노출된 라이너 질화막을 산화시킴으로써, 습식식각으로 라이너 질화막을 제거할 수 있게 되어 건식식각에 의한 반도체기판의 손상을 방지하고 소자의 특성을 향상시킬 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 3 내지 도 6은 본 발명에 따른 새들 핀(saddle Fin) 구조의 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 통상의 쉘로우 트렌치 분리(STI) 공정을 실시하여 반도체기판(300)의 비활성영역에 소자분리막(302)을 형성한다. 보다 구체적으로, 반도체기판(300) 상에 패드산화막(도시되지 않음)과 패드질화막(도시되지 않음)을 차례로 형성한 후 패드질화막 상에 비활성영역을 한정하는 포토레지스트 패턴(도시되지 않 음)을 형성한다. 이 포토레지스트 패턴을 마스크로 하여 패드질화막 및 패드산화막을 식각하여 비활성영역의 반도체기판(300)을 노출시킨다. 다음에, 노출된 영역의 반도체기판(300)을 일정 깊이 건식식각하여 트렌치를 형성한다. 이 트렌치의 내벽에 열산화막(도시되지 않음) 및 라이너 질화막(302)을 형성한 다음, 상기 트렌치를 절연막으로 매립하고 그 표면을 평탄화하여 소자분리막(304)을 형성한다. 상기 소자분리막(304)은 SOD(Spin On Dielectric)막 또는 고밀도 플라즈마(HDP) 산화막을 단일층 또는 다층으로 증착하여 형성할 수 있다.
도 4를 참조하면, 통상의 사진공정을 실시하여 소자분리막(304)이 형성된 결과물 상에 게이트가 형성될 영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한다. 이 포토레지스트 패턴을 이용하여 노출된 반도체기판의 활성영역을 식각하여 홈(306)을 형성한 다음, 포토레지스트 패턴을 제거한다.
도 5를 참조하면, 사진공정을 실시하여 소자분리막이 리세스될 영역을 한정한 다음, 상기 소자분리막(304)을 일정 깊이 건식식각하여 리세스시킨다. 이때, 소자분리막(304)을 식각할 때 게이트가 형성될 영역에서는 내벽 산화막이 식각될 때까지 진행하지 않고 라이너 질화막(302) 위에서 식각이 종료되도록 식각시간을 조절한다. 이를 위하여, 소자분리막(304)에 대한 식각률이 라이너 질화막에 대한 식각률보다 빠른 식각 조건(recipe), 즉 산화막에 대한 식각률이 질화막에 대한 식각률보다 빠른 식각제를 사용하여 소자분리막(304)에 대한 식각을 진행한다. 상기 소자분리막(304)에 대한 식각 결과 리세스 영역에서는 라이너 질화막(302))이 노출된다.
다음에, 소자분리막(302)이 리세스되어 노출된 라이너 질화막(302)을 산화시킨다. 구체적으로, 상기 라이너 질화막(302)에 대한 산화는 플라즈마 산화방법을 사용하여 이루어지는데, 산소(O2) 플라즈마를 소스로 이용하여 아르곤(Ar) 및 헬륨(He)과 같은 비활성가스 분위기에서 진행하며, 산화장비 내의 상부, 중앙부 및 하부 전력을 각각 5000W, 4000W 및 0W로 하여 산화공정을 진행한다.
계속해서, 탈이온수와 불산(HF)이 100:1로 혼합되어 희석된 불산(HF) 용액을 사용하여 게이트가 형성될 영역의 산화된 라이너 질화막과 내벽 산화막을 제거한다. 라이너 질화막이 상기 산화공정에 의해 산화되었기 때문에 불산(HF) 용액을 이용한 식각공정에서 깨끗하게 제거된다. 따라서, 라이너 질화막을 건식식각 방법으로 제거하던 경우와 달리 반도체기판(300)의 손상이 거의 발생되지 않으면서 제거할 수 있다.
도 6을 참조하면, 노출된 반도체기판(300) 표면에 게이트산화막(도시되지 않음)을 형성한 다음, 게이트 형성용 홈이 매립되도록 도핑된 폴리실리콘막을 형성하여 게이트전극(308)을 형성한다. 게이트전극 위에, 예를 들어 텅스텐(W) 또는 텅스텐실리사이드(WSi), 또는 이들의 적층막을 형성하여 게이트 금속막(310)을 형성한다. 이어서, 통상의 후속 트랜지스터 제조공정을 진행하여 새들 핀(saddle Fin) 구조의 트랜지스터를 완성한다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많 은 변형이 가능함은 물론이다.
도 1은 핀(Fin) 구조의 트랜지스터를 입체적으로 나타내 보인 도면이다.
도 2는 새들 핀(saddle Fin) 트랜지스터의 구조를 입체적으로 나타내 보인 도면이다.
도 3 내지 도 6은 본 발명에 따른 새들 핀(saddle Fin) 구조의 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
Claims (7)
- 반도체기판의 비활성영역에 트렌치를 형성하는 단계;상기 트렌치의 내벽에 라이너 질화막을 형성하는 단계;상기 트렌치를 산화막으로 매립하여 소자분리막을 형성하는 단계;채널이 형성될 영역의 상기 반도체기판의 활성영역에 홈을 형성하는 단계;게이트가 형성될 영역의 상기 소자분리막을 상기 홈보다 깊게 리세스시키는 단계;상기 라이너 질화막의 노출된 영역을 산화시키는 단계;상기 라이너 질화막의 산화된 부분을 제거하는 단계; 및상기 게이트가 형성될 영역에 게이트절연막을 포함하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 새들 핀 구조의 트랜지스터 형성방법.
- 제1항에 있어서,상기 라이너 질화막을 형성하는 단계 전에,상기 트렌치의 내벽에 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 새들 핀 구조의 트랜지스터 형성방법.
- 제1항에 있어서,상기 소자분리막은 SOD(Spin On Dielectric)막 또는 고밀도 플라즈마(HDP) 산화막으로 형성하는 것을 특징으로 하는 새들 핀 구조의 트랜지스터 형성방법.
- 제1항에 있어서,상기 소자분리막을 리세스시키는 단계에서,상기 라이너 질화막 위에서 식각이 종료되도록 식각시간을 조절하는 것을 특징으로 하는 새들 핀 구조의 트랜지스터 형성방법.
- 제1항에 있어서,상기 소자분리막을 리세스시키는 단계는,질화막보다 산화막에 대해 빠른 식각률을 나타내는 식각제를 사용하는 것을 특징으로 하는 새들 핀 구조의 트랜지스터 형성방법.
- 제1항에 있어서,상기 라이너 질화막의 노출된 영역을 산화시키는 단계는,플라즈마 산화방법으로 진행하는 것을 특징으로 하는 새들 핀 구조의 트랜지스터 형성방법.
- 제1항에 있어서,상기 산화된 라이너 질화막을 제거하는 단계에서,100:1로 희석된 불산(HF) 용액을 사용하는 것을 특징으로 하는 새들 핀 구조의 트랜지스터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070134675A KR100945925B1 (ko) | 2007-12-20 | 2007-12-20 | 새들 핀 구조의 트랜지스터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070134675A KR100945925B1 (ko) | 2007-12-20 | 2007-12-20 | 새들 핀 구조의 트랜지스터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090066930A KR20090066930A (ko) | 2009-06-24 |
| KR100945925B1 true KR100945925B1 (ko) | 2010-03-05 |
Family
ID=40994868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070134675A KR100945925B1 (ko) | 2007-12-20 | 2007-12-20 | 새들 핀 구조의 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100945925B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103187260B (zh) * | 2011-12-31 | 2016-03-16 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100608377B1 (ko) * | 2005-05-02 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 소자의 셀 트랜지스터 제조방법 |
| KR20070001491A (ko) * | 2005-06-29 | 2007-01-04 | 주식회사 하이닉스반도체 | 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법 |
| KR100670749B1 (ko) | 2006-02-27 | 2007-01-17 | 주식회사 하이닉스반도체 | 새들형 트랜지스터 제조 방법 |
-
2007
- 2007-12-20 KR KR1020070134675A patent/KR100945925B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100608377B1 (ko) * | 2005-05-02 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 소자의 셀 트랜지스터 제조방법 |
| KR20070001491A (ko) * | 2005-06-29 | 2007-01-04 | 주식회사 하이닉스반도체 | 수직 채널을 갖는 전계 효과 트랜지스터의 제조방법 |
| KR100670749B1 (ko) | 2006-02-27 | 2007-01-17 | 주식회사 하이닉스반도체 | 새들형 트랜지스터 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR20090066930A (ko) | 2009-06-24 |
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