JP2007184518A - フィン構造の半導体素子の形成方法 - Google Patents
フィン構造の半導体素子の形成方法 Download PDFInfo
- Publication number
- JP2007184518A JP2007184518A JP2006148488A JP2006148488A JP2007184518A JP 2007184518 A JP2007184518 A JP 2007184518A JP 2006148488 A JP2006148488 A JP 2006148488A JP 2006148488 A JP2006148488 A JP 2006148488A JP 2007184518 A JP2007184518 A JP 2007184518A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- forming
- etching
- semiconductor device
- fin structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 125000006850 spacer group Chemical group 0.000 claims abstract description 4
- 239000007772 electrode material Substances 0.000 claims abstract description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000001039 wet etching Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 3
- -1 spacer nitride Chemical class 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Abstract
【課題】リセスゲートマスクを利用してシリコン基板を食刻し食刻速度の速い酸化膜と、食刻速度の遅い酸化膜の二重酸化膜構造の素子分離膜に対し選択的食刻を行いフィン構造を形成することにより、工程を単純化し電流駆動能力を最大化する。
【解決手段】このフィン構造の半導体素子の形成方法は、（a）シリコン基板上に素子分離膜を形成して活性領域を定義する段階と、（b）活性領域のゲート形成部のシリコン基板を食刻してトレンチを形成する段階と、（c）トレンチの境界面の素子分離膜を選択的に食刻する段階と、（d）全体表面上部にゲート酸化膜を形成する段階と、（e）全体表面上部に電極物質を蒸着した後、パターニングしてゲート電極を形成する段階と、（f）ゲート電極の側面にゲートスペーサを形成する段階とを含む。
【選択図】図８
【解決手段】このフィン構造の半導体素子の形成方法は、（a）シリコン基板上に素子分離膜を形成して活性領域を定義する段階と、（b）活性領域のゲート形成部のシリコン基板を食刻してトレンチを形成する段階と、（c）トレンチの境界面の素子分離膜を選択的に食刻する段階と、（d）全体表面上部にゲート酸化膜を形成する段階と、（e）全体表面上部に電極物質を蒸着した後、パターニングしてゲート電極を形成する段階と、（f）ゲート電極の側面にゲートスペーサを形成する段階とを含む。
【選択図】図８
Description
本発明はフィン構造の半導体素子の形成方法に関し、特にリセスゲートマスクを利用してシリコン基板を食刻し、二重酸化膜構造の素子分離膜に対する選択的食刻を行い、工程を単純化し電流駆動能力を最大化するフィン構造の半導体素子の形成方法に関するものである。
従来のフィン構造の半導体素子の形成方法は次の通りである。
シリコン基板上に素子分離酸化膜を形成した後、セル領域にイオンを注入してウェルを形成する。
リセス（ｒｅｃｅｓｓ）ゲートマスクを利用して活性領域のシリコン基板を食刻する。
フィン（ＦＩＮ）マスクを利用して素子分離酸化膜を食刻する。
全体表面上部にゲート酸化膜を形成する。
全体表面上部にポリシリコン層、タングステンシリサイド層及びハードマスク窒化膜を蒸着した後、パターニングしてゲート電極を形成する。
従来のフィン構造の半導体素子の形成方法ではフィンマスクを用いて素子分離酸化膜を食刻時、過渡な食刻を行いフィン構造を作るとダミー（ｄｕｍｍｙ）フィン内のポリシリコンが活性格納ノード（ａｃｔｉｖｅ ｓｔｏｒａｇｅ ｎｏｄｅ）に影響を与え、電気的特性が劣化するという問題点がある。
さらに、リセスゲートマスクとフィンマスクの２つのマスクを用いることにより工程が複雑になり正確度が落ちるという問題点がある。
シリコン基板上に素子分離酸化膜を形成した後、セル領域にイオンを注入してウェルを形成する。
リセス（ｒｅｃｅｓｓ）ゲートマスクを利用して活性領域のシリコン基板を食刻する。
フィン（ＦＩＮ）マスクを利用して素子分離酸化膜を食刻する。
全体表面上部にゲート酸化膜を形成する。
全体表面上部にポリシリコン層、タングステンシリサイド層及びハードマスク窒化膜を蒸着した後、パターニングしてゲート電極を形成する。
従来のフィン構造の半導体素子の形成方法ではフィンマスクを用いて素子分離酸化膜を食刻時、過渡な食刻を行いフィン構造を作るとダミー（ｄｕｍｍｙ）フィン内のポリシリコンが活性格納ノード（ａｃｔｉｖｅ ｓｔｏｒａｇｅ ｎｏｄｅ）に影響を与え、電気的特性が劣化するという問題点がある。
さらに、リセスゲートマスクとフィンマスクの２つのマスクを用いることにより工程が複雑になり正確度が落ちるという問題点がある。
前記問題点を解決するため、本発明はリセスゲートマスクを利用してシリコン基板を食刻し食刻速度の速い酸化膜と、食刻速度の遅い酸化膜の二重酸化膜構造の素子分離膜に対し選択的食刻を行いフィン構造を形成することにより、工程を単純化し電流駆動能力を最大化することに目的がある。
請求項１記載の発明に係るフィン構造の半導体素子の形成方法は、（ａ）シリコン基板上に素子分離膜を形成して活性領域を定義する段階と、（ｂ）活性領域のゲート形成部のシリコン基板を食刻してトレンチを形成する段階と、（ｃ）トレンチの境界面の素子分離膜を選択的に食刻する段階と、（ｄ）全体表面上部にゲート酸化膜を形成する段階と、（ｅ）全体表面上部に電極物質を蒸着した後、パターニングしてゲート電極を形成する段階と、（ｆ）ゲート電極の側面にゲートスペーサを形成する段階とを含む。
請求項２記載の発明は、請求項１記載のフィン構造の半導体素子の形成方法において、前記素子分離膜は、第１の酸化膜と第２の酸化膜を連続的に蒸着して二重の酸化膜に形成することを特徴とする。
請求項３記載の発明は、請求項２記載のフィン構造の半導体素子の形成方法において、前記第１の酸化膜及び第２の酸化膜の厚さは３００〜３０００Åであることを特徴とする。
請求項４記載の発明は、請求項２記載のフィン構造の半導体素子の形成方法において、
前記第２の酸化膜は、前記第１の酸化膜より湿式食刻速度が遅いことを特徴とする。
前記第２の酸化膜は、前記第１の酸化膜より湿式食刻速度が遅いことを特徴とする。
請求項５記載の発明は、請求項４記載のフィン構造の半導体素子の形成方法において、
前記第１の酸化膜はＳＯＤ酸化膜であり、前記第２の酸化膜はＨＤＰ酸化膜であることを特徴とする。
前記第１の酸化膜はＳＯＤ酸化膜であり、前記第２の酸化膜はＨＤＰ酸化膜であることを特徴とする。
請求項６記載の発明は、請求項１記載のフィン構造の半導体素子の形成方法において、
前記（ｂ）段階の食刻は乾式食刻で、３００〜３０００Åの深さで行うことを特徴とする。
前記（ｂ）段階の食刻は乾式食刻で、３００〜３０００Åの深さで行うことを特徴とする。
請求項７記載の発明は、請求項１記載のフィン構造の半導体素子の形成方法において、
前記トレンチの床形態は、直角形態またはラウンディング形態であることを特徴とする。
前記トレンチの床形態は、直角形態またはラウンディング形態であることを特徴とする。
請求項８記載の発明は、請求項１記載のフィン構造の半導体素子の形成方法において、
前記（ｃ）段階の食刻は湿式食刻で、前記第１の酸化膜を１００〜１０００Å、前記第２の酸化膜を２０〜１５０Åの厚さに食刻することを特徴とする。
前記（ｃ）段階の食刻は湿式食刻で、前記第１の酸化膜を１００〜１０００Å、前記第２の酸化膜を２０〜１５０Åの厚さに食刻することを特徴とする。
請求項９記載の発明は、請求項４記載のフィン構造の半導体素子の形成方法において、
前記（ｃ）段階の食刻は、前記第１の酸化膜と第２の酸化膜の食刻速度差に伴う選択的食刻であることを特徴とする。
前記（ｃ）段階の食刻は、前記第１の酸化膜と第２の酸化膜の食刻速度差に伴う選択的食刻であることを特徴とする。
請求項１０記載の発明は、請求項１記載のフィン構造の半導体素子の形成方法において、
前記（ｃ）段階の食刻は、ＢＯＥまたはＨＦ溶液で行われることを特徴とする。
前記（ｃ）段階の食刻は、ＢＯＥまたはＨＦ溶液で行われることを特徴とする。
請求項１１記載の発明は、請求項１記載のフィン構造の半導体素子の形成方法において、
前記ゲート酸化膜の厚さは３０〜３００Åであることを特徴とする。
前記ゲート酸化膜の厚さは３０〜３００Åであることを特徴とする。
請求項１２記載の発明は、請求項１記載のフィン構造の半導体素子の形成方法において、
前記（ｅ）段階を行った後、選択的熱酸化膜を形成する段階をさらに含むことを特徴とする。
前記（ｅ）段階を行った後、選択的熱酸化膜を形成する段階をさらに含むことを特徴とする。
請求項１３記載の発明は、請求項１２記載のフィン構造の半導体素子の形成方法において、
前記選択的熱酸化膜は、前記ポリシリコン層の側壁と前記シリコン基板上に形成されることを特徴とする。
前記選択的熱酸化膜は、前記ポリシリコン層の側壁と前記シリコン基板上に形成されることを特徴とする。
請求項１４記載の発明は、請求項１２記載のフィン構造の半導体素子の形成方法において、
前記選択的熱酸化膜の厚さは２０〜２００Åであることを特徴とする。
前記選択的熱酸化膜の厚さは２０〜２００Åであることを特徴とする。
本発明に係るフィン構造の半導体素子の形成方法の効果は次の通りである。
リセスゲートマスクを利用してシリコン基板を食刻し、食刻速度の速い酸化膜と食刻速度の遅い酸化膜の二重酸化膜構造の素子分離膜に対し選択的食刻を行うことにより、工程を単純化し活性格納ノードの劣化を防止して、素子の電流駆動能力が向上したフィン構造を形成することができる。
リセスゲートマスクを利用してシリコン基板を食刻し、食刻速度の速い酸化膜と食刻速度の遅い酸化膜の二重酸化膜構造の素子分離膜に対し選択的食刻を行うことにより、工程を単純化し活性格納ノードの劣化を防止して、素子の電流駆動能力が向上したフィン構造を形成することができる。
以下では本発明の実施の形態を図面を参照して詳しく説明する。
図１は、本発明の好ましい実施の形態に係るフィン構造の半導体素子のゲートラインを形成した後の平面図である。
図２〜図８（ｂ）は、本発明の好ましい実施の形態に係るフィン構造の半導体素子の形成方法を示す断面図である。
図２、図３、図４（ａ）、図５（ａ）、図６（ａ）、図７及び図８（ａ）はＸ軸方向の断面図であり、図４（ｂ）、図５（ｂ）、図６（ｂ）及び図８（ｂ）はＹ軸方向の断面図である。
図１は、本発明の好ましい実施の形態に係るフィン構造の半導体素子のゲートラインを形成した後の平面図である。
図２〜図８（ｂ）は、本発明の好ましい実施の形態に係るフィン構造の半導体素子の形成方法を示す断面図である。
図２、図３、図４（ａ）、図５（ａ）、図６（ａ）、図７及び図８（ａ）はＸ軸方向の断面図であり、図４（ｂ）、図５（ｂ）、図６（ｂ）及び図８（ｂ）はＹ軸方向の断面図である。
図２に示されているように、シリコン基板上の素子分離膜形成領域を食刻して活性領域１００を定義し、第１の酸化膜１１０と第２の酸化膜１２０を連続的に蒸着して二重の酸化膜を形成する。
第１の酸化膜１１０及び第２の酸化膜１２０の厚さは各々３００〜３０００Åであることが好ましい。
第１の酸化膜１１０は湿式食刻速度の速い酸化膜を用い、第２の酸化膜１２０は湿式食刻速度の遅い酸化膜を用いるのが好ましい。湿式食刻速度の速い酸化膜にはＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）酸化膜が用いられ、湿式食刻速度の遅い酸化膜にはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜が用いられるのが好ましい。
第１の酸化膜１１０及び第２の酸化膜１２０の厚さは各々３００〜３０００Åであることが好ましい。
第１の酸化膜１１０は湿式食刻速度の速い酸化膜を用い、第２の酸化膜１２０は湿式食刻速度の遅い酸化膜を用いるのが好ましい。湿式食刻速度の速い酸化膜にはＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）酸化膜が用いられ、湿式食刻速度の遅い酸化膜にはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜が用いられるのが好ましい。
図３に示されているように、活性領域１００の上部に酸化膜１２５を形成する。そして、セル（ｃｅｌｌ）領域の活性領域１００にイオンを注入してウェル（ｗｅｌｌ）を形成する。さらに、周辺部（ｐｅｒｉｐｈｅｒａｌ）領域にもイオンを注入してウェルを形成する。上部酸化膜１２５はイオン注入による損傷を防止するためのもので、厚さは３０〜３００Åであるのが好ましい。
図４（ａ）及び図４（ｂ）に示されているように、活性領域のゲート形成部のシリコン基板１００をリセスゲートマスクを用いて食刻し、トレンチ１３０を形成する。
トレンチ１３０形成段階の食刻は乾式食刻であるのが好ましい。
トレンチ１３０形成段階の食刻は乾式食刻であるのが好ましい。
図４（ｂ）に示されたように、トレンチ１３０形成段階の食刻は第１の酸化膜１１０が露出する程度に食刻し、３００〜３０００Åの深さで行うのが好ましい。
トレンチ１３０の床形態は直角形態またはラウンディング形態であるのが好ましい。
トレンチ１３０の形成によりソースとドレインのチャンネル長を長くすることができる。
トレンチ１３０の床形態は直角形態またはラウンディング形態であるのが好ましい。
トレンチ１３０の形成によりソースとドレインのチャンネル長を長くすることができる。
図５（ａ）及び図５（ｂ）に示されているように、トレンチ１３０の境界面の素子分離膜を選択的に湿式食刻してサドルフィン（ｓａｄｄｌｅ ＦＩＮ）構造を形成する。
サドルフィン構造は、ゲートライン直角方向（Ｘ軸方向）は活性領域の形状がリセスゲート構造でありながら、ゲートライン方向（Ｙ軸方向）はゲート酸化膜とゲート電極が活性領域を取り囲むフィン構造であることをいう。
サドルフィン構造は、ゲートライン直角方向（Ｘ軸方向）は活性領域の形状がリセスゲート構造でありながら、ゲートライン方向（Ｙ軸方向）はゲート酸化膜とゲート電極が活性領域を取り囲むフィン構造であることをいう。
図５（ｂ）に示されたように、前記湿式食刻でトレンチ１３０の境界面の第１の酸化膜１１０が食刻される（トレンチ境界部の第１の酸化膜食刻部１４０）。そして、第１の酸化膜１１０に隣接した第２の酸化膜１２０の角部分が食刻される（トレンチ境界部の第２の酸化膜食刻部１５０）。
さらに、図５（ａ）及び図５（ｂ）に示されたように、前記湿式食刻により第２の酸化膜１２０の上部及び活性領域１００の上部酸化膜１２５が一定の厚さに食刻される（第２の酸化膜上部食刻部１６０）。
さらに、図５（ａ）及び図５（ｂ）に示されたように、前記湿式食刻により第２の酸化膜１２０の上部及び活性領域１００の上部酸化膜１２５が一定の厚さに食刻される（第２の酸化膜上部食刻部１６０）。
第１の酸化膜１１０は、第２の酸化膜１２０より湿式食刻速度が速くて第１の酸化膜１１０の食刻量が第２の酸化膜１２０の食刻量よりさらに大きい。
前記湿式食刻は第１の酸化膜１１０を１００〜１０００Å、第２の酸化膜１２０を２０〜１５０Åの厚さに食刻するのが好ましい。
前記湿式食刻はＢＯＥまたはＨＦ溶液で行われるのが好ましい。
前記湿式食刻は第１の酸化膜１１０を１００〜１０００Å、第２の酸化膜１２０を２０〜１５０Åの厚さに食刻するのが好ましい。
前記湿式食刻はＢＯＥまたはＨＦ溶液で行われるのが好ましい。
図６（ａ）及び図６（ｂ）に示されているように、全体表面上部にゲート酸化膜１７０を形成する。
ゲート酸化膜１７０の厚さは３０〜３００Åであるのが好ましい。
ゲート酸化膜１７０の厚さは３０〜３００Åであるのが好ましい。
図７に示されているように、全体表面上部にポリシリコン層１８０、タングステンシリサイド層１９０及びハードマスク窒化膜２００を蒸着した後、パターニングしてゲート電極を形成する。
このとき、ハードマスク窒化膜２００上部にフォトレジストパターンを形成し、ハードマスク窒化膜２００を食刻した後、前記フォトレジストパターンを除去し、ハードマスク窒化膜パターンをマスクにしてタングステンシリサイド層１９０とポリシリコン層１８０を食刻することができる。
このとき、ハードマスク窒化膜２００上部にフォトレジストパターンを形成し、ハードマスク窒化膜２００を食刻した後、前記フォトレジストパターンを除去し、ハードマスク窒化膜パターンをマスクにしてタングステンシリサイド層１９０とポリシリコン層１８０を食刻することができる。
ポリシリコン層１８０の食刻時、ゲート酸化膜１７０を１０〜２００Åの厚さほど残すことができる。
ポリシリコン層１８０の厚さは３００〜２０００Åであるのが好ましく、タングステンシリサイド層１９０の厚さは２００〜２０００Åであるのが好ましく、ハードマスク窒化膜２００の厚さは３００〜２０００Åであるのが好ましい。
ポリシリコン層１８０の厚さは３００〜２０００Åであるのが好ましく、タングステンシリサイド層１９０の厚さは２００〜２０００Åであるのが好ましく、ハードマスク窒化膜２００の厚さは３００〜２０００Åであるのが好ましい。
図８（ａ）及び図８（ｂ）に示されているように、露出したポリシリコン層１８０の側壁とシリコン基板１００上に選択的熱酸化膜２１０を形成する。
選択的熱酸化膜２１０の厚さは２０〜２００Åであるのが好ましい。
選択的熱酸化膜２１０の厚さは２０〜２００Åであるのが好ましい。
全体表面上部にゲートバッファ酸化膜２２０及びゲートスペーサ窒化膜２３０を蒸着した後、食刻してゲートスペーサを形成する。
ゲートバッファ酸化膜２２０の厚さは５０〜５００Åであるのが好ましく、ゲートスペーサ窒化膜２３０の厚さは５０〜５００Åであるのが好ましい。
ゲートバッファ酸化膜２２０の厚さは５０〜５００Åであるのが好ましく、ゲートスペーサ窒化膜２３０の厚さは５０〜５００Åであるのが好ましい。
図９（ａ）及び図９（ｂ）は、本発明の他の実施の形態に係るフィン構造の半導体素子の形成方法を示す断面図である。図９（ａ）はＸ軸方向の断面図であり、図９（ｂ）はＹ軸方向の断面図である。
図９（ａ）及び図９（ｂ）に示されているように、他の構造は図８（ａ）及び８ｂの半導体素子と同一であるが、トレンチ２４０の床形態がラウンディング形態になっている。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
１００ 活性領域
１１０ 第１の酸化膜
１２０ 第２の酸化膜
１３０ トレンチ
１４０ トレンチ境界部の第１の酸化膜食刻部
１５０ トレンチ境界部の第２の酸化膜食刻部
１６０ 第２の酸化膜上部食刻部
１７０ ゲート酸化膜
１８０ ポリシリコン層
１９０ タングステンシリサイド層
２００ ハードマスク窒化膜
２１０ 選択的熱酸化膜
２２０ ゲートバッファ酸化膜
２３０ ゲートスペーサ窒化膜
２４０ ラウンディング形態のトレンチ
１１０ 第１の酸化膜
１２０ 第２の酸化膜
１３０ トレンチ
１４０ トレンチ境界部の第１の酸化膜食刻部
１５０ トレンチ境界部の第２の酸化膜食刻部
１６０ 第２の酸化膜上部食刻部
１７０ ゲート酸化膜
１８０ ポリシリコン層
１９０ タングステンシリサイド層
２００ ハードマスク窒化膜
２１０ 選択的熱酸化膜
２２０ ゲートバッファ酸化膜
２３０ ゲートスペーサ窒化膜
２４０ ラウンディング形態のトレンチ
Claims (14)
- （ａ）シリコン基板上に素子分離膜を形成し活性領域を定義する段階と、
（ｂ）前記活性領域のゲート形成部のシリコン基板を食刻してトレンチを形成する段階と、
（ｃ）前記トレンチの境界面の素子分離膜を選択的に食刻する段階と、
（ｄ）全体表面上部にゲート酸化膜を形成する段階と、
（ｅ）全体表面上部に電極物質を蒸着した後、パターニングしてゲート電極を形成する段階と、
（ｆ）前記ゲート電極の側面にゲートスペーサを形成する段階と、
を含むフィン構造の半導体素子の形成方法。 - 前記素子分離膜は、第１の酸化膜と第２の酸化膜を連続的に蒸着して二重の酸化膜に形成することを特徴とする請求項１に記載のフィン構造の半導体素子の形成方法。
- 前記第１の酸化膜及び第２の酸化膜の厚さは３００〜３０００Åであることを特徴とする請求項２に記載のフィン構造の半導体素子の形成方法。
- 前記第２の酸化膜は、前記第１の酸化膜より湿式食刻速度が遅いことを特徴とする請求項２に記載のフィン構造の半導体素子の形成方法。
- 前記第１の酸化膜はＳＯＤ酸化膜であり、前記第２の酸化膜はＨＤＰ酸化膜であることを特徴とする請求項４に記載のフィン構造の半導体素子の形成方法。
- 前記（ｂ）段階の食刻は乾式食刻で、３００〜３０００Åの深さで行うことを特徴とする請求項１に記載のフィン構造の半導体素子の形成方法。
- 前記トレンチの床形態は、直角形態またはラウンディング形態であることを特徴とする請求項１に記載のフィン構造の半導体素子の形成方法。
- 前記（ｃ）段階の食刻は湿式食刻で、前記第１の酸化膜を１００〜１０００Å、前記第２の酸化膜を２０〜１５０Åの厚さに食刻することを特徴とする請求項１に記載のフィン構造の半導体素子の形成方法。
- 前記（ｃ）段階の食刻は、前記第１の酸化膜と第２の酸化膜の食刻速度差に伴う選択的食刻であることを特徴とする請求項４に記載のフィン構造の半導体素子の形成方法。
- 前記（ｃ）段階の食刻は、ＢＯＥまたはＨＦ溶液で行われることを特徴とする請求項１に記載のフィン構造の半導体素子の形成方法。
- 前記ゲート酸化膜の厚さは３０〜３００Åであることを特徴とする請求項１に記載のフィン構造の半導体素子の形成方法。
- 前記（ｅ）段階を行った後、選択的熱酸化膜を形成する段階をさらに含むことを特徴とする請求項１に記載のフィン構造の半導体素子の形成方法。
- 前記選択的熱酸化膜は、前記ポリシリコン層の側壁と前記シリコン基板上に形成されることを特徴とする請求項１２に記載のフィン構造の半導体素子の形成方法。
- 前記選択的熱酸化膜の厚さは２０〜２００Åであることを特徴とする請求項１２に記載のフィン構造の半導体素子の形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050135233A KR100720232B1 (ko) | 2005-12-30 | 2005-12-30 | 핀 구조의 반도체 소자의 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007184518A true JP2007184518A (ja) | 2007-07-19 |
Family
ID=38214343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006148488A Ceased JP2007184518A (ja) | 2005-12-30 | 2006-05-29 | フィン構造の半導体素子の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7566621B2 (ja) |
| JP (1) | JP2007184518A (ja) |
| KR (1) | KR100720232B1 (ja) |
| CN (1) | CN100573849C (ja) |
| TW (1) | TWI317977B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013016775A (ja) * | 2011-07-01 | 2013-01-24 | Nanya Sci & Technol Co Ltd | コーナートランジスターとその製作方法 |
| KR20210086968A (ko) * | 2019-12-31 | 2021-07-09 | 에트론 테크놀로지, 아이엔씨. | 반도체 장치 구조체 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100577562B1 (ko) * | 2004-02-05 | 2006-05-08 | 삼성전자주식회사 | 핀 트랜지스터 형성방법 및 그에 따른 구조 |
| KR100799121B1 (ko) * | 2005-12-22 | 2008-01-29 | 주식회사 하이닉스반도체 | 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 |
| KR100704475B1 (ko) * | 2005-12-28 | 2007-04-09 | 주식회사 하이닉스반도체 | 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법 |
| KR100838378B1 (ko) * | 2006-09-29 | 2008-06-13 | 주식회사 하이닉스반도체 | 핀트랜지스터의 제조 방법 |
| KR100762912B1 (ko) * | 2006-09-30 | 2007-10-08 | 주식회사 하이닉스반도체 | 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및그의 제조방법 |
| KR100968151B1 (ko) * | 2008-05-06 | 2010-07-06 | 주식회사 하이닉스반도체 | 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법 |
| KR101004482B1 (ko) * | 2008-05-27 | 2010-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR101113794B1 (ko) | 2008-08-04 | 2012-02-27 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
| KR101061321B1 (ko) * | 2009-03-02 | 2011-08-31 | 주식회사 하이닉스반도체 | 융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그형성 방법 |
| KR101595780B1 (ko) | 2014-08-14 | 2016-02-19 | 경북대학교 산학협력단 | GaN-Fin 구조 및 FinFET를 제조하는 방법 및 이러한 방법으로 제조된 GaN-Fin 구조를 사용하는 소자 및 FinFET |
| US9911806B2 (en) | 2015-05-22 | 2018-03-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Solvent-based oxidation on germanium and III-V compound semiconductor materials |
| TWI699885B (zh) | 2016-03-22 | 2020-07-21 | 聯華電子股份有限公司 | 半導體結構與其製作方法 |
| US10242882B2 (en) | 2017-06-12 | 2019-03-26 | International Business Machines Corporation | Cyclic etch process to remove dummy gate oxide layer for fin field effect transistor fabrication |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054431A (ja) * | 2004-06-29 | 2006-02-23 | Infineon Technologies Ag | トランジスタ、メモリセルアレイ、および、トランジスタ製造方法 |
| JP2007088458A (ja) * | 2005-09-09 | 2007-04-05 | Qimonda Ag | トランジスタの製造方法およびメモリデバイスの製造方法 |
| JP2007110110A (ja) * | 2005-09-30 | 2007-04-26 | Qimonda Ag | トレンチトランジスタの形成方法及び該当するトレンチトランジスタ |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372960A (en) * | 1994-01-04 | 1994-12-13 | Motorola, Inc. | Method of fabricating an insulated gate semiconductor device |
| US5362665A (en) * | 1994-02-14 | 1994-11-08 | Industrial Technology Research Institute | Method of making vertical DRAM cross point memory cell |
| US5518950A (en) * | 1994-09-02 | 1996-05-21 | Advanced Micro Devices, Inc. | Spin-on-glass filled trench isolation method for semiconductor circuits |
| US5851928A (en) * | 1995-11-27 | 1998-12-22 | Motorola, Inc. | Method of etching a semiconductor substrate |
| US6297128B1 (en) * | 1999-01-29 | 2001-10-02 | Vantis Corporation | Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress |
| KR100295782B1 (ko) * | 1999-07-03 | 2001-07-12 | 윤종용 | 얕은 트렌치 소자분리 방법 |
| JP4860022B2 (ja) * | 2000-01-25 | 2012-01-25 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
| KR100568854B1 (ko) * | 2003-06-17 | 2006-04-10 | 삼성전자주식회사 | 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법 |
| KR100517559B1 (ko) * | 2003-06-27 | 2005-09-28 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 및 그의 핀 형성방법 |
| US7326619B2 (en) * | 2003-08-20 | 2008-02-05 | Samsung Electronics Co., Ltd. | Method of manufacturing integrated circuit device including recessed channel transistor |
| KR100506460B1 (ko) | 2003-10-31 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
| KR100577562B1 (ko) * | 2004-02-05 | 2006-05-08 | 삼성전자주식회사 | 핀 트랜지스터 형성방법 및 그에 따른 구조 |
| US7189617B2 (en) * | 2005-04-14 | 2007-03-13 | Infineon Technologies Ag | Manufacturing method for a recessed channel array transistor and corresponding recessed channel array transistor |
| US7402856B2 (en) * | 2005-12-09 | 2008-07-22 | Intel Corporation | Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same |
| US20090014810A1 (en) * | 2007-06-26 | 2009-01-15 | Eun-Jong Shin | Method for fabricating shallow trench isolation and method for fabricating transistor |
-
2005
- 2005-12-30 KR KR1020050135233A patent/KR100720232B1/ko not_active IP Right Cessation
-
2006
- 2006-04-17 TW TW095113623A patent/TWI317977B/zh not_active IP Right Cessation
- 2006-04-26 CN CNB2006100770539A patent/CN100573849C/zh not_active Expired - Fee Related
- 2006-04-27 US US11/411,864 patent/US7566621B2/en not_active Expired - Fee Related
- 2006-05-29 JP JP2006148488A patent/JP2007184518A/ja not_active Ceased
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054431A (ja) * | 2004-06-29 | 2006-02-23 | Infineon Technologies Ag | トランジスタ、メモリセルアレイ、および、トランジスタ製造方法 |
| JP2007088458A (ja) * | 2005-09-09 | 2007-04-05 | Qimonda Ag | トランジスタの製造方法およびメモリデバイスの製造方法 |
| JP2007110110A (ja) * | 2005-09-30 | 2007-04-26 | Qimonda Ag | トレンチトランジスタの形成方法及び該当するトレンチトランジスタ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013016775A (ja) * | 2011-07-01 | 2013-01-24 | Nanya Sci & Technol Co Ltd | コーナートランジスターとその製作方法 |
| US8552478B2 (en) | 2011-07-01 | 2013-10-08 | Nanya Technology Corporation | Corner transistor and method of fabricating the same |
| KR20210086968A (ko) * | 2019-12-31 | 2021-07-09 | 에트론 테크놀로지, 아이엔씨. | 반도체 장치 구조체 |
| KR102431682B1 (ko) * | 2019-12-31 | 2022-08-10 | 에트론 테크놀로지, 아이엔씨. | 반도체 장치 구조체 |
| US11417369B2 (en) | 2019-12-31 | 2022-08-16 | Etron Technology, Inc. | Semiconductor device structure with an underground interconnection embedded into a silicon substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100720232B1 (ko) | 2007-05-23 |
| US20070155148A1 (en) | 2007-07-05 |
| US7566621B2 (en) | 2009-07-28 |
| CN100573849C (zh) | 2009-12-23 |
| TWI317977B (en) | 2009-12-01 |
| CN1992201A (zh) | 2007-07-04 |
| TW200725745A (en) | 2007-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2007184518A (ja) | フィン構造の半導体素子の形成方法 | |
| US7141456B2 (en) | Methods of fabricating Fin-field effect transistors (Fin-FETs) having protection layers | |
| CN101154597B (zh) | 鳍状晶体管的制造方法 | |
| JP2008300384A (ja) | 半導体装置及びその製造方法 | |
| KR100695498B1 (ko) | 수직형 채널을 갖는 반도체소자 및 그의 제조 방법 | |
| US20070023791A1 (en) | Method of fabricating gate of fin type transistor | |
| JP2007013075A (ja) | フラッシュメモリ素子及びその製造方法 | |
| JP2007201395A (ja) | 半導体素子の製造方法 | |
| JP2007180486A (ja) | ５チャネルのフィントランジスタ及びその製造方法 | |
| US7892896B2 (en) | Semiconductor device having bulb-shaped recess gate and method for fabricating the same | |
| KR100762912B1 (ko) | 비대칭의 벌브형 리세스 게이트를 갖는 반도체 소자 및그의 제조방법 | |
| US7648878B2 (en) | Method for fabricating semiconductor device with recess gate | |
| JP4610323B2 (ja) | リセスチャネル領域を備えた半導体素子の製造方法 | |
| KR100739656B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2008166747A (ja) | 半導体素子の製造方法 | |
| JP2007134669A (ja) | フラッシュメモリ素子及びその製造方法 | |
| JP4810089B2 (ja) | 半導体素子の製造方法 | |
| JP2008010817A (ja) | ナンドフラッシュメモリ素子の製造方法 | |
| JP4634877B2 (ja) | 半導体素子の製造方法 | |
| KR20090092927A (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
| JP2005197713A (ja) | スプリットゲートフラッシュメモリデバイスの製造方法 | |
| JP4449776B2 (ja) | 半導体装置の製造方法 | |
| KR100695499B1 (ko) | 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR20060079608A (ko) | 반도체 소자의 제조 방법 | |
| KR100745903B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090403 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120423 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120808 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120813 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120910 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121002 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121227 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130122 |
|
| A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20130528 |