JP4810089B2 - 半導体素子の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000000758 substrate Substances 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- 238000007796 conventional method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Description
本発明は、埋込絶縁膜を露出させるようにその上部のＳｉ−エピ層を食刻した後、ゲート電極がＳｉ−エピ層の表面を囲むようにする半導体素子の製造方法に関する。
図１及び図２は、それぞれ従来の技術に係る半導体素子のレイアウト図、並びに図１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した半導体素子の断面図である。
半導体基板１０には活性領域を定義する素子分離膜２５が備えられており、前記活性領域の半導体基板の表面には埋込絶縁膜５０が備えられている。さらに、埋込絶縁膜５０の上部にはＳｉ−エピ層２０が備えられ、Ｓｉ−エピ層２０内にはチャンネル領域（図示省略）及びＬＤＤ領域４０が備えられる。前記チャンネル領域の上部にはゲート酸化膜パターン３０ａ、ゲート電極３５ａ及びハードマスク絶縁膜パターン３７ａの積層構造が備えられている。前記積層構造の側壁にはゲートスペーサ４５が備えられ、ゲートスペーサ４５の両側の活性領域にはソース／ドレイン領域５５が備えられる。
図３〜図９は、図２の従来の技術に係る半導体素子の製造方法を示す断面図等であり、図２のＩ−Ｉ’及びＩＩ−ＩＩ’に沿う切断面を示す図である。
図３に示されているように、半導体基板１０の上部にＳｉＧｅ−エピ層１５、Ｓｉ−エピ層２０を順次形成する。次には、半導体基板１０に活性領域を定義する素子分離膜２５を形成する。
図４に示されているように、Ｓｉ−エピ層２０に不純物を注入してチャンネル領域（図示省略）を形成し、全体表面の上部にゲート絶縁膜３０、ゲート用導電層３５及びハードマスク絶縁膜３７を順次形成する。
図５に示されているように、ゲート絶縁膜３０、ゲート用導電層３５及びハードマスク絶縁膜３７をパターニングし、ゲート絶縁膜パターン３０ａ、ゲート電極３５ａ及びハードマスク絶縁膜パターン３７ａのゲート積層構造を形成する。その次に、ゲート電極３５ａの両側のＳｉ−エピ層２０に不純物を注入してＬＤＤ領域４０を形成する。
図６に示されているように、前記ゲート積層構造の側壁に側壁スペーサ４５を形成する。次には、側壁スペーサ４５の両側のＳｉ−エピ層２０、ＳｉＧｅ−エピ層１５及び所定厚さの半導体基板１０を食刻して除去することにより、ＬＤＤ領域４０、ＳｉＧｅ−エピ層１５の側壁並びに半導体基板１０の側壁及び表面を露出させる。
図７に示されているように、ゲート電極３５ａ下部のＳｉＧｅ−エピ層１５を湿式食刻工程で除去してＳｉＧｅ−エピ層１５の下部、すなわちＬＤＤ領域４０及び前記チャンネル領域の下部に空間を形成する。
図８に示されているように、ＳｉＧｅ−エピ層１５が除去されたゲート電極下部の空間、露出したＳｉ−エピ層２０、及び半導体基板１０の表面に絶縁膜を形成したあと湿式食刻し、ＳｉＧｅ−エピ層１５が除去されたゲート電極下部の空間を埋め込む埋込絶縁膜５０を形成する。
図９に示されているように、Ｓｉ−エピ層２０、ＳｉＧｅ−エピ層１５及び所定厚さの半導体基板１０が除去された側壁スペーサの両側１９０の活性領域にシリコン層５５を成長させた後、不純物を注入してシリコン層５５にソース及びドレイン領域（図示省略）を形成する。
前記従来の技術に係る半導体素子及びその製造方法は、ゲート電極がＳｉ−エピ層に形成されたチャンネル領域の上部にのみ位置することになって短チャネル効果が大きくなることになるが、これを解決するためにはチャンネル領域の厚さを減少させなければならない。ところが、チャンネル領域の厚さがＭＯＳＦＥＴの特性を決めることになるので、チャンネル領域の厚さが薄いほど素子の特性が大きく変化するという問題点がある。
本発明は、Ｓｉ−エピ層を食刻して下部の埋込絶縁膜を露出させ、一側のＬＤＤ領域から他側のＬＤＤ領域まで延長される開口部を１つ以上形成し、ゲート電極がチャンネル領域の表面を囲むようにすることにより素子の電流駆動力を向上させ、ショットチャンネル効果を改善させることができる半導体素子の製造方法を提供することに目的がある。
本発明に係る半導体素子の製造方法は、（ａ）半導体基板上部にＳｉＧｅ−エピ層、Ｓｉ−エピ層を順次形成する段階と、（ｂ）前記半導体基板に活性領域を定義する素子分離膜を形成する段階と、（ｃ）前記Ｓｉ−エピ層に不純物を注入してチャンネル領域を形成する段階と、（ｄ）下記ＬＤＤ領域の側壁を露出させるように前記Ｓｉ−エピ層、及び所定厚さの前記ＳｉＧｅ−エピ層を食刻して形成される開口部であって、前記開口部の一側の側壁に隣接する一側のＬＤＤ領域から、前記一側の側壁に対向する他側の側壁に隣接する他側のＬＤＤ領域まで延長される前記開口部を形成する段階と、（ｅ）前記開口部を介し露出したＳｉＧｅ−エピ層下部の半導体基板で、前記開口部に対応する下部にチャンネルストップイオン注入領域を形成する段階と、（ｆ）前記開口部の底部及び側壁を含む全体表面の上部に、ゲート絶縁膜、ゲート用導電層及びハードマスク絶縁膜を形成してパターニングし、ゲート絶縁膜パターン、ゲート電極及びハードマスク絶縁膜パターンの積層構造を形成する段階と、（ｇ）前記ゲート電極の両側のＳｉ−エピ層にＬＤＤ領域を形成する段階と、（ｈ）前記積層構造の側壁に側壁スペーサを形成する段階と、（ｉ）前記側壁スペーサの両側のＳｉ−エピ層、ＳｉＧｅ−エピ層及び所定厚さの半導体基板を食刻して除去する段階と、（ｊ）前記Ｓｉ−エピ層下部のＳｉＧｅ−エピ層を除去して空間を形成する段階と、（ｋ）前記空間を埋め込み、前記チャンネルストップイオン注入領域の上部に備えられる埋込絶縁膜を形成する段階と、（ｌ）前記側壁スペーサの両側の活性領域にシリコン層を形成する段階と、（ｍ）前記シリコン層に不純物を注入してソース及びドレイン領域を形成する段階とを含むことを特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記（ｄ）段階は、前記ＬＤＤ領域の間で延長され互いに平行に配列される開口部を２つ以上形成する段階を含むことを特徴とする。
請求項３に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記（ｃ）段階前に、前記半導体基板の上部にバッファ酸化膜又はバッファ酸化膜／バッファ窒化膜の積層構造を形成し、（ｅ）段階を行なったあと前記バッファ酸化膜又はバッファ酸化膜／バッファ窒化膜の積層構造を除去する段階をさらに含むことを特徴とする。
請求項４に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記ゲート絶縁膜は酸化膜、窒化酸化膜、酸化膜／窒化膜／酸化膜のＯＮＯ絶縁膜及びハフニウム酸化膜（ＨｆＯ２）の中から選択される何れかで形成することを特徴とする。
請求項５に記載の発明は、請求項１から請求項４のうち何れか一項に記載の半導体素子の製造方法において、前記シリコン層はＳｉ−成長層、ポリシリコン層及びＳｉ−成長層／ポリシリコン層の積層構造の中から選択される何れかで形成することを特徴とする。
請求項６に記載の発明は、請求項１に記載の半導体素子の製造方法において、前記（ｄ）段階は、前記開口部を介し露出したＳｉＧｅ−エピ層を食刻して半導体基板を露出させる段階をさらに含むことを特徴とする。
請求項７に記載の発明は、請求項１又は請求項６に記載の半導体素子の製造方法において、前記（ｄ）段階は、前記開口部を介し露出したＳｉＧｅ−エピ層を食刻したあと半導体基板の表面を所定厚さに食刻する段階をさらに含むことを特徴とする。
本発明に係る半導体素子の製造方法は、Ｓｉ−エピ層に形成されたチャンネル領域を食刻して下部の埋込絶縁膜を露出させ、一側のＬＤＤ領域から他側のＬＤＤ領域まで互いに平行に延長される開口部を１つ以上形成してゲート電極がＳｉ−エピ層の表面を囲むようにすることにより、（ｉ）素子の電流駆動力を増加させ、（ｉｉ）Ｓｉ−エピ層を従来の技術より一層厚く形成することを可能にし、（ｉｉｉ）Ｓｉ−エピ層の厚さに伴う素子特性変化の敏感度を減少させ、（ｉｖ）従来の技術に比べより短いチャンネルを形成するとしてもショットチャンネル効果を抑制することができるという効果がある。
以下、本発明に係る実施の形態を図面を参考して詳しく説明する。
図１０は、本発明の第１の実施の形態に係る半導体素子のレイアウト図である。
図１１は、図１０のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した第１の実施の形態に係る半導体素子の断面図である。
図１０は、本発明の第１の実施の形態に係る半導体素子のレイアウト図である。
図１１は、図１０のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した第１の実施の形態に係る半導体素子の断面図である。
図１０及び図１１に示されているように、半導体基板１００には活性領域を定義する素子分離膜１３０が備えられており、前記活性領域の半導体基板１００の表面にはチャンネルストップイオン注入領域１５０が備えられている。半導体基板１００の表面には埋込絶縁膜２００とＳｉ−エピ層１２０が備えられている。Ｓｉ−エピ層１２０内にはチャンネル領域（図示省略）及びチャンネル領域に隣接したＬＤＤ領域１８０が備えられている。ここで、Ｓｉ−エピ層１２０は埋込絶縁膜２００の所定部分を露出させるが、前記露出する部分は一側のＬＤＤ領域１８０から他側のＬＤＤ領域１８０まで延長される。
ゲート絶縁膜パターン１６０ａ、ゲート電極１７０ａ及びハードマスク絶縁膜パターン１７５ａのゲート積層構造はＳｉ−エピ層１２０により露出する埋込絶縁膜２００の表面及びＳｉ−エピ層１２０を少なくとも塗布する。すなわち、ゲート電極１７０ａは前記チャンネル領域を完全に取り囲む。
前記ゲート積層構造の側壁には側壁スペーサ１９０が備えられ、側壁スペーサ１９０の両側の活性領域にＬＤＤ領域１８０と隣接するようソース及びドレイン領域２１０が備えられる。
前記ゲート積層構造の側壁には側壁スペーサ１９０が備えられ、側壁スペーサ１９０の両側の活性領域にＬＤＤ領域１８０と隣接するようソース及びドレイン領域２１０が備えられる。
図１２〜図１９は、本発明に係る図１１の半導体素子の製造方法を示す断面図等であり、図１０のＩ−Ｉ’及びＩＩ−ＩＩ’に沿う切断面を示す図である。
図１２に示されているように、半導体基板１００の上部にＳｉＧｅ−エピ層１１０、Ｓｉ−エピ層１２０を順次形成する。次には、半導体基板１００に活性領域を定義する素子分離膜１３０を形成する。
図１２に示されているように、半導体基板１００の上部にＳｉＧｅ−エピ層１１０、Ｓｉ−エピ層１２０を順次形成する。次には、半導体基板１００に活性領域を定義する素子分離膜１３０を形成する。
図１３に示されているように、半導体基板の上部にバッファ酸化膜（図示省略）を形成し、Ｓｉ−エピ層１２０に不純物を注入してチャンネル領域（図示省略）を形成する。ここで、バッファ酸化膜に代えてバッファ酸化膜及びバッファ窒化膜の積層構造を形成したあと不純物を注入することもできる。次には、前記チャンネル領域の上部のバッファ酸化膜（又はバッファ酸化膜及びバッファ窒化膜の積層構造）と、Ｓｉ−エピ層１２０及び所定厚さのＳｉＧｅ−エピ層１１０を部分的に除去してＳｉＧｅ−エピ層１１０を露出させる開口部１４０を形成する。ここで、開口部１４０は後続工程で形成されるＬＤＤ領域の側壁を露出させるよう一側のＬＤＤ領域から他側のＬＤＤ領域まで、すなわちゲート電極の幅ほど延長されるように形成する。さらに、図示されてはいないが、開口部１４０を介し露出したＳｉＧｅ−エピ層１１０を半導体基板１００が露出するまで追加的に食刻するか、半導体基板１００が露出したあと所定厚さの半導体基板１００をさらに食刻することもできる。
次には、開口部１４０を介し露出したＳｉＧｅ−エピ層１１０下部の半導体基板１００にチャンネルストップイオン注入領域１５０を形成したあと、バッファ酸化膜（又はバッファ酸化膜及びバッファ窒化膜の積層構造）を除去する。次には、所定厚さの素子分離膜１３０を食刻してリセスする。
図１４及び図１５に示されているように、開口部１４０の底部及び側壁を含む全体表面の上部にゲート絶縁膜１６０、ゲート用導電層１７０及びＣＶＤ絶縁膜からなるハードマスク絶縁膜１７５を順次形成してパターニングし、ゲート絶縁膜１６０ａ及びゲート電極１７０ａのゲート積層構造を形成する。図１３の食刻工程でＳｉＧｅ−エピ層１１０を追加的に食刻して半導体基板１００を露出させた場合は、ゲート用絶縁膜１６０は開口部底部の半導体基板１００の表面とＳｉＧｅ−エピ層１１０の側壁まで塗布するように形成し、ＳｉＧｅ−エピ層１１０及び所定厚さの半導体基板１００まで食刻した場合は、開口部１４０底部の半導体基板１００の表面及び側壁とＳｉＧｅ−エピ層１１０の側壁まで塗布するように形成する。
その次に、ゲート電極１７０ａの両側の活性領域に不純物を注入して前記チャンネル領域に隣接したＬＤＤ領域１８０を形成する。
その次に、ゲート電極１７０ａの両側の活性領域に不純物を注入して前記チャンネル領域に隣接したＬＤＤ領域１８０を形成する。
図１６に示されているように、前記ゲート積層構造の側壁に側壁スペーサ１９０を形成する。次には、側壁スペーサ１９０の両側の活性領域のＳｉ−エピ層１２０、ＳｉＧｅ−エピ層１１０及び所定厚さの半導体基板１００を食刻して除去することによりＳｉ−エピ層１２０、ＳｉＧｅ−エピ層１１０の側壁及び半導体基板１００の表面及び側壁を露出させる。
図１７に示されているように、ゲート電極１７０ａ下部のＳｉＧｅ−エピ層１１０を、好ましくは湿式食刻工程で除去してゲート電極１７０ａの下部に空間ａを形成する。
図１８に示されているように、ＳｉＧｅ−エピ層１１０が除去されたゲート電極下部の空間ａ、露出したＳｉ−エピ層１２０、及び半導体基板１００の表面に絶縁膜（図示省略）を形成したあと湿式食刻し、ＳｉＧｅ−エピ層１１０が除去されたゲート電極下部の空間ａを埋め込む埋込絶縁膜２００を形成する。ここで、絶縁膜は酸化膜、窒化酸化膜、酸化膜／窒化膜／酸化膜のＯＮＯ絶縁膜又はハフニウム酸化膜（ＨｆＯ２）で形成するのが好ましい。
図１８に示されているように、ＳｉＧｅ−エピ層１１０が除去されたゲート電極下部の空間ａ、露出したＳｉ−エピ層１２０、及び半導体基板１００の表面に絶縁膜（図示省略）を形成したあと湿式食刻し、ＳｉＧｅ−エピ層１１０が除去されたゲート電極下部の空間ａを埋め込む埋込絶縁膜２００を形成する。ここで、絶縁膜は酸化膜、窒化酸化膜、酸化膜／窒化膜／酸化膜のＯＮＯ絶縁膜又はハフニウム酸化膜（ＨｆＯ２）で形成するのが好ましい。
図１９に示されているように、Ｓｉ−エピ層１２０、ＳｉＧｅ−エピ層１１０及び所定厚さの半導体基板１００が除去された側壁スペーサの両側１９０の活性領域にシリコン層２１０を成長させた後、不純物を注入してシリコン層２１０にソース及びドレイン領域を形成する。シリコン層はＳｉ−成長層、ポリシリコン層又はＳｉ−成長層／ポリシリコン層の積層構造で形成するのが好ましい。
図２０は、本発明の第２の実施の形態に係る半導体素子のレイアウト図である。図２１は、図２０のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した第２の実施の形態に係る半導体素子の断面図である。
図２０及び図２１に示されているように、先ず図１２の工程を進める。その次にチャンネル領域の上部のＳｉ−エピ層１２０及び所定厚さのＳｉ−Ｇｅ層１１０を部分的に除去して開口部（図示省略）を形成する。ここで、前記開口部は第１の実施の形態とは別に２つ以上形成し、第１の実施の形態と同様に後続工程で形成される一側のＬＤＤ１８０領域から他側のＬＤＤ領域１８０まで延長され、互いに平行に配列されるように形成する。次には、開口部１４０の下部の半導体基板１００にチャンネルストップイオン注入領域１５０を形成する。開口部が２つ以上であるので、チャンネルストップイオン注入領域１５０も２つ以上形成する。
次には、図１４及び図１９の工程を行なって本発明の第２の実施の形態に係る半導体素子を完成する。
以上のことより、Ｓｉ−エピ層に形成されたチャンネル領域を食刻して下部の埋込絶縁膜を露出させ、一側のＬＤＤ領域から他側のＬＤＤ領域まで互いに平行に延長される開口部を１つ以上形成してゲート電極がＳｉ−エピ層の表面を囲むようにすることにより、（ｉ）素子の電流駆動力を増加させ、（ｉｉ）Ｓｉ−エピ層を従来の技術より一層厚く形成することを可能にし、（ｉｉｉ）Ｓｉ−エピ層の厚さに伴う素子特性変化の敏感度を減少させ、（ｉｖ）従来の技術に比べより短いチャンネルを形成するとしてもショットチャンネル効果を抑制することができる。
１０、１００ 半導体基板
１５、１１０ ＳｉＧｅ−エピ層
２０、１２０ Ｓｉ−エピ層
２５、１３０ 素子分離膜
３０、１６０ ゲート絶縁膜
３５、１７０ ゲート用導電層
３７、１７５ ハードマスク絶縁膜
４０、１８０ ＬＤＤ領域
４５、１９０ 側壁スペーサ
５０、２００ 埋込絶縁膜
５５、２１０ ソース／ドレイン領域
１４０ 開口部
１５、１１０ ＳｉＧｅ−エピ層
２０、１２０ Ｓｉ−エピ層
２５、１３０ 素子分離膜
３０、１６０ ゲート絶縁膜
３５、１７０ ゲート用導電層
３７、１７５ ハードマスク絶縁膜
４０、１８０ ＬＤＤ領域
４５、１９０ 側壁スペーサ
５０、２００ 埋込絶縁膜
５５、２１０ ソース／ドレイン領域
１４０ 開口部
Claims (7)
- （ａ）半導体基板上部にＳｉＧｅ−エピ層、Ｓｉ−エピ層を順次形成する段階、
（ｂ）前記半導体基板に活性領域を定義する素子分離膜を形成する段階、
（ｃ）前記Ｓｉ−エピ層に不純物を注入してチャンネル領域を形成する段階、
（ｄ）下記ＬＤＤ領域の側壁を露出させるように前記Ｓｉ−エピ層、及び所定厚さの前記ＳｉＧｅ−エピ層を食刻して形成される開口部であって、前記開口部の一側の側壁に隣接する一側のＬＤＤ領域から、前記一側の側壁に対向する他側の側壁に隣接する他側のＬＤＤ領域まで延長される前記開口部を形成する段階、
（ｅ）前記開口部を介し露出したＳｉＧｅ−エピ層下部の半導体基板で、前記開口部に対応する下部にチャンネルストップイオン注入領域を形成する段階、
（ｆ）前記開口部の底部及び側壁を含む全体表面の上部にゲート絶縁膜、ゲート用導電層及びハードマスク絶縁膜を形成してパターニングし、ゲート絶縁膜パターン、ゲート電極及びハードマスク絶縁膜パターンの積層構造を形成する段階、
（ｇ）前記ゲート電極の両側のＳｉ−エピ層にＬＤＤ領域を形成する段階、
（ｈ）前記積層構造の側壁に側壁スペーサを形成する段階、
（ｉ）前記側壁スペーサの両側のＳｉ−エピ層、ＳｉＧｅ−エピ層及び所定厚さの半導体基板を食刻して除去する段階、
（ｊ）前記Ｓｉ−エピ層下部のＳｉＧｅ−エピ層を除去して空間を形成する段階、
（ｋ）前記空間を埋め込み、前記チャンネルストップイオン注入領域の上部に備えられる埋込絶縁膜を形成する段階、
（ｌ）前記側壁スペーサの両側の活性領域にシリコン層を形成する段階、及び
（ｍ）前記シリコン層に不純物を注入してソース及びドレイン領域を形成する段階
を含むことを特徴とする半導体素子の製造方法。 - 前記（ｄ）段階は、前記ＬＤＤ領域の間で延長され互いに平行に配列される開口部を２つ以上形成する段階を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記（ｃ）段階前に、前記半導体基板の上部にバッファ酸化膜又はバッファ酸化膜／バッファ窒化膜の積層構造を形成し、（ｅ）段階を行なったあと前記バッファ酸化膜又はバッファ酸化膜／バッファ窒化膜の積層構造を除去する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ゲート絶縁膜は酸化膜、窒化酸化膜、酸化膜／窒化膜／酸化膜のＯＮＯ絶縁膜及びハフニウム酸化膜（ＨｆＯ２）の中から選択される何れかで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記シリコン層はＳｉ−成長層、ポリシリコン層及びＳｉ−成長層／ポリシリコン層の積層構造の中から選択される何れかで形成することを特徴とする請求項１から請求項４のうち何れか一項に記載の半導体素子の製造方法。
- 前記（ｄ）段階は、前記開口部を介し露出したＳｉＧｅ−エピ層を食刻して半導体基板を露出させる段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記（ｄ）段階は、前記開口部を介し露出したＳｉＧｅ−エピ層を食刻したあと半導体基板の表面を所定厚さに食刻する段階をさらに含むことを特徴とする請求項１又は請求項６に記載の半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040063167A KR100673108B1 (ko) | 2004-08-11 | 2004-08-11 | 반도체 소자 및 그 제조 방법 |
| KR2004-063167 | 2004-08-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006054411A JP2006054411A (ja) | 2006-02-23 |
| JP4810089B2 true JP4810089B2 (ja) | 2011-11-09 |
Family
ID=35800487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004367799A Expired - Fee Related JP4810089B2 (ja) | 2004-08-11 | 2004-12-20 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7148115B2 (ja) |
| JP (1) | JP4810089B2 (ja) |
| KR (1) | KR100673108B1 (ja) |
| TW (1) | TWI251295B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669556B1 (ko) * | 2004-12-08 | 2007-01-15 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR100610465B1 (ko) * | 2005-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP4849504B2 (ja) * | 2005-03-29 | 2012-01-11 | ラピスセミコンダクタ株式会社 | 半導体装置、その製造方法、出力回路および電子機器 |
| FR2897471A1 (fr) * | 2006-02-10 | 2007-08-17 | St Microelectronics Sa | Formation d'une portion de couche semiconductrice monocristalline separee d'un substrat |
| JP5055846B2 (ja) * | 2006-06-09 | 2012-10-24 | ソニー株式会社 | 半導体装置およびその製造方法 |
| KR100745885B1 (ko) * | 2006-07-28 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| CN102376769B (zh) * | 2010-08-18 | 2013-06-26 | 中国科学院微电子研究所 | 超薄体晶体管及其制作方法 |
| US8723272B2 (en) * | 2011-10-04 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of manufacturing same |
| KR102236049B1 (ko) | 2014-07-07 | 2021-04-05 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04276662A (ja) * | 1991-03-05 | 1992-10-01 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JPH05343679A (ja) * | 1992-06-10 | 1993-12-24 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| JP2638578B2 (ja) * | 1995-06-08 | 1997-08-06 | 日本電気株式会社 | Ｍｏｓ電界効果トランジスタ |
| JP2850861B2 (ja) | 1996-07-15 | 1999-01-27 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100271790B1 (ko) * | 1997-12-20 | 2000-11-15 | 김영환 | 반도체장치및그의제조방법 |
| JP2002009170A (ja) | 2000-06-22 | 2002-01-11 | Asahi Kasei Microsystems Kk | アナログ回路及びその製造方法 |
| US6476448B2 (en) | 2001-01-12 | 2002-11-05 | United Microelectronics Corp. | Front stage process of a fully depleted silicon-on-insulator device and a structure thereof |
| JP4546021B2 (ja) * | 2002-10-02 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 絶縁ゲート型電界効果型トランジスタ及び半導体装置 |
| US7045401B2 (en) * | 2003-06-23 | 2006-05-16 | Sharp Laboratories Of America, Inc. | Strained silicon finFET device |
| US7211864B2 (en) * | 2003-09-15 | 2007-05-01 | Seliskar John J | Fully-depleted castellated gate MOSFET device and method of manufacture thereof |
-
2004
- 2004-08-11 KR KR1020040063167A patent/KR100673108B1/ko not_active IP Right Cessation
- 2004-11-30 US US10/998,818 patent/US7148115B2/en not_active Expired - Fee Related
- 2004-12-07 TW TW093137687A patent/TWI251295B/zh not_active IP Right Cessation
- 2004-12-20 JP JP2004367799A patent/JP4810089B2/ja not_active Expired - Fee Related
-
2006
- 2006-09-08 US US11/517,422 patent/US7683406B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TWI251295B (en) | 2006-03-11 |
| KR20060014576A (ko) | 2006-02-16 |
| KR100673108B1 (ko) | 2007-01-22 |
| US20070001198A1 (en) | 2007-01-04 |
| US7683406B2 (en) | 2010-03-23 |
| TW200607041A (en) | 2006-02-16 |
| JP2006054411A (ja) | 2006-02-23 |
| US20060035417A1 (en) | 2006-02-16 |
| US7148115B2 (en) | 2006-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070316 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |