JP2006013487A5 - - Google Patents

Claims (7)

1. セルフアラインドコンタクトされる半導体装置の製造方法であって、
   基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成し、
   前記トレンチの底部に、前記基板よりも高ドープ濃度を有する不純物層を形成し、
   前記トレンチの壁部に隣接し、そして、前記不純物層に隣接した前記基板上に第一の酸化物層を生成し、
   前記コアエリアと前記ターミネーションエリアにポリシリコン層を蒸着し、
   前記コアエリアの前記トレンチの一部分にゲート領域を形成するように前記ポリシリコン層を選択的にエッチングし、ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する製造方法。
2. 請求項１に記載の製造方法であって、
   さらに、
   前記トレンチをエッチングする前に前記基板上に第二の酸化物層を生成し、
   前記トレンチをエッチングする前に前記第二の酸化物層上に第一の窒化層を蒸着する製造方法。
3. 請求項２に記載の製造方法であって、
   前記ポリシリコン層の選択的なエッチングは、前記ターミネーションエリアにおける前記ポリシリコン層から周辺構造を形成することを含む製造方法。
4. 請求項３に記載の製造方法であって、
   さらに、
   前記ポリシリコン層を選択的にエッチングする前に、前記ターミネーションエリアにおける前記ポリシリコン層の前記周辺構造部に選択的にドープすることを含む製造方法。
5. 請求項４に記載の製造方法であって、
   前記選択的にエッチングされたポリシリコン層と前記第一の窒化層上に誘電体層を蒸着し、
   前記ゲート領域と前記ゲートインターコネクト領域について、前記第一の酸化物層と前記誘電体層からゲート絶縁層を形成するように前記誘電体層を選択的にエッチングすることを含む製造方法。
6. 請求項５に記載の製造方法であって、
   さらに、
   前記誘電体層を選択的にエッチングした後に前記コアエリアにおける前記第一の窒化層を除去し、
   前記第一の窒化層を除去した後に前記トレンチに隣接した前記基板の上部をドープし、これによってボデイ領域を形成し、
   前記第一の窒化層を除去した後に前記ゲート領域に隣接した前記ボデイ領域の一部をドープし、これによってソース領域を形成することを含む製造方法。
7. 請求項６に記載の製造方法であって、
   さらに
   前記ボデイ領域と前記ソース領域をドープした後、第二の窒化層を蒸着し、前記第二の窒化層、前記ソース領域、前記ボデイ領域の一部を通じてソース／ボデイコンタクト開口部をエッチングで形成し、
   前記ターミネーションエリアにおける前記第二の窒化膜を通じてゲートコンタクト開口部をエッチングで形成し、前記ゲートインターコネクト領域の一部を露出させ、
   前記コアエリアの前記ソース領域と前記ボデイ領域の前記ソース／ボデイコンタクト開口部を通じて下方延伸されたソース／ボデイのコンタクトを形成し、
   前記ターミネーションエリアの前記ゲートインターコネクト領域の前記ゲートコンタクトを通じて下方延伸されたゲートコンタクトを形成することを含む製造方法。