JP4841829B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、トレンチ構造を有する半導体装置及びその製造方法に関する。
高耐圧、大電流容量を両立する代表的な半導体装置として、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が知られている。このパワーＭＯＳＦＥＴには、横型パワーＭＯＳＦＥＴと縦型パワーＭＯＳＦＥＴとがある。横型パワーＭＯＳＦＥＴは、動作電流（ドレイン電流）が半導体基板の水平方向に流れるように設計されたものであり、縦型パワーＭＯＳＦＥＴは、ドレイン電流を半導体基板の垂直方向に流すように設計されたものである。縦型パワーＭＯＳＦＥＴは、横型パワーＭＯＳＦＥＴに比して単位セルをより高密度化しやすく、オン電流を増大させることができる点に優れているため、近年普及してきている。縦型パワーＭＯＳＦＥＴの中でも、特にチャネルを基板に対して垂直に形成する、いわゆるトレンチ構造のもの（例えば、特許文献１〜５）が優れている。
図８は、第１の従来例に係るトレンチ構造の縦型パワーＭＯＳＦＥＴの主要部の構成を示す平面図、図９（ａ）は図８中のＣ−Ｃ断面図、図９（ｂ）は図８中のＤ−Ｄ断面図である。この縦型パワーＭＯＳＦＥＴ４００は、図８及び図９に示すように、半導体基板１０１、ドリフト領域１０２、ベース領域１０３、ソース領域１０４、トレンチ１０５、ゲート酸化膜１０６、ゲート電極１０７、単位セル１０８、層間絶縁膜１１０、コンタクトホール１１１、ソース電極１１２、ドレイン電極１１３等を備えている。
第１の従来例に係るトレンチ構造の縦型パワーＭＯＳＦＥＴ４００は、図８及び図９に示すように、ｎ＋型半導体基板（高不純物濃度半導体基板）１０１上に、この半導体基板１０１より低不純物濃度のエピタキシャル層からなるｎ−型半導体層（低不純物濃度半導体層）からなるドリフト領域１０２が成膜されている。ｎ−型半導体層には、さらにｐ型不純物がイオン打ち込みされてｐ型ベース領域１０３が形成され、このｐ型ベース領域１０３の周囲にはドリフト領域１０２に達する深さのトレンチ１０５が形成されている。第１の従来例に係るトレンチ構造は、最もよく用いられる典型的な構造のものである。
トレンチ１０５の内壁には、ゲート酸化膜１０６が形成され、ゲート酸化膜１０６の表面にはトレンチ１０５の溝部を埋め込むようにポリシリコン等からなるゲート電極１０７が形成されている。また、ｐ型ベース領域１０３の表面には選択的にｎ型不純物がイオン打ち込みされ、トレンチ１０５に沿って無端状のｎ＋型ソース領域１０４が形成されている。トレンチ１０５の形状は、図８に示すように矩形形状により構成されている。Ｓｉ（００１）基板表面上の（１００）面に等価な４つの面方位（以下［１００］面と記述）に沿ってトレンチゲートが形成されている。
ｐ型ベース領域１０３、ｎ＋ソース領域１０４、ゲート酸化膜１０６、ゲート電極１０７の表面には、層間絶縁膜１１０、ソース電極１１２がこの順に積層されている。層間絶縁膜１１０には、コンタクトホール１１１が形成され、このコンタクトホール１１１を介してｐ型ベース領域１０３及びｎ＋ソース領域１０４とソース電極１１２とが電気的に接続せしめられている。ドレイン電極１１３は、半導体基板１０１の主面（トレンチ１０５が形成されている側の面）とは反対側の裏面に形成されている。
このような縦型パワーＭＯＳＦＥＴは、オフ状態では、ドリフト領域１０２とベース領域１０３との界面に形成されるｐｎ接合が逆バイアス印加によって空乏化する。一方、オン状態では、トレンチ１０５側壁にＦＥＴの反転層が形成され、ドレイン電極１１３からソース電極１１２に向かう電流（図９（ｂ）中の矢印ｃで示す電流）が流れる。縦型パワーＭＯＳＦＥＴでは、オフ状態での耐圧に対してオン状態の電流容量をできるだけ大きくなるように設計することが好ましい。
縦型パワーＭＯＳＦＥＴは、インダクタンス付加に接続されて用いられるため、スイッチオフ時にドレイン・ソース間に逆耐圧がかかり、一定以上の電流が流れると素子が破壊するという問題がある。破壊電流は素子破壊耐量と呼ばれ、高い破壊耐量が得られるように素子を設計することが望ましい。
縦型パワーＭＯＳＦＥＴにおいては、素子破壊を防止することが重要な課題である。縦型パワーＭＯＳＦＥＴの素子破壊の原因は、ソース、ベース、ドレインをそれぞれエミッタ、ベース、コレクタとみたＮＰＮバイポーラトランジスタ（以下、「寄生バイポーラトランジスタ」と呼ぶ）の動作による。すなわち、図９（ｂ）中の矢印で示す電流経路ｄのように、誘電電流の一部がベースを流れ、ベース電位が上昇することによって寄生バイポーラトランジスタがオン状態になると、温度上昇と電流増加の間に正のフィードバックがかかって素子破壊にいたる。
上記第１の従来例においては、矩形形状のトレンチのセルコーナー部に電流が集中しやすい。このため、セルコーナー部付近でブレイクダウンが発生しやすく寄生バイポーラトランジスタがオン状態になりやすかった。
上記特許文献１には、素子破壊耐量低下を防止する構造が提案されている（以下、「第２の従来例」という）。図１０は、第２の従来例に係るトレンチ構造の縦型パワーＭＯＳＦＥＴ５００の主要部の構成を示す平面図、図１１（ａ）は図１０中のＥ−Ｅ断面図、図１１（ｂ）は図１０中のＦ−Ｆ断面図である。以降の説明において、第１の従来例に係る縦型パワーＭＯＳＦＥＴ４００と同一の要素部材は、同一の符号を付し適宜その説明を省略する。
第２の従来例に係る縦型パワーＭＯＳＦＥＴ５００においては、電界が集中する単位セルのコンタクト部からセルコーナー部近傍にかけての対角線上にソース領域狭窄部１１６が配設されている。ソース領域狭窄部１１６を配設することにより、セルの対角線沿いのソース部分の長さ（図１１（ｂ）中のＬ５）が上記第１の従来例のそれ（図９（ｂ）中のＬ４）に比して短くなっている。このような構成とすることにより、ドレイン電極からソース電極に向かう電流経路ｅ（図１１（ｂ）参照）の距離を、電流経路ｄ（図９（ｂ）参照）の距離に比較して短くすることができる。その結果、電流経路ｅにおいてはベース通過部分が短縮されベース部の抵抗を小さくすることができる。このため、誘電性電流の一部がベースを流れてもベース電位上昇を小さくすることが可能となり、寄生バイポーラトランジスタが動作しにくくなる。その結果、素子破壊耐量の低下を抑制することができる。
上記特許文献２には、トレンチを成す側壁の平面形状を８角形と４角形により構成し、これらの側壁面を［１００］面及び［１１０］面より構成する技術が開示されている。これにより、トレンチコーナー部の電流集中を抑制することができるとしている。
特開２００１−６０６８８号公報 特開平９−２１３９５１号公報 特開平１０−２７０６８９号公報 特開２００４−７９９５５号公報 特開２００４−５５９７６号公報
近年、電子機器の小型軽量化、動作の高速化、高周波化等に伴い、電子機器に搭載される半導体装置の高集積化が要求されている。縦型パワーＭＯＳＦＥＴにおいても、素子破壊耐量の低下を防止しつつ、これまで以上にセルサイズの微細化を実現することが強く望まれている。
しかしながら、上記特許文献１に係る半導体装置は、ソース領域狭窄部１１６を配設する必要があるため、セルサイズのさらなる微細化には不向きである。また、上記特許文献２に係る半導体装置も、トレンチが八角形形状と四角形形状との組み合わせの構造からなるため、さらなるセルサイズの微細化には不向きである。
本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の主面上に設けられた第２導電型のベース領域と、前記ベース領域の周囲に形成されたトレンチと、前記ベース領域の表面にトレンチに沿って形成された無端状の第１導電型のソース領域とを備えた半導体装置であって、前記トレンチ側壁面の主要面方位が［１００］及び［１１０］からなり、前記トレンチ側壁面のうち相互に隣接して交叉する内角を１２０°以上とし、前記ソース領域を介して対向する前記［１１０］面と前記ベース領域との最小対向距離が、前記ソース領域を介して対向する前記［１００］面と前記ベース領域との最小対向距離に比して小さいことを特徴とするものである。
本発明によれば、上記のような構成とすることにより素子破壊耐量の低下を防止しつつ、セルサイズの微細化を実現することが可能である。その理由は、以下のとおりである。
本発明によれば、トレンチ側壁の主要面方位を［１００］及び［１１０］により構成し、かつ、トレンチ側壁面のうち相互に隣接して交叉する内角を１２０°以上としているので、矩形セルに比してセルコーナーに沿ったチャネルでの電流集中を緩和することができる。
また、ソース領域を介して対向する［１１０］面からなるトレンチ側壁とベース領域との最小対向距離を、ソース領域を介して対向する［１１０］面からなるトレンチ側壁とベース領域との最小対向距離に比して短く設定することにより、誘電電流の一部がベースを流れても単一セル内における全体としてのベース領域を通過する電流距離を、トレンチ側壁が［１００］面のみからなる場合のそれに比して短くすることができる。このため、誘電性電流の一部がベースを流れてもベース電位上昇を抑制することができる。これらの結果、寄生バイポーラトランジスタが動作しにくくなり、素子破壊耐量の低下を防止することができる。
さらに、本発明に係るトレンチは、その側壁の主要面方位が［１００］及び［１１０］からなり、トレンチ側壁の内角を１２０°以上にするという簡易な構造からなるので、セルサイズの微細化を実現することが可能である。
本発明においては、素子破壊耐量の低下を防止しつつ、セルサイズの微細化を実現することが可能な半導体装置を提供することができるという優れた効果がある。
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
図１は、本実施形態に係る半導体装置のトレンチ構造の縦型パワーＭＯＳＦＥＴの主要部の構成を示す平面図、図２（ａ）は図１中のＡ−Ａ断面図、図２（ｂ）は図１中のＢ−Ｂ断面図である。この縦型パワーＭＯＳＦＥＴ１００は、図１及び図２に示すように、半導体基板１、ドリフト領域２、ベース領域３、ソース領域４、トレンチ５、ゲート酸化膜６、ゲート電極７、単位セル８、層間絶縁膜１０、コンタクトホール１１、ソース電極１２、ドレイン電極１３等を備えている。なお、図１においては、説明の便宜上、ゲート酸化膜６、ゲート電極７、層間絶縁膜１０及びソース電極１２の図示を省略している。ただし、コンタクトホール１１の形成位置は図示してある。
半導体基板１は、シリコン基板であって、例えば、ｎ＋型の半導体基板（高不純物濃度半導体基板）よりなる。この半導体基板１上に、半導体基板１より低不純物濃度のエピタキシャル層からなるｎ−型の半導体層（低不純物濃度半導体層）からなるドリフト領域２が成膜されている。そして、ｎ−型半導体層の上部にはｐ型不純物がイオン打ち込みされてｐ型ベース領域３が形成される。
このｐ型ベース領域３の周囲にはドリフト領域２に達する深さのトレンチ５が形成されている。トレンチ５の内壁面には、ゲート酸化膜６が形成され、ゲート酸化膜６の表面にはトレンチ５の溝部を埋め込むようにポリシリコン等からなるゲート電極７が形成されている。また、ｐ型ベース領３の表面にはｎ型不純物がイオン打ち込みされてトレンチ５に沿って無端状のｎ＋型ソース領域４が形成されている。
層間絶縁膜１０、ソース電極１１２は、図２に示すようにこの順にベース領域３、ソース領域４、ゲート酸化膜６、ゲート電極７上に積層せしめられている。層間絶縁膜１０には、コンタクトホール１１が形成され、このコンタクトホール１１を介してｐ型ベース領域３及びｎ＋ソース領域４と、ソース電極１２とが電気的に接続せしめられている。ドレイン電極１３は、半導体基板１のトレンチ５が形成されている側とは反対側の面に形成されている。
本実施形態に係るトレンチ構造の縦型パワーＭＯＳＦＥＴ１００は、トレンチ構造の単位セルを複数（例えば、数１０万個）備えている。縦型パワーＭＯＳＦＥＴ１００は、オフ状態では、ドリフト領域２とベース領域３との界面に形成されるｐｎ接合が逆バイアス印加によって空乏化する。一方、オン状態では、トレンチ５側壁にＦＥＴの反転層が形成され、ドレイン電極１３からソース電極１２に向かって電流が流れる（図１中の電流経路ａ）。
次に、本実施形態に係る縦型パワーＭＯＳＦＥＴ１００の単位セルの構造について詳述する。
本実施形態に係る縦型パワーＭＯＳＦＥＴ１００のトレンチ５は、図１に示すように、側壁面のうち相互に隣接して交叉する内角を１３５°とし、Ｓｉ（００１）基板表面上に形成するトレンチ５の平面形状が８角形により構成されている。以下、Ｓｉ（００１）基板表面上の（１００）面に等価な４つの面方位を［１００］と記述し、（１１０）面に等価な４つの面方位を［１１０］と記述する。
トレンチ５の側壁の主要面方位は、［１００］及び［１１０］よりなる。そして、以下の数５に示すように、ソース領域を介して対向するベース領域３とトレンチ５側壁の［１１０］面との最小対向距離Ｌ２を、ソース領域を介して対向するベース領域３とトレンチ５側壁の［１００］面との最小対向距離Ｌ１よりも小さくなるように設定している。
Figure 0004841829
トレンチ５の側壁面のうち相互に隣接して交叉する内角を１３５°とすることにより、矩形セルに比してセルコーナーに沿ったチャネルでの電流集中を緩和することができる。また、ソース領域を介して対向する［１１０］面からなるトレンチ側壁とベース領域との距離Ｌ２を、ソース領域を介して対向する［１００］面からなるトレンチ側壁とベース領域との距離Ｌ１に比して短くしたので、誘電性電流の一部がベースを流れた場合における単一セル内における全体としてのベース領域を通過する電流距離を、トレンチ側壁が［１００］面のみからなる場合のそれに比して短くすることができる。その結果、全体としてベース抵抗部を小さくすることができる。このため、誘電性電流の一部がベースを流れてもベース電位上昇を抑制することができる。
これらの結果、寄生バイポーラトランジスタが動作しにくくなり、素子破壊耐量の低下を防止することができる。その結果、信頼性の高い半導体装置を提供することができる。
さらに、トレンチの主要面方位を［１００］及び［１１０］により構成し、トレンチの内角を１３５°にするという簡易な構造であるのでセルサイズの微細化を実現することが可能である。
本実施形態に係る半導体装置は、半導体基板１の水平方向におけるトレンチ５側壁の［１００］面の辺をＷ１、トレンチ５側壁の［１１０］面の辺をＷ２により構成したときに、以下の数６を満たすように構成している。なお、Ｗ１及びＷ２は、それぞれの辺自体を指す符号であるとともに、その辺の長さを表す符号であるものとする。
Figure 0004841829
数６を満足することにより、チャネル領域における電子の移動度を高めてパワーＭＯＳＦＥＴの性能の向上を図ることができる。Ｗ２を構成する［１１０］面近傍では、Ｗ１を構成する［１００］面に比して電流密度が高くなる。しかし、［１１０］面近傍においては、ソース領域長を短くすることにより誘電性電流がベースを通過する距離を短くして、ベース抵抗部が小さくなるようにしているので、誘電性電流の一部が電流経路ｂを流れてもベース電位上昇を抑制することができる。したがって、ベース電位上昇を小さくして寄生バイポーラトランジスタを動作しにくくし、素子破壊耐量の低下を防止することができる。
本実施形態に係るベース領域３の平面形状は、図１に示すように略正方形である。ベース領域３側壁は、トレンチ５側壁の［１００］面と平行な４つの側壁面からなる。ここで、ベース領域３の平面形状を構成する略正方形の辺をＤａとする。また、トレンチ５側壁の［１００］面と、これに対向するトレンチ５側壁の［１００］面との最小対向距離をｄとする。なお、Ｄａは、辺自体を指す符号であるとともに、その辺の長さを表す符号であるものとする。ここで、Ｌ１とＬ２は、下記数７及び数８により与えられる。また、W1とW2は数９の関係を満たす。
Figure 0004841829
Figure 0004841829
Figure 0004841829
本実施形態においては、ベース領域の相互に隣接するＤａの垂直二等分線の交点と、Ｗ２を介して隣接する２つの辺Ｗ１の垂直二等分線の交点とが略一致するように配置されている。この場合において、上記数７及び上記数８を上記数５に代入することにより以下の数１０及び数１１を導くことができる。
Figure 0004841829
Figure 0004841829
図３は、数６、数９及び数１０の関係をグラフに示したものである。横軸がＷ２、縦軸がＷ１を示し、図中の両矢印Ｐの領域が好ましいＷ２の範囲となる。上述したとおりＷ１はできるだけ大きいほうが好ましいので、両矢印Ｐの領域のうちＷ２が小さい（Ｗ１が大きい）ものほど好ましい。
上記数５の関係を満たす範囲において、Ｗ１をできるだけ大きく設定することにより、パワーＭＯＳＦＥＴの性能の向上を図りつつ、素子破壊耐量の低下を防止して信頼性の向上を図ることができる。すなわち、Ｗ１を大きく設定することによりチャネル領域における電子の移動度を高め、パワーＭＯＳＦＥＴの性能の向上を図ることができる。また、上記数６の条件にすることにより、Ｗ２を構成する［１１０］面近傍では、Ｗ１を構成する［１００］面に比して電流密度が高くなる。しかし、上記数９及び数１０を満足することにより誘電性電流の一部が図２（ｂ）に示す電流経路ｂを流れても、ベース抵抗部を小さくしているのでベース電位上昇を抑制することができる。したがって、ベース電位上昇を小さくして寄生バイポーラトランジスタを動作しにくくし、素子破壊耐量の低下を防止することができる。
本実施形態においては、［１００］面のＷ１の長さの設定条件を上記数１１に代えて、下記数１２にすることができる。
Figure 0004841829
 その理由は、以下のとおりである。本実施形態においては、ゲート酸化膜６は、例えば、８５０℃程度の温度にてトレンチ５の表面を熱酸化することにより得る。この場合において、［１１０］面は、［１００］面に比して酸化膜が厚くなる。酸化速度の面方位依存性があるためである。［１１０］面に比して［１００］面の酸化膜が厚くなる結果、［１１０］面のトランスコンダクタンスの値は、［１００］面のトランスコンダクタンスの値に比して小さくなる。
ここで、［１００］面の酸化膜厚をｔ１、［１１０］面の酸化膜厚をｔ２とし、［１００］面のトランスコンダクタンスの値をｇｍ１、［１１０］面のトランスコンダクタンスの値をｇｍ２とすると、［１００］面と［１１０］面とのトランスコンダクタンスの比ｒは、以下の数１３により表すことができる。
Figure 0004841829
 ベース電位降下は、ベース電流と上記ソース部の長さに比例する。従って、ブレークダウン時のチャネル・コンタクト間のベース電位降下が、少なくとも電流経路ｂを通過するときに最大にならないための条件は、下記の数１４により与えられる。
Figure 0004841829
 数１３、数１４、数７、及び数８より、上記数１２を導くことができる。
上記数１２から明らかなように、トランスコンダクタンスの比ｒ（＞１）に応じて、［１００］面の１辺の長さを上記数１１のＷ１の値よりも大きくすることができる。その結果、チャネル領域における電子の移動度をより効果的に高めてパワーＭＯＳＦＥＴの性能の向上を図ることができる。
次に、本実施形態に係る半導体装置の製造方法について図４及び図５を参照しつつ説明する。図４及び図５は、いずれも図１中のＡ−Ａ断面図である。なお、下記製造工程は典型的な一例であり、本発明の趣旨に合致する限り他の製造方法を採用することができることは言うまでもない。
まず、図５（ａ）に示すように、基板表面が（１００）面からなるシリコンの例えばｎ＋型半導体基板１を用い、この半導体基板１上にこれより低不純物濃度のｎ−型半導体層９をエピタキシャル成長させる。次に、フォトリソグラフィー工程により、後述のｐ型ベース領域３の周囲となる位置のｎ−型半導体層９に１〜２μｍのトレンチ５を形成して複数の単位セル８に分断する。フォトリソグラフィー工程では正方形の４隅を斜め４５°にカットした形状にパターニングしたフォトレジスト膜を用いる。本実施形態においては、主要面方位が［１００］及び［１１０］からなり、その平面形状が８角形であるトレンチを形成した。
次に、図５（ｂ）に示すように、熱酸化法によりトレンチ５を含む全面にゲート酸化膜６を形成する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコン膜を全面に形成した後、リン拡散、エッチバックを順次行って不要部のポリシリコン膜を除去してトレンチ５内のみに埋め込むように残してゲート電極７を形成する。
次に、図５（ｃ）に示すように、トレンチ５により囲まれたｎ−型半導体層９の全面に１〜２μｍの深さのｐ型ベース領域３を形成する。例えば、ｐ型不純物としてボロン（Ｂ）を用いてイオン打ち込みした後、１１００〜１２００℃にて１０〜２０分間アニール処理する。
続いて、図５（ｄ）に示すように、ｎ＋型ソース領域４を形成する。具体的には、図２に示すようなベース領域に相当する形状にパターニングしたフォトレジスト膜をマスクとしてｐ型ベース領域３の表面にトレンチに沿って無端状に、ｎ型不純物として砒素（Ａｓ）を用いてイオン打ち込みを行う。その後、例えば９８０〜１０５０℃にて２５〜３５分間アニール処理する。ｐ型ベース領域４の膜厚は、例えば０．４〜０．８μｍとする。
次いで、ＣＶＤ法により、全面に層間絶縁膜１０を形成し、フォトリソグラフィ法により、ゲート酸化膜６及び層間絶縁膜１０をパターニングしてコンタクト開口部１１を形成する。その後、このコンタクト開口部１１を通じてソース電極１２を形成する。
本実施形態に係る半導体装置の製造方法によれば、トレンチ側壁を［１００］面及び［
１１０］面により形成し、トレンチ側壁のうち相互に隣接して交叉する内角を１２０°以
上にするという簡易な方法により形成しているので、従来構造に比べて加工精度をほとん
ど変更する必要がなくセルサイズの微細化を図ることが可能である。
また、トレンチ５を形成した後に、高温処理を伴ったベース領域３及びソース領域４の
形成を行うので、特にトレンチ５及びこのトレンチ５の近傍位置の半導体結晶に熱的影響
を与えることなく、特性的に安定したトレンチ構造を形成することができる。
さらに、ソース領域を介して対向する［１１０］面からなるトレンチ側壁とベース領域
との最小対向距離を、ソース領域を介して対向する［１００］面からなるトレンチ側壁と
ベース領域との最小対向距離に比して短く設定することにより、誘電性電流の一部がベー
ス領域を流れた場合であっても単一セル内における全体としてのベース領域を通過する電
流距離を短くすることができる。その結果、誘電性電流の一部がベースを流れても全体と
してベース抵抗部を小さくして、ベース電位上昇を抑制することができる。その結果、寄
生バイポーラトランジスタが動作しにくくなり、素子破壊耐量の低下を防止することがで
きる。


なお、本実施形態においては、ソース領域の平面形状を略正方形としたが、これに限定されるものではなく、ソース領域を介して対向する［１１０］面とベース領域との最小対向距離が、［１００］面と、ソース領域を介して対向するベース領域との最小対向距離に比して小さい範囲に設定する限りにおいて、他の形状を選択することが可能である。また、トレンチの平面形状として８角形形状の例を説明したが、これに限定されるものではなく、トレンチ側壁のうち相互に隣接して交叉する内角を１２０°以上に設定すれば他の形状を適用することが可能である。さらに、本実施形態においては、［１００］面の半導体基板１の水平方向における辺の長さ、［１１０］面の半導体基板１の水平方向における辺の長さがすべて同じ例について説明したが、これに限定されるものではなく単位セル内において各［１００］面及び［１１０］面の辺が異なる長さのものを組み合わせて構成してもよい。また、異なる単位セルにおいて、トレンチの平面形状を異なるように配設してもよい。
［変形例１］
次に、上記実施形態のトレンチ構造とは異なる変形例について説明する。図６は、本変形例１に係るトレンチ構造を示す平面図である。なお、以降の説明において、上記実施形態と同一の要素部材は、同一符号を付し適宜その説明を省略する。
本変形例１に係る半導体装置２００は、以下の点を除く基本的な構成は上記実施形態と同じである。すなわち、上記実施形態に係るトレンチ５は、Ｗ１及びＷ２よりなる８角形により構成されていたが、本変形例に係るトレンチ５ａは、図６に示すようにＷ１、Ｗ２、及びＷ３よりなる８角形により構成される点が異なる。また、上記実施形態に係るベース領域３は、その平面形状が略正方形により構成されていたが、本変形例に係るベース領域３ａは、その平面形状が略長方形により構成されている点が異なる。
より具体的には、トレンチ５ａ側壁の［１００］面の辺をＷ１及びＷ３により構成し、トレンチ５ａ側壁の［１１０］面の辺をＷ２により構成する。ここで、Ｗ１＜Ｗ３とする。また、ベース領域３ａの縦、横をＷ１に平行な辺をＤａ、Ｗ３に平行な辺をＤｂにより構成する。
ベース領域の平面形状が略長方形の場合には、まずベース領域３の辺のうち短辺となるＤａの辺の長さを一辺とする略正方形のベース領域が最適形状となるようにＷ１及びＷ２を決定する。そして、ベース領域３ａの相互に隣接する２つのＤａの垂直二等分線の交点と、Ｗ２を介して隣接するＷ１とＷ３の垂直二等分線の交点とが略一致するようにし、かつ、Ｗ１の中点及びＷ３の中点からベース領域までの最小対向距離が略一致する関係となるようにＷ３を決定する。すなわち、以下の数１５〜数１８を満足するようにトレンチ５ａとベース領域３ａの配置を決定する。

Figure 0004841829
Figure 0004841829
Figure 0004841829
Figure 0004841829
上記数１５〜数１８を満足させることにより、ベース領域の平面形状を長方形とした場合においても、上記実施形態と同様にベース領域３ａとトレンチ５ａ側壁の［１１０］面との最小対向距離を、ベース領域３ａとトレンチ５ａ側壁の［１００］面との最小対向距離に比して短くしつつ、Ｗ１及びＷ３の大きさを大きく設定することができる。したがって、上記実施形態と同様の理由により素子破壊耐量の低下を防止しつつ、チャネル領域における電子の移動度を高めてパワーＭＯＳＦＥＴの性能の向上を図ることができる。さらに、上記実施形態と同様にセルサイズの微細化を実現することが可能である。
［変形例２］
次に、上記実施形態のトレンチ構造とは異なる変形例について説明する。図７は、本変形例２に係るトレンチ構造を示す平面図である。
本変形例２に係る半導体装置３００は、以下の点を除く基本的な構成は上記実施形態と同じである。すなわち、上記実施形態に係るベース領域３ｂの隣接する側壁面の内角を９０°としていたが、本変形例においては、図７に示すようにベース領域３ｂの隣接する側壁面同士の当接部である角部をＲ形状となるように構成した点が異なる。
このように構成することにより、ベース電流密度がベースコーナー付近に集中するのを緩和することができる。その結果、ベースの電位降下をより効果的に抑制することができる。
符号の説明
１ 半導体基板
２ ドリフト領域
３、３ａ ベース領域
４ ソース領域
５、５ａ トレンチ
６ ゲート酸化膜
７ ゲート電極
８ 単位セル
９ ｎ−型半導体層
１０ 層間絶縁膜
１１ コンタクトホール
１２ ソース電極
１３ ドレイン電極
１００、２００、３００ 縦型パワーＭＯＳＦＥＴ
実施形態に係る半導体装置の主要部の構成を示す平面図。 （ａ）図１中のＡ−Ａ切断部断面図、（ｂ）図１中のＢ−Ｂ切断部断面図。 実施形態に係るＷ２の好ましい範囲を示す説明図。 実施形態に係る半導体装置の製造方法を示す工程図。 実施形態に係る半導体装置の製造方法を示す工程図。 変形例１に係る半導体装置の主要部構成を示す平面図。 変形例２に係る半導体装置の主要部の構成を示す平面図。 第１の従来例に係る半導体装置の主要部の構成を示す平面図。 （ａ）図８中のＡ−Ａ切断部断面図、（ｂ）図８中のＢ−Ｂ切断部断面図。 第２の従来例に係る半導体装置の主要部の構成を示す平面図。 （ａ）図１０中のＡ−Ａ切断部断面図、（ｂ）図１０中のＢ−Ｂ切断部断面図。

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板の主面上に設けられた第２導電型のベース領域と、
    前記ベース領域の周囲に形成されたトレンチと、
    前記ベース領域の表面にトレンチに沿って形成された無端状の第１導電型のソース領域とを備えた半導体装置であって、
    前記トレンチ側壁面の主要面方位が［１００］及び［１１０］からなり、
    前記トレンチ側壁面のうち相互に隣接して交叉する内角を１２０°以上とし、
    前記ソース領域を介して対向する前記［１１０］面と前記ベース領域との最小対向距離が、前記ソース領域を介して対向する前記［１００］面と前記ベース領域との最小対向距離に比して小さいことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記［１００］面の面積を、前記［１１０］面の面積よりも大きくすることを特徴とする半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板の主面上に設けられた第２導電型のベース領域と、
    前記ベース領域の周囲に形成されたトレンチと、
    前記ベース領域の表面にトレンチに沿って形成された無端状の第１導電型のソース領域とを備えた半導体装置であって、
    前記トレンチ側壁面の主要面方位が［１００］及び［１１０］からなり、
    前記トレンチ側壁面のうち相互に隣接して交叉する内角を１３５°とし、
    前記ベース領域は、前記［１００］面と平行な４つの側壁面を備え、前記ベース領域の平面形状が略四角形であり、
    前記半導体基板に対して水平方向における前記［１００］面の辺をＷ１及びＷ３、前記［１１０］面の辺をＷ２により構成し、対向する前記Ｗ３同士の最小対向距離をｄとし、前記ベース領域の側壁面の辺のうち前記Ｗ１と平行な辺をＤａ、前記Ｗ３と平行な辺をＤｂとしたときに、
    前記Ｗ１の垂直二等分線及び前記Ｗ３の垂直二等分線の交点と、前記Ｄａの垂直二等分線及び前記Ｄｂの垂直二等分線の交点とが略一致し、かつ下記数１〜数４を満足する半導体装置。
    Figure 0004841829
    Figure 0004841829
    Figure 0004841829
    Figure 0004841829
  4. 請求項１、２、又は３に記載の半導体装置において、
    前記ベース領域の側壁面のうち相互に隣接して交叉する部分がＲ形状であることを特徴とする半導体装置。
  5. 第１導電型の半導体基板の主面に前記半導体基板より低不純物濃度の第１の半導体層を形成し、
    前記第１の半導体層にトレンチを形成して複数の単位セルにより構成される半導体装置の製造方法であって、
    前記トレンチ側壁の主要面方位が［１００］及び［１１０］となるように形成し、
    前記トレンチ内壁を熱酸化して酸化膜を形成し、
    少なくとも前記酸化膜を介して前記トレンチ内にゲート電極を形成し、
    前記トレンチにより囲まれた前記第１の半導体層の全面に第２導電型のベース領域を形成し、
    前記ソース領域を介して対向する前記ベース領域と前記［１１０］面との最小対向距離が、前記ソース領域を介して対向する前記ベース領域と前記［１００］面との最小対向距離よりも小さくなるように、前記ベース領域の表面に前記トレンチ側壁に沿う無端状の第１導電型のソース領域を形成する半導体装置の製造方法。
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8080459B2 (en) * 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
WO2004100348A1 (en) 2003-05-06 2004-11-18 Enecsys Limited Power supply circuits
US8067855B2 (en) * 2003-05-06 2011-11-29 Enecsys Limited Power supply circuits
US8077437B2 (en) * 2004-11-08 2011-12-13 Enecsys Limited Integrated circuits and power supplies
US9685524B2 (en) 2005-03-11 2017-06-20 Vishay-Siliconix Narrow semiconductor trench structure
JP4944383B2 (ja) * 2005-03-25 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
US10693415B2 (en) 2007-12-05 2020-06-23 Solaredge Technologies Ltd. Testing of a photovoltaic panel
US11881814B2 (en) 2005-12-05 2024-01-23 Solaredge Technologies Ltd. Testing of a photovoltaic panel
TWI489557B (zh) * 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
US8409954B2 (en) 2006-03-21 2013-04-02 Vishay-Silconix Ultra-low drain-source resistance power MOSFET
US11728768B2 (en) 2006-12-06 2023-08-15 Solaredge Technologies Ltd. Pairing of components in a direct current distributed power generation system
US8384243B2 (en) 2007-12-04 2013-02-26 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US8947194B2 (en) 2009-05-26 2015-02-03 Solaredge Technologies Ltd. Theft detection and prevention in a power generation system
US11569659B2 (en) 2006-12-06 2023-01-31 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US9088178B2 (en) 2006-12-06 2015-07-21 Solaredge Technologies Ltd Distributed power harvesting systems using DC power sources
US8618692B2 (en) 2007-12-04 2013-12-31 Solaredge Technologies Ltd. Distributed power system using direct current power sources
US8013472B2 (en) 2006-12-06 2011-09-06 Solaredge, Ltd. Method for distributed power harvesting using DC power sources
US8319483B2 (en) 2007-08-06 2012-11-27 Solaredge Technologies Ltd. Digital average input current control in power converter
US8963369B2 (en) 2007-12-04 2015-02-24 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US11309832B2 (en) 2006-12-06 2022-04-19 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US8473250B2 (en) 2006-12-06 2013-06-25 Solaredge, Ltd. Monitoring of distributed power harvesting systems using DC power sources
US8816535B2 (en) 2007-10-10 2014-08-26 Solaredge Technologies, Ltd. System and method for protection during inverter shutdown in distributed power installations
US8319471B2 (en) 2006-12-06 2012-11-27 Solaredge, Ltd. Battery power delivery module
US11296650B2 (en) 2006-12-06 2022-04-05 Solaredge Technologies Ltd. System and method for protection during inverter shutdown in distributed power installations
US11888387B2 (en) 2006-12-06 2024-01-30 Solaredge Technologies Ltd. Safety mechanisms, wake up and shutdown methods in distributed power installations
US9130401B2 (en) 2006-12-06 2015-09-08 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US11687112B2 (en) 2006-12-06 2023-06-27 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US9112379B2 (en) 2006-12-06 2015-08-18 Solaredge Technologies Ltd. Pairing of components in a direct current distributed power generation system
US11855231B2 (en) 2006-12-06 2023-12-26 Solaredge Technologies Ltd. Distributed power harvesting systems using DC power sources
US11735910B2 (en) 2006-12-06 2023-08-22 Solaredge Technologies Ltd. Distributed power system using direct current power sources
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
JP2009049315A (ja) * 2007-08-22 2009-03-05 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
WO2009072075A2 (en) 2007-12-05 2009-06-11 Solaredge Technologies Ltd. Photovoltaic system power tracking method
US11264947B2 (en) 2007-12-05 2022-03-01 Solaredge Technologies Ltd. Testing of a photovoltaic panel
US8049523B2 (en) 2007-12-05 2011-11-01 Solaredge Technologies Ltd. Current sensing on a MOSFET
US8289742B2 (en) 2007-12-05 2012-10-16 Solaredge Ltd. Parallel connected inverters
EP2232663B2 (en) 2007-12-05 2021-05-26 Solaredge Technologies Ltd. Safety mechanisms, wake up and shutdown methods in distributed power installations
EP2722979B1 (en) 2008-03-24 2022-11-30 Solaredge Technologies Ltd. Switch mode converter including auxiliary commutation circuit for achieving zero current switching
EP2294669B8 (en) 2008-05-05 2016-12-07 Solaredge Technologies Ltd. Direct current power combiner
US7947606B2 (en) * 2008-05-29 2011-05-24 Infineon Technologies Ag Methods of forming conductive features and structures thereof
US9443974B2 (en) * 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
JP5560897B2 (ja) * 2010-05-20 2014-07-30 富士電機株式会社 超接合半導体装置の製造方法
GB2485527B (en) 2010-11-09 2012-12-19 Solaredge Technologies Ltd Arc detection and prevention in a power generation system
US10673222B2 (en) 2010-11-09 2020-06-02 Solaredge Technologies Ltd. Arc detection and prevention in a power generation system
US10230310B2 (en) 2016-04-05 2019-03-12 Solaredge Technologies Ltd Safety switch for photovoltaic systems
US10673229B2 (en) 2010-11-09 2020-06-02 Solaredge Technologies Ltd. Arc detection and prevention in a power generation system
GB2486408A (en) 2010-12-09 2012-06-20 Solaredge Technologies Ltd Disconnection of a string carrying direct current
GB2483317B (en) 2011-01-12 2012-08-22 Solaredge Technologies Ltd Serially connected inverters
US8570005B2 (en) 2011-09-12 2013-10-29 Solaredge Technologies Ltd. Direct current link circuit
US9412883B2 (en) 2011-11-22 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for MOS capacitors in replacement gate process
GB2498365A (en) 2012-01-11 2013-07-17 Solaredge Technologies Ltd Photovoltaic module
GB2498791A (en) 2012-01-30 2013-07-31 Solaredge Technologies Ltd Photovoltaic panel circuitry
GB2498790A (en) 2012-01-30 2013-07-31 Solaredge Technologies Ltd Maximising power in a photovoltaic distributed power system
US9853565B2 (en) 2012-01-30 2017-12-26 Solaredge Technologies Ltd. Maximized power in a photovoltaic distributed power system
GB2499991A (en) 2012-03-05 2013-09-11 Solaredge Technologies Ltd DC link circuit for photovoltaic array
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US10115841B2 (en) 2012-06-04 2018-10-30 Solaredge Technologies Ltd. Integrated photovoltaic panel circuitry
CN105103294B (zh) 2012-11-26 2018-06-29 D3半导体有限公司 用于改进垂直场效应器件的封装的器件体系结构和方法
JP2014131008A (ja) 2012-11-29 2014-07-10 Fuji Electric Co Ltd ワイドバンドギャップ半導体装置
US9548619B2 (en) 2013-03-14 2017-01-17 Solaredge Technologies Ltd. Method and apparatus for storing and depleting energy
US9941813B2 (en) 2013-03-14 2018-04-10 Solaredge Technologies Ltd. High frequency multi-level inverter
EP2779251B1 (en) 2013-03-15 2019-02-27 Solaredge Technologies Ltd. Bypass mechanism
US9006798B2 (en) * 2013-05-03 2015-04-14 Infineon Technologies Ag Semiconductor device including trench transistor cell array and manufacturing method
US9318974B2 (en) 2014-03-26 2016-04-19 Solaredge Technologies Ltd. Multi-level inverter with flying capacitor topology
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US10234486B2 (en) 2014-08-19 2019-03-19 Vishay/Siliconix Vertical sense devices in vertical trench MOSFET
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US11018623B2 (en) 2016-04-05 2021-05-25 Solaredge Technologies Ltd. Safety switch for photovoltaic systems
US11177663B2 (en) 2016-04-05 2021-11-16 Solaredge Technologies Ltd. Chain of power devices
US10991815B2 (en) * 2016-10-27 2021-04-27 Sanken Electric Co., Ltd. Semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3369388B2 (ja) * 1996-01-30 2003-01-20 株式会社東芝 半導体装置
JPH10270689A (ja) 1997-03-28 1998-10-09 Hitachi Ltd 半導体装置
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
EP1155458B1 (de) * 1998-12-18 2010-02-03 Infineon Technologies AG Feldeffekt-transistoranordnung mit einer grabenförmigen gate-elektrode und einer zusätzlichen hochdotierten schicht im bodygebiet
JP3344381B2 (ja) 1999-08-23 2002-11-11 日本電気株式会社 半導体装置及びその製造方法
JP2001102576A (ja) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置
JP3524850B2 (ja) * 2000-08-03 2004-05-10 三洋電機株式会社 絶縁ゲート型電界効果半導体装置
US6781196B2 (en) * 2002-03-11 2004-08-24 General Semiconductor, Inc. Trench DMOS transistor having improved trench structure
JP2004055976A (ja) 2002-07-23 2004-02-19 Toyota Industries Corp トレンチ構造を有する半導体装置
JP4158453B2 (ja) 2002-08-22 2008-10-01 株式会社デンソー 半導体装置及びその製造方法

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