JP2001015743A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 マスク合わせを必要とせずに微細化を可能と
するトレンチＭＯＳゲート構造素子の製造法を提供す
る。 【解決手段】 平行なトレンチＭＯＳゲートに挟まれた
領域に、コンタクト用のトレンチ溝とＮ型ソース層を交
互に形成することにより、マスク合わせを不要とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】図１２に、従来のトレンチ構造を持つＭ
ＯＳ駆動型パワー素子の断面図および斜視図を示す。従
来のトレンチ構造の製造方法は、Ｎ型高抵抗基板１の表
面にＰ型ベース層２を拡散形成し、その表面に選択的に
Ｎ型ソース層３を拡散形成する。その後ＭＯＳゲート用
のトレンチ溝を形成し、ゲート絶縁膜４で覆い、ゲート
電極５を埋め込んだ後、絶縁膜６を堆積して蓋をする
（図１２（ａ））。この後、コンタクト窓を開け（図１
２（ｂ））、最後にエミッタ電極１０を表面に形成して
ＭＯＳゲート構造が形成される（図１２（ｃ））。この
トレンチＭＯＳゲート構造の製造過程では、エミッタ電
極１０とＰ型ベース層２が接続されるように図１２
（ａ）に示したようにマスク合わせのマージンが必要だ
った。また、ゲート電極５とエミッタ電極１０の短絡を
防ぐために図１２（ｂ）に示したようにマスク合わせの
マージンを持たせる必要があった。これらの合わせマー
ジンのため、素子の微細化が困難となりオン抵抗の低減
等の特性改善が難しかった。
【０００３】
【発明が解決しようとする課題】以上説明したように、
従来のトレンチゲート構造を持つ半導体装置の作製プロ
セスでは、トレンチ溝形成、Ｎ型ソース層形成とコンタ
クト窓形成のそれぞれのマスクを合わせるためのマージ
ンが必要であった。このため、素子構造の微細化はマス
ク合わせのマージンに制限されるという問題があった。
【０００４】本発明はかかる事情に鑑みてなされたもの
であり、微細化の可能な半導体装置及びその製造方法を
提供することを目的とするものである。
【０００５】
【課題を解決するための手段】そこで上記課題を解決す
るために、本発明は、平行なトレンチゲートに挟まれた
領域に、コンタクト用のトレンチ溝とソース層とを交互
に形成することにより、マスク合わせを不要とし、微細
化を可能として素子特性を向上させることが特徴であ
る。
【０００６】即ち、本発明は、第１導電型ベース層と、
前記第１導電型ベース層の上に形成された第２導電型ベ
ース層と、前記第２導電型ベース層の上に形成された第
１導電型ソース層と、前記第１導電型ソース層の表面か
ら前記第１導電型ベース層に達する平行に形成された複
数の第１のトレンチ溝と、前記第１のトレンチ溝内部に
あって、前記第１導電型ベース層と前記第１導電型ソー
ス層とで挟まれた前記第２導電型ベース層上に、ゲート
絶縁膜を介して配設されたゲート電極と、前記第１導電
型ソース層の表面から前記第２導電型ベース層に達する
複数の第２のトレンチ溝と、前記第２のトレンチ溝内部
で前記第１導電型ソース層及び前記第２導電型ベース層
と電気的に接続された第１の主電極と、を具備し、前記
第１のトレンチ溝間に挟まれた領域に、前記第２のトレ
ンチ溝と前記第１導電型ソース層とが交互に配置されて
いることを特徴とする半導体装置を提供する。
【０００７】また、本発明は、半導体基板にゲート用の
第１のトレンチ溝をお互いに平行に形成する工程と、前
記第１のトレンチ溝の内部にゲート絶縁膜を形成する工
程と、前記第１のトレンチ溝内部の前記ゲート絶縁膜上
にゲート電極を形成する工程と、前記ゲート電極を含む
前記半導体基板上に層間絶縁膜を形成する工程と、前記
ゲート電極上の前記層間絶縁膜を残して、前記半導体基
板上の前記層間絶縁膜を除去する工程と、前記層間絶縁
膜及びレジストをマスクとして、コンタクト用の第２の
トレンチ溝を形成する工程と、を具備し、前記半導体基
板表面の前記第１のトレンチ溝間に挟まれた領域に、前
記第２のトレンチ溝を所定の間隔で形成することを特徴
とする半導体装置の製造方法を提供する。
【０００８】本発明によれば、トレンチＭＯＳゲート構
造がマスク合わせ無しで作製できるため、微細化が可能
となり素子性能が向上する。
【０００９】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
【００１０】図１に本発明の第１の実施形態を示す。図
１はトレンチＭＯＳゲート構造の素子の製造工程を示す
断面図および斜視図である。図１２に示した従来の製造
工程と異なる点は、Ｎ型ソース層３がＰベース層２上
に、マスク合わせなしで全面に拡散形成されている事、
ゲート電極５がトレンチ溝に深く埋め込まれている点で
ある（図１（ａ））。その後Ｎソース層３表面が出るま
でＲＩＥ（リアクティブ・イオン・エッチング）や、Ｃ
ＭＰ（ケミカル・メカニカル・ポリッシュ）等を用いて
絶縁膜６およびゲート絶縁膜４をエッチングし（図１
（ｂ））、レジスト７を付けた後ゲート電極５と直交す
るようにパターニングを行ない（図１（ｃ））、シリコ
ンのエッチング速度の高い条件（シリコンＲＩＥ等）で
コンタクト用のトレンチ溝を掘る（図１（ｄ））。この
方法を用いて、トレンチゲート構造を作製すると、パタ
ーニングはトレンチゲート用と、トレンチコンタクト用
に２回必要だが、パターン合わせが不要なため、素子の
微細化が可能となり素子特性が向上する。
【００１１】図２は、図１（ｄ）に示した実施形態を表
面から見た平面図である。平行に形成されたトレンチゲ
ート部分（ゲート絶縁膜４と絶縁膜６）に挟まれた領域
に、トレンチコンタクトを形成してＰ型ベース層２が見
える領域と、トレンチコンタクトを掘らないでＮ型ソー
ス層３を残している領域が交互に形成されている。この
トレンチコンタクトを掘った部分の幅ＷｐとＮ型ソース
層３が残っている部分の幅Ｗｎの比率を変える事によ
り、トレンチＭＯＳのチャネル密度を変える事ができ
る。チャネル密度を小さく（Ｗｐの割合を大きく）した
場合、ＭＯＳの飽和電流を小さくできるため素子のラッ
チアップ耐量や負荷短絡耐量を強くできる。逆にチャネ
ル密度を大きく（Ｗｎの割合を大きく）した場合、ＭＯ
Ｓのオン抵抗が低くなり、素子の損失を低減できる。
【００１２】図３は本発明の第２の実施形態を示す断面
図である。図１の第１の実施例と異なる点は、ゲート絶
縁膜に窒化シリコンを酸化シリコンで挟んだＯＮＯ膜８
を用いる点と（図３（ａ））、その後基板を酸化すると
ＯＮＯ膜８上には酸化膜は成長せずゲート電極５上に厚
いシリコン酸化膜９が形成されるので絶縁膜６を堆積す
る必要が無い点（図３（ｂ））である。その後、Ｎ型ソ
ース層３が表面に出るまでエッチングを行い（図３
（ｃ））、この後のプロセスは図１（ｃ）、（ｄ）に示
したものと同様にする事によって、パターン合わせが不
要で、素子の微細化が可能となる。
【００１３】図４は、本発明の第３の実施形態を示す斜
視図である。図４では縦形ＩＧＢＴ（Ｉｎｓｕｌａｔｅ
ｄ−Ｇａｔｅ−Ｂｉｐｏｌｅｒ−Ｔｒａｎｓｉｓｔｏ
ｒ）に本発明のトレンチＭＯＳゲート構造を用いてい
る。トレンチゲート電極５のある表面にはエミッタ電極
１０が接続され、反対側の表面にはＮ型バッファ層１３
が拡散形成され、その表面にＰ型エミッタ層１１が拡散
形成されて、コレクタ電極１２が接続されている。この
縦形ＩＧＢＴを本発明のプロセスを用いて作製すると、
エミッタ電極１０側の微細化が可能となりＭＯＳゲート
のチャネル密度を高くできるので、素子のオン抵抗を低
くする事ができる。
【００１４】図５は、本発明をＩＧＢＴに用いた場合の
効果を示すための断面図及び斜視図である。図５（ａ）
は、図１２に用いた従来のトレンチゲート構造の場合
の、ＩＧＢＴの動作原理図で、素子がオン状態の時電子
はトレンチゲート側壁を通ってＮ型ソース層３からＮ型
高抵抗基板１に流れ、ホールはＮ型高抵抗基板１からＰ
型ベース層２を通ってエミッタ電極１０に流れる。この
時、ホールは電子が注入するトレンチ側壁に一旦近づい
て、Ｎ型ソース層３の直下を通ってエミッタ電極１０に
排出されるため、ホール電流が多くなるとＰ型ベース層
の拡散抵抗成分により、Ｎ型ソース層３直下の電位が上
昇し、Ｐ型ベース層２とＮ型ソース層３で形成されるＰ
Ｎダイオードのビルトイン電圧（約０．７Ｖ）を超えた
時点で、電子がトレンチゲートによる制御とは無関係に
注入し、その電子がベース電流となってＰ型エミッタ層
１１からホールが注入するラッチアップ現象が起こる。
一方図５（ｂ）は本発明のプロセスを用いたＩＧＢＴを
トレンチゲートと平行方向の断面から見た斜視図であ
る。断面に切っている部分が丁度トレンチ側壁の部分で
ＭＯＳチャネルとして使用されている部分である。本発
明のプロセスを用いたＩＧＢＴの場合、ホールはＮ型ソ
ース層３の直下を通らずトレンチ側壁沿いにエミッタ電
極１０へ排出されるため、ホール電流が大きくなっても
ラッチアップは起こらず制御可能な電流が大きくなる。
【００１５】図６は、本発明の第４の実施形態を示した
斜視図である。図６は本発明の構造を用いた縦形ＭＯＳ
ＦＥＴである。トレンチゲート電極５のある表面にはソ
ース電極１４が接続され、反対側の表面にはＮ型ドレイ
ン層１５が拡散形成され、ドレイン電極１６が接続され
ている。この縦形ＭＯＳＦＥＴを本発明のプロセスを用
いて作製すると、ソース電極１４側の微細化が可能とな
りＭＯＳゲートのチャネル密度を高くできるので、素子
のオン抵抗を低くする事ができる。
【００１６】図７は、本発明の第５の実施形態を示した
斜視図である。図６は本発明の構造を用いた横形ＩＧＢ
Ｔである。Ｎ型高抵抗基板１の表面に選択的に、Ｎ型ソ
ース層３とＰ型ベース層２と接続したエミッタ電極１０
を形成し、Ｎ型バッファ層１３及びＰ型エミッタ層１１
を選択的にＮ型高抵抗基板１の表面に拡散形成し、コレ
クタ電極１２がＰ型エミッタ層１１と接続されている。
この横形ＩＧＢＴを本発明のプロセスを用いて作製する
と、エミッタ電極１０側の微細化が可能となりＭＯＳゲ
ートのチャネル密度を高くできるので、素子のオン抵抗
を低くする事ができる。また、図５に示したようにラッ
チアップ耐量を大きくする事もできる。
【００１７】図８は、本発明の第６の実施形態を示した
斜視図である。図８は本発明の構造を用いた横形ＭＯＳ
ＦＥＴである。Ｎ型高抵抗基板１の表面に選択的にＮ型
ソース層３とＰ型ベース層２と接続したソース電極１４
を形成し、Ｎ型ドレイン層１５を選択的にＮ型高抵抗基
板１の表面に拡散形成し、ドレイン電極１６がＮ型ドレ
イン層１５と接続されている。この横形ＭＯＳＦＥＴを
本発明のプロセスを用いて作製すると、ソース電極１４
側の微細化が可能となりＭＯＳゲートのチャネル密度を
高くできるので、素子のオン抵抗を低くする事ができ
る。
【００１８】図９は、本発明の第７の実施形態を示す斜
視図である。第１の実施例を示した図１（ｃ）で、コン
タクト用のパターニングを行ない、シリコンＲＩＥでコ
ンタクト用のトレンチ溝を掘った直後に、ボロンをイオ
ン注入して（図９（ａ））、レジスト７を取り除き、高
温アニールによってＰ型コンタクト層１９を形成する
（図９（ｂ））。Ｐ型コンタクト層１９により、エミッ
タ電極１０とＰ型ベース層２とのコンタクト抵抗が小さ
くなり、ＩＧＢＴに本プロセスを用いた場合ホールの排
出抵抗を低減できるのでラッチアップ耐量を向上する事
ができる。
【００１９】図１０は、本発明の第８の実施形態を示す
斜視図である。図１（ｄ）でコンタクト用のトレンチ溝
を掘った後に、ボロンをイオン注入して（図１０
（ａ））、高温アニールによってＰ型コンタクト層１９
およびＰ型ブロック層２０を形成する。図９（ｂ）の場
合と同様に、Ｐ型コンタクト層１９はホールの排出抵抗
を小さくする働きがある。一方、同時に拡散形成される
Ｐ型ブロック層２０は、エミッタ電極１０とＮ型ソース
層３とが基板表面でコンタクトするのを妨げるためコン
タクト抵抗を大きくする事ができ、素子に大電流が流れ
た時、Ｎ型ソース層３の電位を高くして、実質的に印加
されるゲート電圧を低くして電流を絞るフィードバック
効果が期待でき、また同時にＰベース層２の電位上昇を
抑制してラッチアップ耐量も向上させる事ができる。
【００２０】図１１は、本発明の第９の実施形態を示す
断面図である。図１（ａ）のように基板表面を絶縁膜６
で覆った後、トレンチゲートの一部分を選択的にレジス
ト７で保護してＮ型ソース層３が出るまでエッチングを
行う。この時、トレンチゲートのマスクと保護する絶縁
膜用のマスクの合わせマージンが必要となるが、マージ
ンの必要な部分だけ幅広く設計しておき、マージンの必
要無い部分は幅狭く設計する事で、微細化を可能とす
る。この構造を用いる事で、エミッタ電極１０と接続し
ないＰベース層２を作る事ができ、ホールの蓄積効果を
用いて高耐圧を実現しながらオン抵抗を低減できる構造
のＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ
Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ：Ｍ．Ｋｉｔａｇａｗ
ａ ｅｔａｌ．，ＩＥＥＥ ＩＥＤＭ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｇｅｓｔ（１９９３），ｐｐ．６７９−６８
２）が作製できる。
【００２１】
【発明の効果】以上述べたように、本発明によれば、従
来２回必要だったマスク合わせ無しでトレンチＭＯＳゲ
ート構造が作製できるため、微細化が可能となり素子性
能が向上する。また、ＩＧＢＴの場合ホールの排出抵抗
を低減できるため、素子のラッチアップ耐量を向上する
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す図。
【図２】第１の実施形態を示す平面図。
【図３】本発明の第２の実施形態を示す断面図。
【図４】本発明の第３の実施形態を示す図。
【図５】本発明の効果を説明する図。
【図６】本発明の第４の実施形態を示す図。
【図７】本発明の第５の実施形態を示す図。
【図８】本発明の第６の実施形態を示す図。
【図９】本発明の第７の実施形態を示す図。
【図１０】本発明の第８の実施形態を示す図。
【図１１】本発明の第９の実施形態を示す断面図。
【図１２】従来のトレンチゲート構造を示す図。
【符号の説明】
１：Ｎ型高抵抗基板 ２：Ｐ型ベース層 ３：Ｎ型ソース層 ４：ゲート絶縁膜 ５：ゲート電極 ６：絶縁膜 ７：レジスト ８：ＯＮＯ膜 ９：シリコン酸化膜 １０：エミッタ電極 １１：Ｐ型エミッタ層 １２：コレクタ電極 １３：Ｎ型バッファ層 １４：ソース電極 １５：Ｎ型ドレイン層 １６：ドレイン電極 １７：絶縁膜 １８：シリコン基板 １９：Ｐ型コンタクト層 ２０：Ｐ型ブロック層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型ベース層と、前記第１導電型
    ベース層の上に形成された第２導電型ベース層と、前記
    第２導電型ベース層の上に形成された第１導電型ソース
    層と、前記第１導電型ソース層の表面から前記第１導電
    型ベース層に達する平行に形成された複数の第１のトレ
    ンチ溝と、前記第１のトレンチ溝内部にあって、前記第
    １導電型ベース層と前記第１導電型ソース層とで挟まれ
    た前記第２導電型ベース層上に、ゲート絶縁膜を介して
    配設されたゲート電極と、前記第１導電型ソース層の表
    面から前記第２導電型ベース層に達する複数の第２のト
    レンチ溝と、前記第２のトレンチ溝内部で前記第１導電
    型ソース層及び前記第２導電型ベース層と電気的に接続
    された第１の主電極と、を具備し、前記第１のトレンチ
    溝間に挟まれた領域に、前記第２のトレンチ溝と前記第
    １導電型ソース層とが交互に配置されていることを特徴
    とする半導体装置。
  2. 【請求項２】 半導体基板にゲート用の第１のトレンチ
    溝をお互いに平行に形成する工程と、前記第１のトレン
    チ溝の内部にゲート絶縁膜を形成する工程と、前記第１
    のトレンチ溝内部の前記ゲート絶縁膜上にゲート電極を
    形成する工程と、前記ゲート電極を含む前記半導体基板
    上に層間絶縁膜を形成する工程と、前記ゲート電極上の
    前記層間絶縁膜を残して、前記半導体基板上の前記層間
    絶縁膜を除去する工程と、前記層間絶縁膜及びレジスト
    をマスクとして、コンタクト用の第２のトレンチ溝を形
    成する工程と、を具備し、前記半導体基板表面の前記第
    １のトレンチ溝間に挟まれた領域に、前記第２のトレン
    チ溝を所定の間隔で形成することを特徴とする半導体装
    置の製造方法。
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