JP4469524B2

JP4469524B2 - 半導体装置の製造方法

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Publication number: JP4469524B2
Application number: JP2001287194A
Authority: JP
Inventors: 優泉沢; 聡相田; 繁雄上月
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-09-20
Filing date: 2001-09-20
Publication date: 2010-05-26
Anticipated expiration: 2021-09-20
Also published as: JP2003101019A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、大電力の制御などに用いられるトレンチゲート型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタなどに適用して好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電力制御用の半導体装置として、パワーＭＯＳＦＥＴ（Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＯＳ型トランジスタが用いられている。一方で、近年の省エネルギー化などの要求から、高効率な半導体装置が必要とされている。そして、これら電力制御用の半導体装置に対しては、素子の導通損失の低減すなわち「オン抵抗」の低減による高効率化が求められており、このために、セルの微細化によるオン抵抗の低減が図られてきた。また、素子構造に「トレンチゲート構造」を採用することで、チャネル幅を稼ぎ、大幅な微細化が実現できるようになった。現在は、トレンチゲート構造による更なる微細化がなされ、素子のオン抵抗は大幅に改善されるに至っている。
【０００３】
素子の微細化によるオン抵抗の低減が進められるのは、以下に説明する背景による。
【０００４】
すなわち、一般にトランジスタのオン抵抗の成分としては、高濃度基板の抵抗、エピタキシャル層の抵抗、チャネル抵抗、ソース抵抗、コンタクト抵抗等を挙げることができる。特に１００Ｖ以下の低耐圧系ＭＯＳＦＥＴでは、オン抵抗の成分のうち、チャネル部の抵抗が大きな割合を占めている。チャネル部の抵抗が占める割合は、例えば、耐圧１００Ｖ系ＭＯＳＦＥＴでは約２０％、３０Ｖ系では約６０％にもなる。したがって、セル部を微細化してチャネル密度を増やすことはオン抵抗低減に非常に効果的である。
【０００５】
図１３は、トレンチ構造を採用し微細化を図ったＭＯＳＦＥＴの要部断面構造を表す模式図である。なお、本願明細書においては、本発明のＭＯＳＦＥＴと比較して、同図に表したＭＯＳＦＥＴを「従来型」と呼ぶことにする。
【０００６】
図１３に表した従来型ＭＯＳＦＥＴの構成をその製造工程に沿って説明すると以下の如くである。なお、以下の説明では、ｎチャネル型トランジスタを製造する場合を例示する。
【０００７】
図１４及び図１５は、従来型ＭＯＳＦＥＴの要部製造工程を表す工程断面図である。
【０００８】
まず、図１４（ａ）に表したように、高濃度ｎ^＋型半導体基板１の上に、低濃度ｎ⁻型半導体層２をエピタキシャル成長により形成する。次に、半導体層２の表面よりボロン（Ｂ）等のｐ型不純物をイオン注入１０１により導入した後、熱拡散させてベース領域３を形成する。
【０００９】
次に、図１４（ｂ）に表したように、砒素（Ａｓ）等のｎ型不純物をイオン注入した後、熱拡散させてソース領域４を形成する。
【００１０】
次に、図１４（ｃ）に表したように、ソース領域４の上面にＣＶＤ（Chemical Vapor Deposition）法により酸化膜１１を堆積させ、パターニングとＲＩＥ（Reactive Ion Etching）により酸化膜１１の一部をシリコン表面が露出するまで除去し、さらに、パターニングされた酸化膜１１をマスクとして、ソース領域４、ベース領域３を突き抜け、エピタキシャル層２内の所望の深さまでＲＩＥでエッチング除去してトレンチＴを形成する。その後、マスク材酸化膜１１をすべて除去する。
【００１１】
次に、図１５（ａ）に表したように、ゲート絶縁膜７を熱酸化により形成する。この後、多結晶シリコン６をＬＰＣＶＤ（Low Pressure ＣＶＤ）法でウェーハ全面に堆積させる。その後、多結晶シリコン６をその上面がトレンチＴの開口部より深い所望の位置までエッチバックする。
【００１２】
次に、ＣＶＤ法により層間絶縁膜８を形成する。その後、レジスト１２をパターニングし、層間絶縁膜８の露出した領域からＣＤＥ（Chemical Dry Etching）により絶縁膜８の一部を等方性エッチングする。このエッチングにより層間絶縁膜８の形状の角が取れ、後のソースメタル９の被覆性（カバレッジ）を良くすることができる。
【００１３】
次に、図１５（ｂ）に表したように、レジスト１２のパターニング開口部から層間絶縁膜８をＲＩＥでシリコン表面４が露出するまでエッチング除去し、続いてソース領域４を貫通する程度にシリコンをＲＩＥでエッチングする。このソースコンタクト部の形状は「トレンチコンタクト」などと呼ばれ、セル密度の増加により狭くなったソースコンタクト面積を稼ぐために用いることができる構造である。
【００１４】
その後、コンタクトトレンチ底部にボロン（Ｂ）等のｐ型不純物をイオン注入し、拡散させる。これによりできた追加ｐ^＋領域５は、ソースメタルとのコンタクト抵抗を減らすと同時に、素子のアバランシェ耐量を向上させる役割を有する。その後、ソースメタル９をスパッタにより形成する。
【００１５】
その後、チップ表面にパッシベーション膜（図示せず）を形成し、パターニングする。さらに、チップ裏面にドレインメタル電極１０を形成する。このようにして、図１３に表した従来型ＭＯＳＦＥＴが完成する。
【００１６】
さて、このようにして得られたＭＯＳＦＥＴをターンオフ動作させるときは、ゲート・ソース間を短絡させてゲート・ソース電圧Ｖ_ＧＳを０Ｖとする。このとき、Ｖ_ＧＳがしきい電圧以下になると、チャネルが消滅する。電流経路が遮断されたため、ドレイン電流Ｉ_Ｄは０Ａになるが、この電流変化により、インダクタンスを持つ負荷が逆起電力を発生し、これがドレインに印加される。この印加された起電力が、ｎ⁻型エピタキシャル層２とｐ型ベース領域３とにより構成されるダイオードを逆バイアス状態とし、ブレイクダウンを引き起こす。
【００１７】
一方、ＭＯＳＦＥＴには、ｎ型ソース領域４、ｐ型ベース領域３と追加ｐ^＋型領域域５、ｎ型エピタキシャル層２によって、寄生的にｎｐｎ型のバイポーラトランジスタが構成されている。このバイポーラトランジスタのベースとなる前記２つのｐ型領域には、寄生抵抗Ｒ_Ｂが生じている。上述したターンオフ時にブレイクダウンした電流は、ｎ型半導体基板１とｎ型エピタキシャル層２とｐ型ベース領域３に流れ込み、バイポーラトランジスタがオン動作する。ベース抵抗が大きいと、ベース・エミッタ間の順バイアスが大きくなる。このバイポーラ動作の起きているセルでは熱発生による電子正孔対が生成され、これがさらに熱を発生させるといった循環作用により、そのセルでは電流が集中し破壊が起こる。これが、いわゆる「アバランシェ破壊」である。
【００１８】
近年、スイッチング電源やＤＣ−ＤＣコンバータ用途など、ＭＯＳＦＥＴには高速動作、高周波動作の要求が高まりつつある。この要求に対して、高速・高周波動作時に生ずるパルス幅の狭いサージ電圧に対し、素子が破壊しないこと、すなわちアバランシェ破壊の高耐量化が望まれる。
【００１９】
【発明が解決しようとする課題】
しかしながら、図１３に例示したような従来型のトランジスタの場合、アバランシェ破壊に対する耐久性を改善しようとすると、しきい値電圧が上昇してしまう、という問題があった。
【００２０】
すなわち、ＭＯＳＦＥＴのアバランシェ耐量を上げるためには、ターンオフ時のバイポーラトランジスタのオン動作を緩和する必要がある。このためにはバイポーラトランジスタのベース抵抗を下げることが最も効果的である。つまり、ＭＯＳＦＥＴのベース領域３の濃度を高くすることができれば、ベース抵抗を下げられる。このためには、ベース領域形成のための不純物注入工程で注入量を増す必要がある。
【００２１】
しかしながら、従来型のＭＯＳＦＥＴの場合、素子領域の全面にｐ型不純物を注入してベース領域３を形成するため、その不純物濃度プロファイルは図６に関して後述するように水平方向にほぼ一定の平坦なプロファイル
になっている。このため、ベース注入量を増すと、ソース領域４とベース領域３の接合部での不純物濃度が高くなり、素子をオンさせるためのしきい電圧値が大きくなる。
【００２２】
一方、しきい電圧値は、ゲート絶縁膜７を薄くすればある程度小さくできるが、ゲート絶縁膜の信頼性を低下させる点で問題である。したがって、ベース濃度を高くした分、所望のしきい電圧に戻す際に、ゲート絶縁膜７の膜厚を薄くして制御することは得策ではない。
【００２３】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、しきい値を上昇させることなくベース抵抗を下げてアバランシェ耐久性を改善できる半導体装置の製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の製造方法は、第１導電型の半導体層と、前記半導体層の表面に形成された第２導電型のベース領域と、前記第２導電型のベース領域の上に選択的に設けられた第１導電型のソース領域と、前記第１導電型のソース領域から前記第２導電型のベース領域を貫通して前記第１導電型の半導体層に至るトレンチと、前記トレンチの内壁に設けられたゲート絶縁層と、前記トレンチにおける前記ゲート絶縁層の内側空間を充填するゲート電極と、を有する半導体装置の製造方法であって、前記第１導電型の半導体層の表面に複数の開口を有する第１のマスクを形成する工程と、前記複数の開口を介して前記第１導電型の半導体層に第２導電型の不純物を選択的に導入する工程と、前記複数の開口を１個おきに塞ぐ第２のマスクを形成する工程と、前記第１のマスクの前記複数の開口のうちの前記第２のマスクにより塞がれていない開口から前記第１導電型の半導体層をエッチングして前記トレンチを形成する工程と、前記トレンチの内壁に前記ゲート絶縁層を形成する工程と、前記選択的に導入され、前記第２のマスクにより塞がれていた前記第２導電型の不純物を拡散させて前記第１導電型の半導体層の表面に前記ベース領域を形成する工程と、前記トレンチの前記ゲート絶縁層の内側を導電性材料で埋め込むことにより前記ゲート電極を形成する工程と、前記ベース領域の表面に第１導電型の不純物を導入することにより前記ソース領域を形成する工程と、を備えたことを特徴とする。
【００３４】
上記構成によれば、しきい値を低く維持しつつ、アバランシェ耐圧を大幅に改善することが可能となる。
【００３７】
またここで、前記ソース領域の表面の一部分に第１導電型の不純物を導入して高濃度領域を形成する工程と、前記高濃度領域の一部を除去して前記ベース領域を露出させる工程と、前記露出された前記ベース領域の表面に第２導電型の不純物を導入する工程と、前記露出されたベース領域とその周囲を取り囲む前記ソース領域及び前記高濃度領域の側面にソース電極を接続する工程と、をさらに備えたものとすれば、ソースのコンタクト抵抗を効果的に下げることができる。
【００３８】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について詳細に説明する。
【００３９】
図１は、本発明の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。すなわち、同図は、トレンチゲート型のｎチャネル型ＭＯＳＦＥＴに本発明を適用して得られる半導体装置を表す。
【００４０】
本実施形態のＭＯＳＦＥＴは、従来型ＭＯＳＦＥＴと比べると、ｐ型ベース領域３がトレンチゲートから離れるに従って下方に突出し、その内部のｐ型不純物の濃度分布も同様に湾曲している点にひとつの特徴を有する。
【００４１】
また、ｎ型ソース領域４内により高濃度のｎ型ソース領域４ａを持つことを第２の特徴とする。
【００４２】
図１のＭＯＳＦＥＴの全体構造について説明すると、以下の如くである。すなわち、ｎ＋型半導体基板１の上には、ｎ−型半導体層２、ｐ型ベース領域３、ｎ型ソース領域４がこの順に形成されている。そして、これら積層構造に対して垂直方向に形成されたトレンチの内壁面にゲート絶縁膜７が設けられ、さらにトレンチを埋め込むようにゲート電極６が設けられている。また、ソース領域４は、トレンチ間で選択的に除去され、その角部にｎ＋ソース領域４ａが設けられるとともに、この部分のベース領域３の表面側には追加ｐ＋領域５が選択的に形成されている。
【００４３】
ゲート電極６とその両側のソース領域４の上には、これらを覆うように層間絶縁膜８が設けられ、一方、ソース領域４の露出部にはこれに接触するようにソース電極９が設けられている。また、基板１の裏面側には、ドレイン電極１０が設けられている。
【００４４】
以上説明した構成において、ｐ型ベース領域３は、トレンチから離れるに従ってｎ−型半導体層２に向けて連続的に突出するように形成されている。すなわち、ｎ−型半導体層２とｐ型ベース領域３との境界面は、平面部分を実質的に有していない。そして、ｐ型ベース領域３の内部に形成された不純物濃度プロファイルも同様の特徴を有する。
【００４５】
本発明によれば、ｐ型ベース領域３をこのような独特の形態に形成することにより、しきい値を維持しつつ、素子のアバランシェ耐量を大幅に改善することが可能となる。
【００４６】
以下、図１の半導体装置について、その製造方法を参照しつつさらに詳細に説明する。
【００４７】
図２乃至図４は、本発明の半導体装置の要部製造工程を表す工程断面図である。
【００４８】
まず、図２（ａ）に表した如く、従来型のＭＯＳＦＥＴと同様に、高濃度ｎ型半導体基板１の上に低濃度ｎ型エピタキシャル層２を形成する。しかる後に、エピタキシャル層２の表面に熱酸化膜１３を形成し、これを第１のパターニングにより、選択的に除去する。このパターニングにより、後にトレンチＴを形成する部分とベース領域の不純物を注入する部分を開口する。そして、この開口部からボロン（Ｂ）等のｐ型不純物を第１の注入工程１０１によって注入する。この注入工程により、ｎ型エピタキシャル層２の表面には、ｐ型不純物が導入された打ち込み領域３ａが形成される。
【００４９】
次に、図２（ｂ）に表したような構造を形成する。具体的には、まずＣＶＤ（Chemical Vapor Deposition）法などにより、酸化シリコンなどからなる膜３０をウェーハ全面に堆積する。次に、レジスト１２を塗布して第２のパターニング工程により、レジスト１２に選択的に開口を形成する。この状態で、レジスト１２は、図２（ｂ）に表したようなマスクを形成する。この後、このレジスト１２をマスクとしてＲＩＥにより膜３０をシリコン表面が露出するまでエッチング除去する。この時に、図２（ｂ）に表したように、熱酸化膜１３の一部もエッチングされる。このようにして、図２（ｂ）に表した構造が形成される。
【００５０】
しかる後に、レジスト１２と膜３０を剥離し、図２（ｃ）に表したように、ＲＩＥにより、前記第１のパターニングにより露出したシリコン表面を除去してトレンチＴを形成する。この時に、このトレンチ部分の打ち込み領域３ａは除去される。
【００５１】
その後、トレンチ内壁面に、ゲート絶縁膜７を形成する。そして、第１の注入工程で注入した打ち込み領域３ａのｐ型不純物を熱処理により拡散・活性化させ、ベース領域３を形成する。
【００５２】
この後、多結晶シリコン６をＬＰＣＶＤ（Low Pressure ＣＶＤ）法でウェーハ全面に堆積させる。その後、多結晶シリコン６をその上面がトレンチＴの開口部より深い所望の位置までエッチバックする。そして、図３（ａ）に表したように、ウェーハ表面のゲート絶縁膜７を除去し、酸化膜１３も完全に除去する。その後、ソース領域４を形成するための第２の不純物注入工程１０２ａで砒素（Ａｓ）等のｎ型不純物を注入し、拡散させて第１のソース領域４を形成する。
【００５３】
次に、図３（ｂ）に表したように、ＣＶＤ法により層間絶縁膜８を形成し、図示しないレジストを用いたパターニング、ＣＤＥの各処理の後、このレジストパターニング開口部より、ＲＩＥにより層間絶縁膜８の一部を除去し、シリコン表面を露出させる。レジストを剥離したのち、第３の不純物注入工程、拡散工程によって、図３（ｃ）に表したように高濃度の第２のソース領域４ａを形成する。
【００５４】
次に図４に表したように、露出したシリコン表面からＲＩＥによりシリコンの一部を除去し、形成されたコンタクトトレンチの底部にボロン（Ｂ）等のｎ型不純物を、第４の不純物注入工程により注入、拡散し、ｐ型の高濃度領域５を形成する。
【００５５】
最後に、ソース電極９とドレイン電極１０を形成し、図示しないパッシベーション膜の形成、パターニングを経て、図１に表したＭＯＳＦＥＴが完成する。
【００５６】
以上説明した本発明の製造方法によれば、図１に表したように、ｐ型ベース領域３がトレンチゲート６から離れるに従って下方に突出して形成される。つまり、図２（ａ）〜（ｃ）に表したように、ｐ型不純物は、トレンチＴから離れて選択的に形成された打ち込み領域３ａから左右下方に拡がるように拡散してｐ型領域３を形成する。その結果として、図１に表したように下方に突出した湾曲状のｐ型領域３が形成される。
【００５７】
図５は、ｐ型領域３及びその周辺におけるｐ型不純物の濃度分布プロファイルを表す模式図である。
【００５８】
また、図６は、図１３に表した従来型のＭＯＳＦＥＴのｐ型領域３及びその周辺におけるｐ型不純物の濃度分布プロファイルを表す模式図である。
【００５９】
ここで、図５及び図６は、一対のトレンチＴの間の半導体領域を表し、例えば、図３（ａ）に表したように、ソース領域４の一部を除去する前の状態における半導体層の表面からトレンチＴよりも深い範囲までのｐ型不純物の濃度分布を表すプロファイル図である。
【００６０】
図６に表した従来型のＦＥＴの場合、素子領域の全面に亘ってｐ型不純物を打ち込み、拡散しているので、その濃度分布はトレンチ近傍でわずかに変化しているものの、水平方向にみてほぼ平坦である。なお、図６のプロファイルは、ボロン（Ｂ）を２×１０^１３ｃｍ^−２のドーズ量で注入し、その後、窒素ガス雰囲気において１１００℃で１５０分間の拡散・活性化アニールを施して得られたものである。
【００６１】
これに対して、本発明においては、トレンチＴから離れた打ち込み領域３ａを形成し、ここからｐ型不純物を左右下方に拡散させてｐ型領域３を形成している。従って、図５に表したように、ｐ型不純物の濃度分布プロファイルも、打ち込み領域３ａから左右下方に拡がるように形成され、等濃度線は下方に向けて大きく湾曲した曲線となる。図５のプロファイルは、ボロン（Ｂ）を３．３×１０^１４ｃｍ^−２のドーズ量で注入し、その後、窒素ガス雰囲気において１１００℃で１５０分間の拡散・活性化アニールを施して得られたものである。
【００６２】
図７及び図８は、本発明及び従来例のＦＥＴの要部断面図である。
【００６３】
一方、図９及び図１０は、それぞれ図７及び図８におけるａ−ａ’線に沿った砒素（Ａｓ）及びボロン（Ｂ）の濃度プロファイルを表すグラフ図である。
【００６４】
ここで、砒素（Ａｓ）はソース領域４を形成する不純物であり、ボロン（Ｂ）はベース領域３を形成する不純物である。ここで、ＦＥＴのしきい値を決定するのは、図７及び図８において符号Ａで表した部分、すなわちソース領域４とベース領域３との接合部の不純物濃度である。図９（本発明）及び図１０（従来型）のグラフから分かるように、Ａ点の不純物濃度は、いずれの場合にも約２×１０^１７ｃｍ^−３で、しきい値電圧は同一とすることができる。
【００６５】
一方、図１１及び図１２は、それぞれ図７及び図８におけるｂ−ｂ’線に沿ったボロン（Ｂ）の濃度プロファイルを表すグラフ図である。但し、これらのグラフにおいては、ｐ型高濃度領域５に対応する不純物は省略した。
【００６６】
図１２（従来型）を見ると、トレンチゲートに近接したＡ点における濃度は図１０に対応して、２×１０^１７ｃｍ^−３弱であるが、濃度プロファイルはほぼ平坦であり、トレンチゲートから離れたセル中央部（ｙ＝１．５μｍの近傍）においても不純物濃度は、約２×１０^１７ｃｍ^−３であり殆ど変化していない。
【００６７】
このようにほぼ平坦な濃度プロファイルを有する場合には、ベース抵抗低減の為にベース領域３の濃度を高くすると、しきい電圧を決めるＡ点での濃度も高くなりすぎ、しきい電圧値が大きくなってしまうため、ベース不純物量を高くできない。
【００６８】
なおここで、ｐ型不純物濃度がトレンチゲートの近傍でわずかに低下するのは、トレンチ内壁に設けられたゲート絶縁膜７にｐ型不純物が取り込まれるからである。このような取り込み現象は、特開２０００−２２８５２０号公報に開示されている。特開２０００−２２８５２０号公報においては、このような取り込み現象を利用して素子の破壊耐量を低下させずにしきい値電圧を下げる提案が開示されている。
【００６９】
また、このようなゲート絶縁膜７の取り込みによる場合、図１２に表した濃度プロファイルの端（Ａ点）と、中央部（ｙ＝１．５μｍ）との、不純物濃度の比率は、たかだか１：１．４程度である。
【００７０】
これに対して、本発明においては、ｐ型不純物の導入方法を革新し、図１１に表したように大幅に異なる濃度プロファイルを実現した。すなわち、図１１を見ると、しきい値電圧を決定するＡ点でのボロン（Ｂ）濃度は、図１２と同様であるが、トレンチゲートから離れるに従って濃度は急激に上昇し、セル中央部（ｙ＝１．５μｍの近傍）においてボロン（Ｂ）のピーク濃度は約１．２×１０^１８ｃｍ^−３にも達している。つまり、トレンチゲート近傍と比較して一桁近く高い濃度が得られている。
【００７１】
本発明によれば、図１１に表した濃度プロファイルの端（Ａ点）と、中央部（ｙ＝１．５μｍ）との、不純物濃度の比率を１：２以上とすることができ、このように高い比率で中央付近に選択的に不純物を導入することにより、従来型では得られない効果、すなわち、アバランシェ耐量の改善効果が得られる。
【００７２】
これは、ボロンのドーズ量を比較しても一目瞭然であり、図６、図１０及び図１２に表した従来型の場合、ボロンのドーズ量は２×１０^１３ｃｍ^−２であったのに対して、図５、図９及び図１１に表した本発明の場合には、ボロンのドーズ量は３．３×１０^１４ｃｍ^−２である。つまり、しきい値を決定するＡ点での濃度を同一に維持しつつ、本発明においては、従来の１６倍強の量のボロンを導入できた。
【００７３】
このように、本発明によれば、しきい値を決定するトレンチゲート近傍でのベース領域の濃度を低く維持しつつ、トレンチゲートから離れた部分においてはベース濃度を大幅に高くすることが可能となる。その結果として、しきい値を低く維持しつつ、ベース抵抗を大幅に下げることができ、素子のアバランシェ耐量を顕著に改善することができる。
【００７４】
このとき、ｐ型不純物の濃度プロファイルとその具体的な増加量は、図２（ａ）に表した工程における熱酸化膜マスク１３の開口幅とｐ型不純部の注入量とにより適宜制御できる。
【００７５】
またさらに、図２及び図３に例示した工程においては、トレンチ形成とベース注入のパターニングを同時に行う。従来のベース注入工程においてパターニングを実施して、本発明のような深さ方向だけでなく水平方向にも不純物分布を持つベース領域を形成することも考えられるが、後に行うトレンチ形成時のパターニングの合わせずれが起きると、ｐ型不純物の濃度分布が左右非対称となる。つまり、トレンチを挟む左右でベース領域の濃度に差異が生ずる。
【００７６】
これに対して、本発明では、同時にパターニングを行うため、トレンチとベース領域の位置関係は正確に規定され、トレンチを挟む左右のセルでベース濃度は等しくなる。すなわち、図２及び図３に例示した工程によれば、トレンチゲートとｐ型領域との配置関係をセルフアライン的に固定できるので、ベース領域３の不純物濃度分布はトレンチゲート間で左右対称になる。
【００７７】
このことは、しきい電圧値を決める接合部ＡやＢ（図７）での濃度がチップ内の全てのセルで等しくなるということであり、しきい値が均一となることを意味する。しきい電圧値の「バラツキ」が大きくなると、素子のターンオン、オフ時にセル同士でチャネルの開閉に時間差が生じ、特にターンオフ時では、チャネル遮断が遅れたセルに電流が集中し、この箇所でアバランシェ破壊が起きやすくなる。これに対して、図２及び図３の工程によれば、しきい電圧値の「バラツキ」は生じないため、それに起因したアバランシェ破壊も解消できる。
【００７８】
但し、マスク合わせを含むパターニング技術が十分な位置制御性を有する場合には、図２及び図３に例示した工程以外にも、打ち込み領域３ａとトレンチゲートの形成をそれぞれ別々のマスクにより実施してもよいことはいうまでもない。
【００７９】
さて、本発明のもうひとつの特徴点は、ソース領域の形成を２回の注入工程に分けて行うことである。上述した本発明（図１）、及び従来型（図１３）のＦＥＴは、いずれも、ソースメタル電極９とのコンタクトは、「コンタクトトレンチ構造」を採用しているが、従来型ではソースメタル電極９とコンタクトしている部分のほとんどは濃度が高くないソース領域４の側面部分でコンタクトしており、コンタクト抵抗が高くなる。これは、従来の製造方法においては、ソース不純物を素子領域の全面に注入しており、コンタクト部周囲だけのソース領域４の濃度を高くしてはいないからである。
【００８０】
また、濃度の高いソース領域４の上面で、ソースメタル電極９とのコンタクトを形成する構造も考えられるが、ソース領域４の幅を余計に必要とするため、素子の微細化が難しくなる。
【００８１】
これに対して、本発明によれば、ソース領域４だけでなく、その側面に高濃度のソース領域４ａを形成するので、素子の微細化を妨げることなく、従来型よりも素子のオン抵抗を下げることができる。
【００８２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００８３】
例えば、上述した特徴点以外のＦＥＴの各要素の形状、寸法、材質、導電型、不純物については、当業者が適宜設計変更したものも本発明の範囲に包含される。
【００８４】
またさらに、本発明は、パワーＭＯＳＦＥＴは限定されず、トレンチゲート型のスイッチング素子などに広く適用可能で同様の作用効果が得られる点で本発明の範囲に包含される。
【００８５】
【発明の効果】
以上詳述したように、本発明によれば、ベース領域にしきい電圧値を変えずに、ベース領域の濃度を高くすることができ、アバランシェ耐量を向上できる。また、ソース領域とソース電極の接続部分の抵抗を低減でき素子のオン抵抗を低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の要部断面構造を表す模式図である。
【図２】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図３】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図４】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図５】ｐ型領域３及びその周辺におけるｐ型不純物の濃度分布プロファイルを表す模式図である。
【図６】図１３に表した従来型のＭＯＳＦＥＴのｐ型領域３及びその周辺におけるｐ型不純物の濃度分布プロファイルを表す模式図である。
【図７】本発明のＦＥＴの要部断面図である。
【図８】従来例のＦＥＴの要部断面図である。
【図９】図７におけるａ−ａ’線に沿った砒素（Ａｓ）及びボロン（Ｂ）の濃度プロファイルを表すグラフ図である。
【図１０】図８におけるａ−ａ’線に沿った砒素（Ａｓ）及びボロン（Ｂ）の濃度プロファイルを表すグラフ図である。
【図１１】図７におけるｂ−ｂ’線に沿ったボロン（Ｂ）の濃度プロファイルを表すグラフ図である。
【図１２】図８におけるｂ−ｂ’線に沿ったボロン（Ｂ）の濃度プロファイルを表すグラフ図である。
【図１３】トレンチ構造を採用し微細化を図ったＭＯＳＦＥＴの要部断面構造を表す模式図である。
【図１４】従来型ＭＯＳＦＥＴの要部製造工程を表す工程断面図である。
【図１５】従来型ＭＯＳＦＥＴの要部製造工程を表す工程断面図である。
【符号の説明】
１高濃度半導体基板
２エピタキシャル層
３ベース領域
４、４ａソース領域
５追加Ｐ^＋領域（ＮチャネルＭＯＳＦＥＴの場合。Ｐチャネル型ではＮ＋領域となる。）
６トレンチゲート内のポリシリコン電極
７ゲート絶縁膜
８層間絶縁膜
９ソースメタル電極
１０ドレインメタル電極
１１絶縁膜
１２レジスト
１３絶縁膜
Ｇゲート
Ｄドレイン
Ｓソース
１０１ベース不純物注入工程
１０２、１０２ａ、１０２ｂソース領域不純物注入工程

Claims

第１導電型の半導体層と、前記半導体層の表面に形成された第２導電型のベース領域と、前記第２導電型のベース領域の上に選択的に設けられた第１導電型のソース領域と、前記第１導電型のソース領域から前記第２導電型のベース領域を貫通して前記第１導電型の半導体層に至るトレンチと、前記トレンチの内壁に設けられたゲート絶縁層と、前記トレンチにおける前記ゲート絶縁層の内側空間を充填するゲート電極と、を有する半導体装置の製造方法であって、
前記第１導電型の半導体層の表面に複数の開口を有する第１のマスクを形成する工程と、
前記複数の開口を介して前記第１導電型の半導体層に第２導電型の不純物を選択的に導入する工程と、
前記複数の開口を１個おきに塞ぐ第２のマスクを形成する工程と、
前記第１のマスクの前記複数の開口のうちの前記第２のマスクにより塞がれていない開口から前記第１導電型の半導体層をエッチングして前記トレンチを形成する工程と、
前記トレンチの内壁に前記ゲート絶縁層を形成する工程と、
前記選択的に導入され、前記第２のマスクにより塞がれていた前記第２導電型の不純物を拡散させて前記第１導電型の半導体層の表面に前記ベース領域を形成する工程と、
前記トレンチの前記ゲート絶縁層の内側を導電性材料で埋め込むことにより前記ゲート電極を形成する工程と、
前記ベース領域の表面に第１導電型の不純物を導入することにより前記ソース領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
前記ソース領域の表面の一部分に第１導電型の不純物を導入して高濃度領域を形成する工程と、
前記高濃度領域の一部を除去して前記ベース領域を露出させる工程と、
前記露出された前記ベース領域の表面に第２導電型の不純物を導入する工程と、
前記露出されたベース領域とその周囲を取り囲む前記ソース領域及び前記高濃度領域の側面にソース電極を接続する工程と、
をさらに備えたことを特徴とする請求項１記載の半導体装置の製造方法。
前記ベース領域は、前記トレンチから離れるに従って前記第１導電型の半導体層に向けて連続的に突出するように形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記第１導電型の半導体層と前記ベース領域との境界面は、平面部分を有しないことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
前記ベース領域における不純物濃度は、前記トレンチの側壁面に対して垂直方向にみたときに、隣接するトレンチとの間の中央まで連続的に増加することを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。