JP5578165B2 - 半導体装置の製造方法 - Google Patents
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Gate Bipolar Transistor)などのMOS型トランジスタがある。近年の省エネルギー化などの要求から、高効率な半導体装置が必要とされている。そして、これら電力制御用の半導体装置に対しては、素子の導通損失の低減すなわち「オン抵抗」の低減による高効率化が求められており、このためにセルの微細化によるオン抵抗の低減が図られてきた。
図12−1〜図12−4は、図11のコンタクトトレンチを有する半導体装置の製造方法を示す図であり、工程順に示した製造工程断面図である。
第1導電型の半導体層の表面部に、該第1導電型の半導体層よりも高不純物濃度の第2導電型の半導体領域を形成する工程と、
前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に達する第1トレンチを形成する工程と、
前記第1トレンチの内壁面に絶縁層を形成する工程と、
前記第1トレンチの前記絶縁層の内側を第1の導電体で埋め込む工程と、
前記第2導電型の半導体領域の表面に、該第2導電型の半導体領域よりも高不純物濃度の第1導電型の半導体領域を形成する工程と、
該第1導電型の半導体領域と、前記第1の導電体が埋め込まれた前記第1トレンチの表面に、層間絶縁膜を形成する工程と、
パターニングにより開口されたレジストをマスクとして前記層間絶縁膜の一部を除去して開口することで、前記第1トレンチから離間するように前記第1導電型の半導体領域の表面を露出する工程と、
前記層間絶縁膜の開口部角をケミカルドライエッチングにてラウンド処理する工程と、
該ラウンド処理工程の後に、前記露出した第1導電型の半導体領域の表面から、該第1導電型の半導体領域と前記第2導電型の半導体領域との境界よりも浅い深さの第2トレンチを形成する工程と、
前記ラウンド処理された層間絶縁膜をマスクとして、前記第1導電型の半導体領域の表面の垂直方向に対して90°よりも小さい打ち込み角度にて前記第2トレンチの側壁に第1導電型の不純物を斜めにイオン注入した後、熱処理して、前記第2導電型の半導体領域から離して前記第1導電型の半導体領域より不純物濃度が高く且つ前記第2トレンチの深さ方向に向う側面にて不純物濃度が一定である第1高濃度領域を形成する工程と、
前記第2トレンチの底面から前記第2導電型の半導体領域に達する第3トレンチを形成する工程と
前記第2トレンチおよび前記第3トレンチを第2の導電体で埋め込むことにより、前記第1高濃度領域の側面および露出した前記第2導電型の半導体領域に電極を接続する工程と、
を備える半導体装置の製造方法であり、
前記第1導電型の半導体領域の表面とのなす角度が前記斜めにイオン注入するときの打ち込み角度であり且つ前記ラウンド処理された層間絶縁膜の角部と接する直線は、前記第1導電型の半導体領域表面からの深さが前記第2トレンチおよび前記第3トレンチの深さの1/2から2/3までの範囲で前記第2トレンチあるいは前記第3トレンチの側壁と交差する製造方法とする。
第1導電型の半導体層の表面部に、該第1導電型の半導体層よりも高不純物濃度の第2導電型の半導体領域を形成する工程と、
前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に達する第1トレンチを形成する工程と、
前記第1トレンチの内壁面に絶縁層を形成する工程と、
前記第1トレンチの前記絶縁層の内側を第1の導電体で埋め込む工程と、
前記第2導電型の半導体領域の表面に、該第2導電型の半導体領域よりも高不純物濃度の第1導電型の半導体領域を形成する工程と、
該第1導電型の半導体領域と、前記第1の導電体が埋め込まれた前記第1トレンチの表面に、層間絶縁膜を形成する工程と、
パターニングにより開口されたレジストをマスクとして前記層間絶縁膜の一部を除去して開口することで、前記第1トレンチから離間するように前記第1導電型の半導体領域の表面を露出する工程と、
前記層間絶縁膜の開口部角をケミカルドライエッチングにてラウンド処理する工程と、
該ラウンド処理工程の後に、前記露出した第1導電型の半導体領域の表面から、該第1導電型の半導体領域と前記第2導電型の半導体領域との境界よりも浅い深さの第2トレンチを形成する工程と、
前記第2トレンチの壁面に第1導電型の不純物を注入した後、熱処理し、前記第1導電型の半導体領域より不純物濃度が高く且つ前記第2トレンチの深さ方向に向う側面にて不純物濃度が一定である第1高濃度領域を形成する工程と、
前記第2トレンチの底面から前記第2導電型の半導体領域に達する第3トレンチを形成する工程と、
前記第2トレンチおよび前記第3トレンチを第2の導電体で埋め込むことにより、前記第1高濃度領域の側面および露出した前記第2導電型の半導体領域に電極を接続する工程と、
を備える半導体装置の製造方法とする。
また、前記第2トレンチのエッチング深さが、前記第1導電型の半導体領域表面から、該第1導電型の半導体領域と前記第2導電型の半導体領域との境界までの深さの1/2から2/3までの範囲にあってもよい。
また、前記露出された第2導電型の半導体領域の露出面に、第2導電型の不純物を導入して第2高濃度領域を形成する工程をさらに備えてもよい。
最初に図3に至るまでの製造工程を説明する。まず、基板濃度1020cm-3のn+ シリコンのn+ 半導体基板1の主面上に1×1016cm-3程度の不純物濃度のn- エピタキシャル半導体層2を約10μm成長させる。次にn- エピタキシャル半導体層2表面上に酸化膜を形成し、表面にp型の不純物、例えばボロン(B)を1×1013〜1×1015cm-2のドーズ量でイオン注入し、拡散させ、pベース領域3を形成する。次に、PEP(Photo−Engraving Process)技術を用いて酸化膜表面にレジストマスクを設け、例えばRIE法により、シリコン表面に達するまでドライエッチングを行い、レジストを除去してゲートトレンチマスクを形成する。
次に、ウェハの表面に堆積されたポリシリコンをRIEもしくはCDE等によりエッチングし、ゲートトレンチTgの内部のみにゲート電極6としてのポリシリコンが埋められた状態にする。
次に、図5に表したように、コンタクトトレンチTcの底部に不純物注入工程101で例えばボロン(B)等のp型不純物を1×1015cm-2のドーズ量でウェハ表面から垂直にイオン注入し、拡散させて、p型の高濃度領域である追加p+ 領域5を形成する。
次に、図7に表したように、露出したシリコン表面からRIEによりn+ ソース領域の一部を除去し、コンタクトトレンチTcを、n++ソース領域4aを形成する箇所の深さまで(pベース領域に達しない箇所の深さまで)形成し、コンタクトトレンチTcの壁面に不純物注入工程102で砒素(As)等のn型不純物を5×1015cm-2のドーズ量でウェハ表面から斜めにイオン注入し、拡散させてコンタクトトレンチTcの壁面の表面部にn++ソース領域4aを形成する。
このn++ソース領域4aの形成に当たっては、例えばAsH3 などのドーパントガスを用いたECR(Electron Cycrotron Resonance)プラズマなどによる気相拡散法によってn型不純物を注入してもよい。その後、活性化のための熱処理を適宜施すことにより、n++ソース領域4aを形成することができる。次に、コンタクトトレンチTcの底部を開口したマスクを用い、図8に表したように、RIEによってさらにコンタクトトレンチTcをpベース領域に達する深さまでエッチングする。そして、コンタクトトレンチTcの底部に不純物注入工程101で例えばボロン(B)等のn型不純物を1×1015cm-2のドーズ量でウェハ表面から垂直にイオン注入し、拡散させて、追加p+ 領域5を形成する。
前記の第1実施例の半導体装置において、微細化が進むと、コンタクトトレンチTcのアスペクト比が高くなり、前記ソース電極9を埋め込む際に、開口部の入り口が先に埋まってしまい、前記ソース電極9内に空隙(ボイド)が発生してオン抵抗が上昇する。これを解決する方法をつぎに説明する。
第2実施例の図3の層間絶縁膜8をパターニングするまでの工程は同じである。
3 pベース領域
4 n+ ソース領域
4a n++ソース領域
5 追加p+ 領域
6 ゲート電極
7 ゲート絶縁膜
8 層間絶縁膜
9 ソース電極
10 ドレイン電極
Tg ゲートトレンチ
Tc コンタクトトレンチ
Claims (4)
- 第1導電型の半導体層の表面部に、該第1導電型の半導体層よりも高不純物濃度の第2導電型の半導体領域を形成する工程と、
前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に達する第1トレンチを形成する工程と、
前記第1トレンチの内壁面に絶縁層を形成する工程と、
前記第1トレンチの前記絶縁層の内側を第1の導電体で埋め込む工程と、
前記第2導電型の半導体領域の表面に、該第2導電型の半導体領域よりも高不純物濃度の第1導電型の半導体領域を形成する工程と、
該第1導電型の半導体領域と、前記第1の導電体が埋め込まれた前記第1トレンチの表面に、層間絶縁膜を形成する工程と、
パターニングにより開口されたレジストをマスクとして前記層間絶縁膜の一部を除去して開口することで、前記第1トレンチから離間するように前記第1導電型の半導体領域の表面を露出する工程と、
前記層間絶縁膜の開口部角をケミカルドライエッチングにてラウンド処理する工程と、
該ラウンド処理工程の後に、前記露出した第1導電型の半導体領域の表面から、該第1導電型の半導体領域と前記第2導電型の半導体領域との境界よりも浅い深さの第2トレンチを形成する工程と、
前記ラウンド処理された層間絶縁膜をマスクとして、前記第1導電型の半導体領域の表面の垂直方向に対して90°よりも小さい打ち込み角度にて前記第2トレンチの側壁に第1導電型の不純物を斜めにイオン注入した後、熱処理して、前記第2導電型の半導体領域から離して前記第1導電型の半導体領域より不純物濃度が高く且つ前記第2トレンチの深さ方向に向う側面にて不純物濃度が一定である第1高濃度領域を形成する工程と、
前記第2トレンチの底面から前記第2導電型の半導体領域に達する第3トレンチを形成する工程と、
前記第2トレンチおよび前記第3トレンチを第2の導電体で埋め込むことにより、前記第1高濃度領域の側面および露出した前記第2導電型の半導体領域に電極を接続する工程と、
を備える半導体装置の製造方法であり、
前記第1導電型の半導体領域の表面とのなす角度が前記斜めにイオン注入するときの打ち込み角度であり且つ前記ラウンド処理された層間絶縁膜の角部と接する直線は、前記第1導電型の半導体領域表面からの深さが前記第2トレンチおよび前記第3トレンチの深さの1/2から2/3までの範囲で前記第2トレンチあるいは前記第3トレンチの側壁と交差することを特徴とする半導体装置の製造方法。 - 第1導電型の半導体層の表面部に、該第1導電型の半導体層よりも高不純物濃度の第2導電型の半導体領域を形成する工程と、
前記第2導電型の半導体領域を貫通して前記第1導電型の半導体層に達する第1トレンチを形成する工程と、
前記第1トレンチの内壁面に絶縁層を形成する工程と、
前記第1トレンチの前記絶縁層の内側を第1の導電体で埋め込む工程と、
前記第2導電型の半導体領域の表面に、該第2導電型の半導体領域よりも高不純物濃度の第1導電型の半導体領域を形成する工程と、
該第1導電型の半導体領域と、前記第1の導電体が埋め込まれた前記第1トレンチの表面に、層間絶縁膜を形成する工程と、
パターニングにより開口されたレジストをマスクとして前記層間絶縁膜の一部を除去して開口することで、前記第1トレンチから離間するように前記第1導電型の半導体領域の表面を露出する工程と、
前記層間絶縁膜の開口部角をケミカルドライエッチングにてラウンド処理する工程と、
該ラウンド処理工程の後に、前記露出した第1導電型の半導体領域の表面から、該第1導電型の半導体領域と前記第2導電型の半導体領域との境界よりも浅い深さの第2トレンチを形成する工程と、
前記第2トレンチの壁面に第1導電型の不純物を注入した後、熱処理し、前記第1導電型の半導体領域より不純物濃度が高く且つ前記第2トレンチの深さ方向に向う側面にて不純物濃度が一定である第1高濃度領域を形成する工程と、
前記第2トレンチの底面から前記第2導電型の半導体領域に達する第3トレンチを形成する工程と、
前記第2トレンチおよび前記第3トレンチを第2の導電体で埋め込むことにより、前記第1高濃度領域の側面および露出した前記第2導電型の半導体領域に電極を接続する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記第2トレンチのエッチング深さが、前記第1導電型の半導体領域表面から、該第1導電型の半導体領域と前記第2導電型の半導体領域との境界までの深さの1/2から2/3までの範囲にあることを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記露出した第2導電型の半導体領域の露出面に、第2導電型の不純物を導入して第2高濃度領域を形成する工程をさらに備えることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
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