JP2011134985A - トレンチゲート型半導体装置とその製造方法 - Google Patents

トレンチゲート型半導体装置とその製造方法 Download PDF

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Abstract

【課題】、チャネルの高密度化と寄生ＢＪＴのベース抵抗の低抵抗化を両立するトレンチゲート型半導体装置とその製造方法を提供すること。
【解決手段】トレンチゲート構造が、ゲート電極５上であって前記第１トレンチ４の上部に充填される絶縁体６を備え、ソース領域７の下端面が前記ゲート電極５の上面より下方に位置するとともに、複数の第１のトレンチ４に挟まれる半導体基板部分の表面が、該表面で最大開口幅を有する傾斜を有し、底部が前記ソース領域７の下端面より下方に位置する第２トレンチ８を備え、該第２トレンチ８の内表面には前記第１トレンチ４に接する前記ソース領域７とｐ型ボディ・コンタクト領域９とを備えるトレンチゲート型半導体装置とする。
【選択図】 図１

Description

本発明は電源スイッチング用のＭＯＳ型半導体装置に関し、さらにはトレンチゲート型半導体装置とその製造方法に関する。詳しくは、セルフアラインにより形成されるソース領域とコンタクト・トレンチを有するトレンチゲートＭＯＳＦＥＴまたはＩＧＢＴと、その製造方法に関する。
一般的に電源スイッチング用の半導体装置には、オフしたときは、加わる電圧を保持し、オンしたときには電流を流す際の抵抗（オン抵抗）が低いことが性能として求められる。保持できる電圧（耐圧）が数十ボルトである低耐圧半導体装置はオン抵抗の多くの部分をＭＯＳ構造部分のチャネル抵抗が占めるため、単位面積当たりのチャネル抵抗を下げるためにチャネルを高密度化しやすいトレンチゲート構造を有する半導体装置（トレンチゲート型ＭＯＳＦＥＴまたはＩＧＢＴなど）が主流となっている。チャネルの高密度化を進めるため、ゲートがその中に形成されたトレンチ（トレンチゲート）の間隔はますます狭められている。
以下、標準的なトレンチゲート型ＭＯＳＦＥＴの層構成について説明する。このトレンチゲート型ＭＯＳＦＥＴは低抵抗ｎ型基板の裏面をドレイン層とし、その上に耐圧を保持するための高抵抗ｎ型ドリフト層を備え、その表面側にｐ型ボディ領域を有する。さらにｐ型ボディ領域内の表層には選択的にｎ+ソース領域とｐ+ボディ・コンタクト領域とが設けられている。ｐ型ボディ領域の表面の前記ｎ+ソース領域と接する位置に、底面がｎ型ドリフト層に到達するトレンチが形成されている。このトレンチの内壁にはゲート酸化膜が形成され、これを介してゲート電極となるポリシリコンが充填されている。このゲート電極の上にはシリコン酸化膜などの絶縁体が設けられ、さらにその上には前記ｎ+ソース領域表面と前記ｐ+ボディ・コンタクト領域表面とに共通に接触するソース電極が覆っている。ソース電極がこれらｎ+ソース領域表面とｐ+ボディ・コンタクト領域表面とに接触するコンタクト領域を形成する際にはそれ以外の領域を覆うマスクパターンを形成して、ゲート電極やドレイン層に短絡しないようにする必要がある。そのため、マスクパターンのアライメントずれを考慮した寸法的に余裕を持った設計にする必要があるので、チャネルを含めたパターンの高密度化を進める際の障壁となっていた。
この障壁を克服するため、図２に示すように、トレンチゲート型ＭＯＳＦＥＴに用いられている前記ゲート電極（ゲートポリシリコン）１００の上層部をエッチングして削って基板表面１０１より、充填したゲートポリシリコン１００の表面高さを低くする。削られたゲートポリシリコン１００と基板表面１０１を覆うシリコン酸化膜１０２をマスクにしてトレンチ１０３側壁への斜めイオン注入によりｎ+ソース領域１０４をトレンチ１０３上部側壁に形成する方法および構造が考案されている（特許文献１、２、非特許文献１）。このようにｎ+ソース領域１０４をトレンチ１０３上部側壁に形成する構造とすることによりマスクアライメントを省くことができ、アライメントずれが生じないので、予めずれがあることを考慮に入れる設計の必要が無くなり、高密度化をさらに進めることができる。
これに対して、図２（ｂ）に示すように、ｎ+ソース領域１１２をマスク無しにセルフアライン方式でつくり、なおかつ寄生ＢＪＴのボディ抵抗を低くするように工夫されたトレンチゲート型ＭＯＳＦＥＴ構造が考案されている（特許文献３）。
このトレンチゲート型ＭＯＳＦＥＴ構造およびその製造方法によれば、ポリシリコンゲート１１４が下部に形成されたトレンチ１１３の上部をさらに絶縁体１１５で埋め込んだ後、ｎ+ソース領域１１２が形成されたシリコンの表面全体を少しエッチングして絶縁体１１５の上面より低くする。このようにして形成された絶縁体１１５とシリコンの段差を利用してスペーサーを形成する。このスペーサーをマスクとしてシリコンをエッチングして寄生ＢＪＴのボディ抵抗を低減するためのボディ・コンタクト・トレンチ１１６を形成する。このような方法を用いることによりｎ+ソース領域１１２とボディ・コンタクト・トレンチ１１６をマスクを用いずに確実に形成し、高いチャネル密度と低いボディ抵抗を両立させている。
また、半導体基板にメサ領域によって互いに隔離された複数のトレンチと、トレンチ内に絶縁膜を介して充填されるポリシリコンゲート電極とを形成し、ゲート電極上に凹部を形成する。この基板表面に絶縁膜を形成する。平坦化処理により、前記絶縁膜が基板表面より低い前記ゲート電極上の凹部を埋め、前記基板表面を露出させる。前記ゲート電極上の凹部を埋める絶縁膜をマスクとして複数のトレンチ間をエッチングし、トレンチ間の基板表面にコンタクトホールを形成する製造方法に関する記載がある（特許文献４）。
米国特許第６８１８９４６号明細書 米国特許第６３５１００９号明細書 米国特許第６９２１９３９号明細書 特開２００６−１５７０１６号公報 Ｂｉｎｇ−Ｙｕｅ Ｔｓｕｉ ｅｔ ａｌ，"ア ノベル フリー セルフ アラインド プロセス フォー ハイ セル デンシティ トレンチ ゲート パワー モスエフイーティズ（Ａ Ｎｏｖｅｌ Ｆｕｌｌｙ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｐｒｏｃｅｓｓ ｆｏｒ Ｈｉｇｈ Ｃｅｌｌ Ｄｅｎｓｉｔｙ Ｔｒｅｎｃｈ Ｇａｔｅ Ｐｏｗｅｒ ＭＯＳＦＥＴｓ）"， ＩＥＥＥ ＩＳＰＳＤ ２００４ Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ２００４ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ，ｋｉｔａｋｙｕｓｈｕ
しかしながら、前記特許文献１、２の場合、トレンチの間隔を狭めていくほどｎ+ソース領域で挟まれるボディ領域は狭くなる。これはｎ+ソース領域、ボディ領域、ドリフト領域で構成される寄生ＢＪＴ （Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）のボディ抵抗が高くなることを意味する。この場合、ドリフト領域とｎ+ソース領域の間でアバランシェ降伏が起きる際に、寄生ＢＪＴがターン・オンし易いので、アバランシェ耐量が低くなり易いという問題がある。
前記特許文献３の場合、スペーサーの幅はシリコン表面のエッチング量に依存するので、ｎ+ソース領域の幅を微小にするためにはスペーサーの幅を微小にする必要がある。すなわちエッチングの量を微小にする必要があり製造工程の制御が難しいという問題がある。また不純物濃度の高いｎ+ソース領域の表面部分がエッチングされ削られるので、後に残ったｎ+ソース領域表面の不純物濃度が低くなるので、ソース電極とのコンタクト抵抗が高くなり易いという問題がある。
本発明は前述のような状況を鑑みてなされたものであり、本発明の目的は、チャネルの高密度化と寄生ＢＪＴのボディ抵抗の低抵抗化を両立するトレンチゲート型半導体装置とその製造方法を提供することである。
本発明の目的を達成するために、第２導電型ドリフト領域と第１導電型ボディ領域とをこの順に備える半導体基板が、該半導体基板の前記第１導電型ボディ領域の表面に選択的に第２導電型ソース領域と、前記第１導電型ボディ領域の表面から、前記第２導電型のソース領域に接するとともに、底面が前記ドリフト領域に達する複数の第１トレンチと、前記第１トレンチ下部の内壁にゲート絶縁膜を介して充填されるポリシリコンゲート電極と、該ポリシリコンゲート電極上であって前記第１トレンチの上部に充填される絶縁体とを備え、前記第２導電型ソース領域の下端面が前記ポリシリコンゲート電極の上面より下方に位置するとともに、前記複数の第１トレンチに挟まれる前記半導体基板部分の表面が、該表面で最大開口幅を有する傾斜を有し、底部が前記ソース領域の下端面より下方に位置する第２トレンチを備え、該第２トレンチの内表面には前記第１トレンチに接する前記第２導電型ソース領域と第１導電型ボディ・コンタクト領域とを備え，前記第２導電型ソース領域は前記第１表面側が高濃度であるトレンチゲート型半導体装置とする。前記半導体装置がＭＯＳＦＥＴまたはＩＧＢＴであることが好ましい。
また、半導体基板の表面に、絶縁膜をマスクにして形成した複数の第１トレンチ下部の内壁にゲート絶縁膜を介して充填されるポリシリコンゲート電極を形成する工程、前記絶縁膜と前記ポリシリコンゲート電極をマスクにして前記トレンチ上部側壁にソース領域を形成する工程、前記第１トレンチ内の上部に絶縁体を前記半導体基板の表面と面一に充填する工程、前記絶縁体をマスクにして前記複数の第１トレンチ間に挟まれる半導体基板の表面に、第１トレンチ側壁から前記ソース領域の下端面より下方に位置する底面に至る傾斜に前記ソース領域を露出させるように第２トレンチを形成する工程、前記第２トレンチの内面に沿って第１導電型のボディ・コンタクト領域を形成する工程を有するトレンチゲート型半導体装置の製造方法によって前記本発明の目的が達成される。
前記ソース領域が前記第１トレンチの上部側壁への斜めイオン注入によって形成されるトレンチゲート型半導体装置の製造方法とすることが好ましい。また、前記ソース領域が前記第１トレンチの上部側壁への気相拡散によって形成されるトレンチゲート型半導体装置の製造方法とすることも好適である。さらに、前記ソース領域が前記第１トレンチの上部側壁への固相拡散によって形成されるトレンチゲート型半導体装置の製造方法とすることもできる。またさらに、前記第１トレンチ内の上部に絶縁体を前記半導体基板の表面と面一に充填する工程が前記半導体基板上に絶縁体を堆積させた後、化学的機械的研磨装置により絶縁体を前記半導体基板の表面と面一に研磨することにより得られる工程であるトレンチゲート型半導体装置の製造方法とすることも望ましい。
また、前記第２トレンチを形成する方法が化学反応的イオンエッチング方法であるトレンチゲート型半導体装置の製造方法とすることもできる。前記第２トレンチを形成する方法が異方性のウエットエッチングであるトレンチゲート型半導体装置の製造方法とすることもできる。
本発明によれば、チャネルの高密度化と寄生ＢＪＴのボディ抵抗の低抵抗化を両立する半導体装置を提供することができる。
本発明にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図である。 従来のトレンチゲート型ＭＯＳＦＥＴを示す要部断面図である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その１）である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その２）である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その３）である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その４）である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その５）である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その６）である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その７）である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その８）である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その９）である。 本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法を示す要部断面図（その１０）である。 ボディ・コンタクト・トレンチの傾斜が急峻になったときの要部断面図（その１）である。 ｎ+ソース領域の一部がオーバーエッチングされたときの要部断面図（その１）である。 ｎ+ソース領域の一部がオーバーエッチングされたときの要部断面図（その２）である。 ｎ+ソース領域の一部がオーバーエッチングされたときの要部断面図（その３）である。 ｎ+ソース領域を表面からのイオン注入と熱拡散によって形成したときの要部断面図である。
以下、本発明のトレンチゲート型半導体装置とその製造方法にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
（構造について）
図１に本発明のトレンチゲート型半導体装置にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図を示す。ドレイン領域１となる高濃度のｎ型シリコン基板の上に低濃度のｎ型ドリフト領域２が形成される。低濃度のｎ型ドリフト領域２の上には低濃度のｐ型ボディ領域３が形成されている。ｐ型ボディ領域３の表面から選択的に第１トレンチ４が複数形成される。この第１トレンチ４の深さはｎ型ドリフト領域２に達する。この第１トレンチ４内の下部にはゲート酸化膜１０を介してゲート電極５となるポリシリコンが充填されている。第１トレンチ４内のポリシリコンゲート電極５の上部には絶縁体６が充填されている。ポリシリコンゲート電極５の充填されていない第１トレンチ４上部側壁に沿うようにｎ+ソース領域７が形成されている。複数の第１トレンチ４の内、隣接する第１トレンチ４間に挟まれた領域は全体にわたって第１トレンチ４内に充填されている絶縁体６の底面よりもさらに低い底面を有する凹部を備えている。この凹部をボディ・コンタクト・トレンチ（第２トレンチ）８とする。このボディ・コンタクト・トレンチ（第２トレンチ）８内にはｎ+ソース領域７の表面が露出し、さらにはｐ型ボディ領域３の表層の設けられるｐ+ボディ・コンタクト領域９と接している。またボディ・コンタクト・トレンチ（第２トレンチ）８はソース電極に接触している。
（動作について）
ゲート電極に閾値電圧以上の電圧が印加されると第１トレンチ４内のゲート酸化膜１０を介して接するｐ型ボディ領域３表面に沿ってｎチャネル１３が形成される。ドレイン電極１１とソース電極１２の間には電圧に応じた電流がドレイン領域１−ｎ型ドリフト領域２−ｎチャネル１３−ｎ+ソース領域７を通って流れる。この例示されているｎ型ＭＯＳＦＥＴでは電流のキャリアはソース電極１２から注入される電子であるので、電子の流れで説明すると、前述の電流の流れる方向とは逆方向になる。ゲート電極５に電圧が印加されていないときにはドレイン電極１１とソース電極１２の間にかけられる電圧はｐ型ボディ領域３とドリフト領域２で構成されるｐｎ接合で保持され、このときに広がる空乏層は主にドリフト領域２側に広がる。ドレイン電極１１とソース電極１２の間にかけられる電圧を高くしていくとｐｎ接合における電界が次第に強くなりアバランシェ降伏にいたる。このときに生じたホールと電子の内、ホールはｐ型ボディ領域３を流れてｐ+ボディ・コンタクト領域からソース電極１２に引き抜かれる。このホール電流の経路となるｐ型ボディ領域３にはホール電流が流れた分だけ電圧降下が生じる。この電圧降下がｎ+ソース領域７とｐ型ボディ領域３で構成されるｐｎ接合の内蔵電位（およそ０．６Ｖ）よりも高くなるとこのｐｎ接合が順方向バイアスとなりｎ+ソース領域からｐ型ボディ領域３へ電子が注入される。この電子の注入により寄生ＢＪＴがターン・オンする。多くの場合、許容できる電流密度以上の電流が流れるため素子は破壊に至る。寄生ＢＪＴのターン・オンを防ぐためには寄生ＢＪＴのボディ抵抗すなわちｐ型ボディ領域３の抵抗を下げることが有効である。
本発明の構造はホール電流の生じるｐ型ボディ領域３とドリフト領域２で構成されるｐｎ接合とホール電流が引き抜かれるボディ・コンタクト領域９が近く距離が短いためボディ抵抗は低くなる。またボディ・コンタクト領域９の底部がｎ+ソース領域７よりも深く形成されているため、ｎ+ソース領域７周辺の電位はホール電流による電圧降下の影響を受けにくい。
（製造方法について）
次に図３〜図１２を用いて本発明にかかるトレンチゲート型ＭＯＳＦＥＴの製造方法について説明する。ドレイン領域１となる高濃度ｎ型シリコン基板の上に低濃度ｎ型ドリフト領域２をエピタキシャル成長により形成する（図３）。表面からのボロンのイオン注入と熱拡散によってｐ型ボディ領域３を形成する（図４）。次に表面にＳｉＮ膜を形成し、第１トレンチ４を形成する部分のみを開口するパターンを形成する。残されたＳｉＮ膜をマスクにしてトレンチエッチングを行う（図５）。このようなエッチングは一般的なＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によって行われる。シリコンの熱酸化によりゲート酸化膜１０を形成し、第１トレンチ４をポリシリコン５で充填する（図６）。次にポリシリコン５を第１トレンチ４の側壁が所定の位置まで露出するようにエッチングし、露出した第１トレンチ４の側壁に対して砒素をイオン注入してｎ+ソース領域７を形成する（図７）。第１トレンチ４の側壁にイオンを注入するためにこのイオン注入は垂直から傾けて行われる。このイオン注入の際には、表面のＳｉＮ膜と第１トレンチ４内のポリシリコン５がマスクとして機能する。そして、表面のＳｉＮ膜を除去し、第１トレンチ４を絶縁体６で充填する（図８）。この際、用いられる絶縁体はＬＴＯ （Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）が望ましい。次に第１トレンチ４内に充填された絶縁体６の上面がトレンチが形成されていないシリコン基板表面と同じ高さになるように平坦化する（図９）。この平坦化はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）が望ましい。そして第１トレンチ４内に充填された絶縁体６をマスクにしてエッチングが行われ、ボディ・コンタクト・トレンチ（第２トレンチ）８が形成される（図１０）。ここで形成されるボディ・コンタクト・トレンチ（第２トレンチ）８の側壁は、第１トレンチ４の上端部近傍と、ゲート電極の上面より深い位置となるボディ・コンタクト・トレンチ（第２トレンチ）８の底部とを結ぶ傾斜を持つ。このような傾斜を持たせることによってｎ+ソース領域７を残しつつ、ポリシリコンゲート電極５の表面より深い位置に底部を有するボディ・コンタクト・トレンチ（第２トレンチ）８がエッチングにより形成される。またこのボディ・コンタクト・トレンチ（第２トレンチ）８の形成の際にはフォトリソグラフィを用いないため、アライメントずれを考慮した寸法的な余裕を持った設計とする必要が無いので、その分チップサイズを小さくできる。
次に全体に対してＢＦ2イオンを注入しｐ+ボディ・コンタクト領域９を形成する（図１１）。このときの不純物濃度はｐ型ボディ領域３のコンタクト抵抗を下げるため十分高く、かつｎ+ソース領域７の濃度よりも低く形成される。そして最後に、表面にソース電極１１、裏面にドレイン電極１２が形成される（図１２）。
前記第１トレンチ４の上端部近傍とボディ・コンタクト・トレンチ（第２トレンチ）８の底部とを結ぶ傾斜の角度について説明する。まず、図１３に示すように平面からの傾斜角を大きくし、第１トレンチ４の相互の間隔を狭くしてチャネルの高密度化を進めると、ボディ・コンタクト・トレンチ（第２トレンチ）８がｎチャネル１３の形成に影響することがある。図１３に示すように、第１トレンチ４の相互の間隔が狭くなってくるとｐ+ボディ・コンタクト領域９とゲート酸化膜１０が近くなってくる。するとｎチャネル１３の形成領域に対してｐ+ボディ・コンタクト領域９の濃度が支配的となる。ｐ+ボディ・コンタクト領域９はコンタクト抵抗を下げるために高濃度となっているため、この影響がｎチャネル１３に及ぶと閾値が非常に高くなることがある。このことを考慮し第１トレンチ４の間隔は閾値がｐ+ボディ・コンタクト領域９に影響されない程度にボディ・コンタクト・トレンチ（第２トレンチ）８の傾斜角を小さくしてトレンチ間の間隔を広くする必要がある。
次に、ボディ・コンタクト・トレンチ（第２トレンチ）８を形成する際に、ｎ+ソース領域７がすべてエッチングされる程度に、傾斜の始まる第１トレンチ４内絶縁体６側壁との接点が第１トレンチ４上端部から下方に下がると、ｎ+ソース領域７が無くなるためＭＯＳＦＥＴとして機能しないので、好ましくない。本発明にかかる製造方法によれば、第１トレンチ４内の絶縁体６をマスクとしてボディ・コンタクト・トレンチ（第２トレンチ）８を形成するので、ボディ・コンタクト・トレンチ（第２トレンチ）８の絶縁体６に接する部分が多少エッチングされて下方に下がることは製造上避けられない。
ボディ・コンタクト・トレンチ（第２トレンチ）８の絶縁体６に接する上端部分が、このエッチングで第１トレンチ４上端部から下がる程度（オーバーエッチングとする）によって、本発明の半導体装置が特性的にどのような影響を受け得るかを説明する。図１４に表面のｎ+ソース領域７が一部エッチングされ少なくなった状態の要部断面図を示す。この状態ではオーバーエッチングされたことによる不具合は特には無い。むしろｎ+ソース領域７が小さくなることにより、ｎ+ソース領域７自体の抵抗が下がるため特性上良いといえる。図１５にｎ+ソース領域７が完全にエッチングされて無くなった状態の要部断面図を示す。この状態の場合、もはやＭＯＳＦＥＴとしては機能しない。図１５に示すような過剰なオーバーエッチングを避けるには、図１６に示すように、ポリシリコンゲート電極５の上面をより低くして、ｎ+ソース領域７の表面からの深さを深くすれば良い。図１６は図１５と同程度にオーバーエッチングされつつもｎ+ソース領域７がエッチングされずに残っている場合の要部断面図を示す。このようにオーバーエッチングの量が大きくともポリシリコンゲート電極５のエッチングの量を大きく、すなわち、ゲート電極５の上面の高さを低くし、ｎ+ソース領域７を表面から深い位置まで形成することによって確実にｎ+ソース領域を残すことができる。しかも、ｎ+ソース領域７を形成するのに、第１トレンチ４の側壁へのイオン注入は垂直から傾けて行われるので、第１トレンチ４の側壁側の不純物濃度が一様に高くなっている。このため、第２トレンチ形成によってｎ+ソース領域７の残っている部分が少なくなっても不純物濃度の高い側壁部分が残ることになる。
図１７にｎ+ソース領域７を、第１トレンチ４の側壁面からではなく、基板表面からのイオン注入と熱拡散によって形成した場合の断面図を示す。ｎ+ソース領域７を基板表面からのイオン注入と熱拡散によって形成した場合、オーバーエッチングが無ければ、問題なく、本発明と同様の効果を実現できる。しかし、オーバーエッチングが大きい場合、それに応じてｎ+ソース領域７を深く形成する必要がある。この場合、仮にオーバーエッチング後にｎ+ソース領域７が残ったとしても、ｎ+ソース領域７の最も濃度の高い表面部分がエッチングされ、不純物濃度の低い部分が残るためｎ+ソース領域７のコンタクト抵抗は非常に高くなるので好ましくない。従って、図１７の場合の製造方法では、ボディ・コンタクト・トレンチ（第２トレンチ）８を形成するための適正エッチングの幅が狭い。このように本発明に用いられるｎ+ソース領域７は基板表面から拡散されたものよりも、トレンチの側壁から拡散されたものの方がより望ましい。
以上説明した実施例によれば、隣り合うトレンチの間隔をＭＯＳＦＥＴ機能が保たれる範囲の極限まで狭めることができ、ｎチャネルを高密度化することによる低いオン抵抗を実現できる。さらに形成されたトレンチの間には自己整合的にボディ・コンタクト・トレンチを形成することができ、高いアバランシェ耐量も実現できる。また、以上の実施例の説明では、トレンチゲート型ＭＯＳＦＥＴを用いて本発明について説明したが、トレンチゲート型ＩＧＢＴについても、表面側のトレンチゲート構造は同様の構造とすることができるので、本発明を適用できる。
１ ドレイン領域
２ ドリフト領域
３ ｐ型ボディ領域
４ 第１トレンチ
５ ゲート電極
６ 絶縁体
７ ｎ+ソース領域
８ ボディ・コンタクト・トレンチ（第２トレンチ）
９ ボディ・コンタクト領域
１０ ゲート酸化膜
１１ ドレイン電極
１２ ソース電極
１３ ｎチャネル

Claims (10)

  1. 第２導電型ドリフト領域と第１導電型ボディ領域とをこの順に備える半導体基板が、該半導体基板の前記第１導電型ボディ領域の表面に選択的に第２導電型ソース領域と、前記第１導電型ボディ領域の表面から、前記第２導電型のソース領域に接するとともに、底面が前記ドリフト領域に達する複数の第１トレンチと、前記第１トレンチ下部の内壁にゲート絶縁膜を介して充填されるポリシリコンゲート電極と、該ポリシリコンゲート電極上であって前記第１トレンチの上部に充填される絶縁体とを備え、前記第２導電型ソース領域の下端面が前記ポリシリコンゲート電極の上面より下方に位置するとともに、前記複数の第１トレンチに挟まれる前記半導体基板部分の表面が、該表面で最大開口幅を有する傾斜を有し、底部が前記ソース領域の下端面より下方に位置する第２トレンチを備え、該第２トレンチの内表面には前記第１トレンチに接する前記第２導電型ソース領域と第１導電型ボディ・コンタクト領域とを備え，前記第２導電型ソース領域は前記第１表面側が高濃度であることを特徴とするトレンチゲート型半導体装置。
  2. 前記半導体装置がＭＯＳＦＥＴであることを特徴とする請求項１に記載のトレンチゲート型半導体装置。
  3. 前記半導体装置がＩＧＢＴであることを特徴とする請求項１に記載のトレンチゲート型半導体装置。
  4. 半導体基板の表面に、絶縁膜をマスクにして形成した複数の第１トレンチ下部の内壁にゲート絶縁膜を介して充填されるポリシリコンゲート電極を形成する工程、前記絶縁膜と前記ポリシリコンゲート電極をマスクにして前記トレンチ上部側壁にソース領域を形成する工程、前記第１トレンチ内の上部に絶縁体を前記半導体基板の表面と面一に充填する工程、前記絶縁体をマスクにして前記複数の第１トレンチ間に挟まれる半導体基板の表面に、第１トレンチ側壁から前記ソース領域の下端面より下方に位置する底面に至る傾斜に前記ソース領域を露出させるように第２トレンチを形成する工程、前記第２トレンチの内面に沿って第１導電型のボディ・コンタクト領域を形成する工程を有することを特徴とするトレンチゲート型半導体装置の製造方法。
  5. 前記ソース領域が前記第１トレンチの上部側壁への斜めイオン注入によって形成されることを特徴とする請求項４に記載のトレンチゲート型半導体装置の製造方法。
  6. 前記ソース領域が前記第１トレンチの上部側壁への気相拡散によって形成されることを特徴とする請求項４に記載のトレンチゲート型半導体装置の製造方法。
  7. 前記ソース領域が前記第１トレンチの上部側壁への固相拡散によって形成される請求項４に記載のトレンチゲート型半導体装置の製造方法。
  8. 前記第１トレンチ内の上部に絶縁体を前記半導体基板の表面と面一に充填する工程が前記半導体基板上に絶縁体を堆積させた後、化学的機械的研磨装置により絶縁体を前記半導体基板の表面と面一に研磨することにより得られる工程であることを特徴とする請求項４に記載のトレンチゲート型半導体装置の製造方法。
  9. 前記第２トレンチを形成する方法が化学反応的イオンエッチング方法である請求項４に記載のトレンチゲート型半導体装置の製造方法。
  10. 前記第２トレンチを形成する方法が異方性のウエットエッチングである請求項４に記載のトレンチゲート型半導体装置の製造方法。

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