JP7102919B2 - 半導体装置の製造方法 - Google Patents

Description

本明細書が開示する技術は、半導体装置及び半導体装置の製造方法に関する。

特許文献１は、トレンチゲート部を備える半導体装置を開示する。特許文献１には、半導体層内に各種の半導体領域を形成した後に、トレンチゲート部を形成する製造方法が開示されている。

特開２００９－４３９６６号公報

半導体層内に各種の半導体領域を形成した後にトレンチゲート部を形成すると、トレンチゲート部のゲート絶縁膜を形成するときの熱処理等によって、各種の半導体領域の不純物濃度がバラツキを持って変動し、半導体装置の特性が安定しないという問題がある。

このような問題を解決するためには、トレンチゲート部を形成した後に、半導体層内に各種の半導体領域を形成すればよい。ところが、トレンチゲート部のゲート電極の上面を被覆するキャップ絶縁膜を加工するときのマスクズレによって、そのキャップ絶縁膜に形状バラツキが発生することが分かってきた。キャップ絶縁膜の形状バラツキは、トレンチゲート部の側面からキャップ絶縁膜が張り出す長さのバラツキである。このため、トレンチゲート部を形成した後に、イオン注入技術を利用してトレンチゲート部の側面に隣接する位置にソース領域を形成しようとすると、注入される不純物の濃度及び大きさがキャップ絶縁膜の張り出し部の形状バラツキに依存してバラツクことが分かってきた。ソース領域のバラツキは、半導体装置の電気的特性（オン抵抗等）のバラツキを生じさせる。

本明細書は、トレンチゲート部を備える半導体装置において、電気的特性のバラツキを抑える技術を提供することを目的とする。

本明細書が開示するトレンチゲート部を備える半導体装置の製造方法は、半導体層の表面から深部に向けて伸びる第１トレンチを形成する工程と、前記半導体層の前記表面及び前記第１トレンチの内壁面を被覆するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が被膜された前記第１トレンチ内にゲート電極を充填する工程と、前記第１トレンチ内に充填された前記ゲート電極の上面を被覆するキャップ絶縁膜を形成する工程と、前記キャップ絶縁膜を残すように、前記半導体層の前記表面を被覆する前記ゲート絶縁膜を除去して前記半導体層の前記表面を露出させる工程と、露出した前記半導体層の前記表面から前記第１トレンチよりも浅い深さを有する前記第２トレンチを形成する工程であって、前記第２トレンチが前記第１トレンチの側面に隣接する、第２トレンチを形成する工程と、前記第２トレンチ内にポリシリコンを充填する工程と、前記ポリシリコンに接する主電極を形成する工程と、を備えることができる。この製造方法によると、前記キャップ絶縁膜の張り出し部に起因した形状バラツキが存在したとしても、前記第２トレンチを形成するときに、前記キャップ絶縁膜の張り出し部の少なくとも一部がエッチングされることから、その張り出し部の形状バラツキの影響が低減される。このため、前記第２トレンチ内に充填される前記ポリシリコンは、所望の形状で形成され得る。これにより、半導体装置の電気的特性のバラツキが抑えられる。

上記製造方法の前記ポリシリコンを充填する工程では、前記ポリシリコンの一部が前記キャップ絶縁膜上にも形成されてもよい。この場合、前記主電極を形成する工程では、前記キャップ絶縁膜上において前記ポリシリコンに接するように前記主電極の一部が形成される。この製造方法で製造される半導体装置では、前記ポリシリコンと前記主電極の接触面積が大きくなり、前記ポリシリコンと前記主電極の接触抵抗が低減される。このため、この製造方法で製造される半導体装置は、微細化に有利な形態を有している。

上記製造方法の前記ポリシリコンを充填する工程では、前記トレンチゲート部上に位置する前記ポリシリコンに溝が形成されてもよい。この場合、前記主電極を形成する工程では、前記ポリシリコンの前記溝内に前記主電極の一部が形成される。この製造方法で製造される半導体装置では、前記ポリシリコンと前記主電極の接触面積がさらに大きくなり、前記ポリシリコンと前記主電極の接触抵抗がさらに低減される。このため、この製造方法で製造される半導体装置は、微細化に特に有利な形態を有している。

上記製造方法は、前記半導体層の前記表面から前記深部に向けて伸びる第３トレンチを形成する工程であって、前記第３トレンチが前記第２トレンチを間に置いて前記トレンチゲート部の側面に対向する、第３トレンチを形成する工程、をさらに備えていてもよい。この場合、前記主電極を形成する工程では、前記主電極の一部が前記第３トレンチ内に充填される。この製造方法で製造される半導体装置は、前記第３トレンチ内に前記主電極の一部が充填されたトレンチコンタクト部を備えている。このような半導体装置では、前記トレンチゲート部と前記トレンチコンタクト部の間の狭い領域に、所望の形状で半導体領域を形成することが難しいという問題がある。上記製造方法で製造される半導体装置は、前記第２トレンチ内に所望の形状のポリシリコンを形成することができることから、このような狭い領域にも所望の形状の半導体領域を形成することができる。

本明細書が開示するトレンチゲート部を備える半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域上に設けられており、前記トレンチゲート部の側面に接する第２導電型の第２半導体領域と、前記第２半導体領域上に設けられており、前記トレンチゲート部の側面に接する第１導電型の第３半導体領域と、前記第３半導体領域に接する主電極と、を備えることができる。前記第３半導体領域の材料が、ポリシリコンである。

上記半導体装置では、前記第３半導体領域が、前記トレンチゲート部上にも設けられており、前記トレンチゲート部上において前記主電極に接していてもよい。この半導体装置は、前記第３半導体領域と前記主電極の接触面積が大きくなり、前記第３半導体領域と前記主電極の接触抵抗が低減される。このため、この導体装置は、微細化に有利な形態を有している。

上記半導体装置では、前記トレンチゲート部上に位置する前記第３半導体領域に溝が形成されていてもよい。この場合、前記主電極の一部がその溝内に充填されている。この半導体装置では、前記第３半導体領域と前記主電極の接触面積がさらに大きくなり、前記第３半導体領域と前記主電極の接触抵抗がさらに低減される。このため、この半導体装置は、微細化に特に有利な形態を有している。

上記半導体装置では、前記主電極の一部が、前記第２半導体領域及び前記第３半導体領域を間に置いて前記トレンチゲート部の側面に対向する位置に設けられているトレンチ内に充填されていてもよい。

半導体装置の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 半導体装置を製造する一工程の要部断面図を模式的に示す。 変形例の半導体装置の要部断面図を模式的に示す。

図１に示されるように、半導体装置１は、縦型のMOSFET（Metal Oxide Semiconductor Field Effect Transistor）であり、半導体層２０、半導体層２０の裏面２０Ａを被膜するように設けられているドレイン電極１２、半導体層２０の表層部に形成されているトレンチゲート部１４及び半導体層２０の表面２０Ｂを被膜するように設けられているソース電極１８を備えている。ソース電極１８の一部は、半導体層２０の表層部に設けられたトレンチ内に充填されており、トレンチコンタクト部１８ａを構成している。このようなトレンチコンタクト部１８ａは、アバランシェ降伏時に正孔を効率的に排出し、アバランシェ耐量を向上させることができる。

半導体層２０は、ｎ⁺型のドレイン領域２２、ｎ^-型のドリフト領域２４、ｐ型のボディ領域２６、ｐ⁺型のボディコンタクト領域２７及びｎ⁺型のソース領域２８を有している。ドレイン領域２２、ドリフト領域２４、ボディ領域２６及びボディコンタクト領域２７の材料は、この例では単結晶シリコンである。ソース領域２８の材料は、この例ではポリシリコンである。

ドレイン領域２２は、半導体層２０の裏層部に設けられており、半導体層２０の裏面２０Ａに露出している。ドレイン領域２２は、ドレイン電極１２にオーミック接触している。

ドリフト領域２４、ドレイン領域２２上に設けられており、ドレイン領域２２とボディ領域２６の間に配置されている。ドリフト領域２４の不純物濃度は、ドレイン領域２２の不純物濃度よりも薄い。ドリフト領域２４は、第１半導体領域の一例である。

ボディ領域２６は、ドリフト領域２４上に設けられており、ドリフト領域２４とソース領域２８の間に配置されており、トレンチゲート部１４の側面に接している。ボディ領域２６は、第２半導体領域の一例である。

ボディコンタクト領域２７は、ボディ領域２６上に設けられており、半導体層２０の表面２０Ｂに露出している。ボディコンタクト領域２７は、トレンチコンタクト部１８ａの側面及び底面に接するようにトレンチコンタクト部１８ａの周囲を取り囲むように設けられている。ボディコンタクト領域２７の不純物濃度は、ボディ領域２６の不純物濃度よりも濃い。ボディコンタクト領域２７は、ソース電極１８にオーミック接触している。

ソース領域２８は、ボディ領域２６上に設けられており、トレンチゲート部１４の側面及び上面に接しており、ソース電極１８にオーミック接触している。トレンチゲート部１４の側面に接するように位置するソース領域２８の一部は、後述する製造方法で説明するように、半導体層２０の表面２０Ｂから深部に向けて伸びるトレンチ内に充填されている。トレンチゲート部１４の上面に接するように位置するソース領域２８の一部は、トレンチゲート部１４上においてソース電極１８に接するように構成されている。このように、ソース領域２８とソース電極１８は、広い面積で接触しており、接触抵抗が低い。ソース領域２８の材料は、ｎ型不純物を高濃度に含むポリシリコンである。ソース領域２８は、第３半導体領域の一例である。

トレンチゲート部１４は、隣り合うトレンチコンタクト部１８ａの間に配置されており、半導体層２０の表面２０Ｂからボディ領域２６を貫通してドリフト領域２４に達するトレンチ内に形成されている。トレンチゲート部１４は、トレンチの側面及び底面を被覆するゲート絶縁膜１４ａ、及び、トレンチ内に充填されているゲート電極１４ｂを有している。トレンチゲート部１４はさらに、ゲート電極１４ｂの上面を被覆するキャップ絶縁膜１４ｃを有している。一例では、ゲート絶縁膜１４ａ及びキャップ絶縁膜１４ｃの材料が酸化シリコン（ＳｉＯ₂）である。一例では、ゲート電極１４ｂの材料がポリシリコンである。

半導体装置１は、ドレイン電極１２にソース電極１８よりも高い電圧が印加され、且つゲート電極１４ｂに閾値電圧よりも高い電圧が印加されると、オン状態となる。オン状態では、トレンチゲート部１４の側面に接するボディ領域２６に反転層が形成され、ドレイン電極１２とソース電極１８の間が導通する。一方、半導体装置１は、ドレイン電極１２にソース電極１８よりも高い電圧が印加され、且つゲート電極１４ｂに閾値電圧以下の電圧が印加されると、反転層が消失し、オフ状態となる。このように、半導体装置１は、ゲート電極１４ｂに印加する電圧に基づいてオンとオフが切り換えられるスイッチング素子として機能する。

半導体装置１は、ソース領域２８の材料がポリシリコンであることを特徴とする。後述する製造方法で説明するように、ポリシリコンのソース領域２８は、トレンチゲート部１４のキャップ絶縁膜１４ｃの張り出し部の形状バラツキの影響を抑えることができることから、所望の形状で形成され得る。このため、半導体装置１は、電気的特性（オン抵抗等）のバラツキが小さいという特徴を有する。

次に、半導体装置１の製造方法のうちの表面構造を製造するための工程を説明する。説明を省略する製造工程については、既知の製造方法の技術を採用することができる。

まず、図２Ａに示されるように、ドリフト領域２４とボディ領域２６が積層した半導体層２０を準備する。ボディ領域２６は、イオン注入技術を利用してドリフト領域２４の表層部に形成されてもよく、エピタキシャル成長技術を利用してドリフト領域２４の表面から結晶成長して形成されてもよい。次に、ドライエッチング技術を利用して、半導体層２０の表面２０Ｂから深部に向けて伸びる第１トレンチＴＲ１を形成する。第１トレンチＴＲ１は、ボディ領域２６を貫通してドリフト領域２４に達する深さを有する。

次に、図２Ｂに示されるように、熱酸化技術を利用して、半導体層２０の表面２０Ｂ及び第１トレンチＴＲ１の内壁面を被膜するゲート絶縁膜１４ａを形成する。

次に、図２Ｃに示されるように、第１トレンチＴＲ１内にゲート電極１４ｂを充填する。具体的には、蒸着技術を利用して、第１トレンチＴＲ１を充填するように半導体層２０の表面全体にゲート電極１４ｂを成膜した後に、ウェットエッチング技術を利用して、半導体層２０の表面上に成膜したゲート電極１４ｂを除去し、第１トレンチＴＲ１内にゲート電極１４ｂを残存させる。

次に、図２Ｄに示されるように、熱酸化技術を利用して、ゲート電極１４ｂの上面を被覆するようにキャップ絶縁膜１４ｃを形成する。

次に、図２Ｅに示されるように、キャップ絶縁膜１４ｃを含む範囲を覆うようにマスク３２を形成する。このとき、マスク３２は、第１トレンチＴＲ１の幅方向（短手方向ともいい、この例では紙面左右方向である）の中心線に対して対称となるように形成されるのが望ましい。しかしながら、図２Ｅに示されるように、マスク３２の形成するときのマスクズレにより、この例では、第１トレンチＴＲ１の右側の側面からの張り出し長さ３２Ｒと第１トレンチＴＲ１の左側の側面からの張り出し長さ３２Ｌが相違し、３２Ｒ＜３２Ｌとなっている。

次に、図２Ｆに示されるように、ウェットエッチング技術を利用して、半導体層２０の表面２０Ｂ上を被膜するゲート絶縁膜１４ａを除去し、半導体層２０の表面２０Ｂを露出させる。これにより、トレンチゲート部１４が形成される。このとき、マスク３２の下方に存在するゲート絶縁膜１４ａの一部は、アンダーカットによって除去され、端部に向けて先細りのテーパ形状となる。

次に、図２Ｇに示されるように、マスク３２を除去する。ここで、ゲート電極１４ｂよりも上方にある絶縁膜（ゲート絶縁膜及びキャップ絶縁膜を含む）をキャップ絶縁膜１４ｃと総称する。図２Ｇに示されるように、キャップ絶縁膜１４ｃには、マスク３２のマスクズレに起因して、第１トレンチＴＲ１の右側の側面からの張り出し長さ１４Ｒと第１トレンチＴＲ１の左側の側面からの張り出し長さ１４Ｌが相違する形状バラツキが存在している。

次に、図２Ｈに示されるように、ドライエッチング技術を利用して、半導体層２０の表面２０Ｂから深部に向けて伸びる第２トレンチＴＲ２を形成する。第２トレンチＴＲ２は、第１トレンチＴＲ１の側面に隣接しており、第１トレンチＴＲ１よりも浅い深さを有しており、且つボディ領域２６を超えない深さを有している。このドライエッチング工程では、シリコンのエッチングレートに対する酸化シリコンのエッチングレートの比である選択比の大きいエッチャントが用いられる。しかしながら、キャップ絶縁膜１４ｃの張り出し部分がテーパ形状で厚みが薄いことから、その張り出し部分の少なくとも一部が除去される。このように、キャップ絶縁膜１４ｃの張り出し部の形状バラツキの影響が低減されることから、第１トレンチＴＲ１の右側の側面に形成される第２トレンチＴＲ２と第１トレンチＴＲ１の左側の側面に形成される第２トレンチＴＲ２の形状が概ね一致することができる。

次に、図２Ｉに示されるように、蒸着技術を利用して、第２トレンチＴＲ２を充填するように、半導体層２０の表面全体にポリシリコン層１２８を成膜する。

次に、図２Ｊに示されるように、ドライエッチング技術を利用して、ポリシリコン層１２８の一部を除去し、ソース領域２８を形成する。

次に、図２Ｋに示されるように、ドライエッチング技術を利用して、半導体層２０の表面から深部に向けて伸びる第３トレンチＴＲ３を形成する。第３トレンチＴＲ３は、第２トレンチＴＲ２を間に置いてトレンチゲート部１４の側面に対向する位置に形成され、第２トレンチＴＲ２よりも深い深さを有しており、且つボディ領域２６を超えない深さを有している。さらに、イオン注入技術を利用して、その第３トレンチＴＲ３の側面及び底面にｐ型不純物を導入し、ボディコンタクト領域２７を形成する。最後に、第３トレンチＴＲ３を充填するように、半導体層２０の表面全体にソース電極を形成すると、図１に示す半導体装置１が完成する。

上記した製造方法によると、キャップ絶縁膜１４ｃの張り出し部に起因した形状バラツキが存在したとしても（図２Ｇ参照）、第２トレンチＴＲ２を形成するときに、キャップ絶縁膜１４ｃの張り出し部の少なくとも一部がエッチングされることから、その張り出し部の形状バラツキの影響が低減される（図２Ｈ参照）。このため、第２トレンチＴＲ２内に充填されるポリシリコン層１２８は、所望の形状で形成され得る（図２Ｉ参照）。これにより、上記製造方法で製造される半導体装置１では、ソース領域２８が所望の形状を有することができるので、電気的特性のバラツキが抑えられる。

また、上記製造方法で製造される半導体装置１は、トレンチコンタクト部１８ａを備えていることを特徴とする。このようなトレンチコンタクト部１８ａは、アバランシェ降伏時に正孔を効率的に排出し、アバランシェ耐量を向上させることができる。一方、このようなトレンチコンタクト部１８ａが設けられていると、トレンチコンタクト部１８ａとトレンチゲート部１４の間の距離が短くなる。微細化が進むと、トレンチコンタクト部１８ａとトレンチゲート部１４の間の距離がさらに短くなる。このため、トレンチコンタクト部１８ａとトレンチゲート部１４の間の狭い領域に形成されるソース領域２８もまた微細に形成されなければならない。図２Ｇに示されるように、トレンチゲート部１４のキャップ絶縁膜１４ｃの張り出し部の形状バラツキは、ソース領域が微細になるほど、ソース領域に対する比率が大きくなる。例えば、従来技術のように、イオイン注入技術を利用してソース領域を形成しようとすると、ソース領域が微細になるほど、ソース領域の形状バラツキが大きくなり、電気的特性のバラツキが顕在化してくる。一方、上記製造方法では、キャップ絶縁膜１４ｃの張り出し部の形状バラツキの影響が抑えられる。換言すると、上記製造方法は、トレンチコンタクト部１８ａを有する半導体装置１を製造する場合に特に有用である。

図３に、変形例の半導体装置２を示す。この半導体装置２は、トレンチゲート部１４上に位置するソース領域２８に溝４２が形成されており、その溝４２内にソース電極１８が充填されていることを特徴とする。ソース領域２８にこのような溝４２が形成されていると、ソース領域２８とソース電極１８の接触面積が大きくなり、ソース領域２８とソース電極１８の接触抵抗が低下する。半導体装置２は、微細化した場合でもソース領域２８とソース電極１８の接触抵抗を低くすることができ、微細化に特に有利な形態を有している、ということができる。なお、このような溝４２は、図２Ｊのポリシリコン層１２８を加工する工程において形成されてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。上記実施例では、ＭＯＳＦＥＴを例に説明したが、この例に代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置
１２：ドレイン電極
１４：トレンチゲート部
１４ａ：ゲート絶縁膜
１４ｂ：ゲート電極
１４ｃ：キャップ絶縁膜
１８：ソース電極
１８ａ：トレンチコンタクト部
２０：半導体層
２２：ドレイン領域
２４：ドリフト領域
２６：ボディ領域
２７：ボディコンタクト領域
２８：ソース領域

Claims (3)

1. トレンチゲート部を備える半導体装置の製造方法であって、
   半導体層の表面から深部に向けて伸びる第１トレンチを形成する工程と、
   前記半導体層の前記表面及び前記第１トレンチの内壁面を被覆するゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜が被膜された前記第１トレンチ内にゲート電極を充填する工程と、
   前記第１トレンチ内に充填された前記ゲート電極の上面を被覆するキャップ絶縁膜を形成する工程と、
   前記キャップ絶縁膜を残すように、前記半導体層の前記表面を被覆する前記ゲート絶縁膜を除去して前記半導体層の前記表面を露出させる工程と、
   露出した前記半導体層の前記表面から前記第１トレンチよりも浅い深さを有する第２トレンチを形成する工程であって、前記第２トレンチが前記第１トレンチの側面に隣接する、第２トレンチを形成する工程と、
   前記第２トレンチ内にポリシリコンを充填する工程と、
   前記半導体層の前記表面から前記深部に向けて伸びる第３トレンチを形成する工程であって、前記第３トレンチが前記第２トレンチを間に置いて前記トレンチゲート部の側面に対向する、第３トレンチを形成する工程と、
   前記ポリシリコンに接する主電極を形成する工程と、を備え、
   前記主電極を形成する工程では、前記第３トレンチ内に前記主電極の一部が充填される、半導体装置の製造方法。
2. 前記ポリシリコンを充填する工程では、前記ポリシリコンの一部が前記キャップ絶縁膜上にも形成され、
   前記主電極を形成する工程では、前記キャップ絶縁膜上において前記ポリシリコンに接するように前記主電極の一部が形成される、請求項１に記載の半導体装置の製造方法。
3. 前記ポリシリコンを充填する工程では、前記トレンチゲート部上に位置する前記ポリシリコンに溝が形成され、
   前記主電極を形成する工程では、前記ポリシリコンの前記溝内に前記主電極の一部が形成される、請求項２に記載の半導体装置の製造方法。

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