JP2004134595A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】小型化を図ることが容易なゲートトレンチを有するＭＯＳＦＥＴ型の半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置１００は、Ｎ＋型ソース領域１０５をストライプ状に形成されたゲートトレンチ１１０の内部に形成している。また、ゲートトレンチ１１０の間のメサ部には、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４のみが形成されている。したがって、従来技術に係る半導体装置と比較した場合、メサ部の構成が極めて単純になっており、メサ幅を縮めることによって半導体装置１００の縮小化を諮ることが非常に容易である。
【選択図】 図１
【解決手段】半導体装置１００は、Ｎ＋型ソース領域１０５をストライプ状に形成されたゲートトレンチ１１０の内部に形成している。また、ゲートトレンチ１１０の間のメサ部には、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４のみが形成されている。したがって、従来技術に係る半導体装置と比較した場合、メサ部の構成が極めて単純になっており、メサ幅を縮めることによって半導体装置１００の縮小化を諮ることが非常に容易である。
【選択図】 図１
Description
【０００１】
【発明の属する分野】
本発明は、半導体装置およびその製造法に係り、主として電源回路等に利用されるパワーＭＯＳＦＥＴの構成を有する半導体装置に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴの構成を有する半導体装置において、トレンチゲートを形成したものは、近年、ＤＣ−ＤＣコンバータなど各種電源に幅広く応用されている。このような半導体装置の一例を図４０に示す。図４０は、従来技術に係る半導体装置の例を示す斜視図である。図４０の符号において、２００は半導体装置、２０１はＮ＋型ドレイン層、２０２はＮ−型ドリフト層、２０３はＰ型ボディ層、２０４はＰ＋型拡散領域、２０５はＮ＋型ソース領域、２０６はゲート絶縁膜、２０７はゲート電極膜、２１０はゲートトレンチ、２１１はドレイン電極膜、２１２はソース電極膜、２１３はＰＳＧ膜、Ｗ２はメサ幅を示している。
【０００３】
半導体装置２００は、Ｎ＋型ドレイン層２０１上にＮ−型ドリフト層２０２を積層し、さらにＮ−型ドリフト層２０２上にＰ型ボディ領域２０３を形成している。また、Ｐ型ボディ領域２０３上には、Ｐ＋型拡散領域２０４およびＮ＋型ソース領域２０５を形成している。Ｐ＋型拡散領域２０４は、２つのＮ＋型ソース領域２０５に挟まれるように形成されており、またＮ＋型ソース領域２０５よりもやや深く形成される。Ｎ＋型ソース領域２０５は、Ｐ＋型拡散領域２０４を挟み込むとともに、ゲートトレンチ２１０に隣接するように形成される。ゲートトレンチ２１０は、その底がＮ−型ドリフト層２０２まで達するように形成されており、またその側面にＰ型ボディ領域２０３およびＮ＋型ソース領域２０５が露出している。
【０００４】
さらに、ゲートトレンチ２１０の内面上には、ゲート絶縁膜２０６が形成されている。さらに、ゲート絶縁膜２０６で囲まれる空間を充填するようにゲート電極膜２０７を形成している。また、ゲート絶縁膜２０６の上部は、ゲート電極膜２０７を上方から覆うとともに、ゲートトレンチ２１０の外まで延びて隣接するＮ＋型ソース領域２０５の表面の一部を覆っている。くわえて、ゲート絶縁膜２１０上には、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜２１３を形成している。
【０００５】
また、ＰＳＧ膜２１３およびＰ＋型拡散領域２０４の表面、ならびにＮ＋型ソース領域２０５の露出した表面上には、ソース電極膜２１２を形成している。くわえて、Ｎ＋型ドレイン層２０１の表面上にはドレイン電極膜２１１を形成している。なお、Ｐ＋型拡散領域２０４およびＮ＋型ソース領域２０５は、ストライプ状に形成されており、ゲートトレンチ２１０もこれらに対して平行に、かつストライプ状に形成されている。（このようなものとして、例えば、特許文献１参照。）
【０００６】
ここで、半導体装置２００において、ソース電極膜２１２とドレイン電極膜２１１との間に電圧を印加するとともに、ゲート電極膜２０７とソース電極膜２１２との間に閾値以上の電圧を印加すると、Ｐ型ボディ層２０３のゲート絶縁膜２０６との境界近傍に反転層が形成されてチャネルとなる。そして、このチャネルを通ってドレイン電極膜２１１からソース電極２１２へ電流が流れる。
【０００７】
ところで、このような構成を有する半導体装置において小型化を図る場合には、メサ幅Ｗ２を小さくすることが課題となる。しかし、Ｐ＋型拡散領域２０４およびＮ＋型ソース領域２０５は、ソース電極膜２１２との電気的接続を良好に保つために、一定程度の面積を確保する必要がある。したがって、この構成においてメサ幅Ｗ２を小さくすることは相当な困難が伴う。
【０００８】
また、この問題に対応するために、ソーストレンチを形成してＰ＋型拡散領域およびＮ＋型ソース領域の表面積を増大し、ソース電極膜とＰ＋型拡散領域およびＮ＋型ソース領域との電気的接続の改善を図ったものがある。（このようなものとして、例えば、特許文献２参照。）
【０００９】
しかし、この構成においても、半導体装置を相当程度小型化すると、写真工程の限界からソーストレンチおよびゲートトレンチ、あるいはＰ＋型拡散領域などを所定範囲に精確に形成するのが困難となってくる。これらのものを精確に形成できなければ、半導体装置の信頼性が損なわれることになる。
【００１０】
【特許文献１】
特開２００１−７３２６号公報（第３−４頁、図１）
【特許文献２】
特開２０００−２２３７０８号公報（第３−４頁、図１）
【００１１】
【発明が解決しようとする課題】
本発明は、前述の課題を解決するために、パワーＭＯＳＦＥＴの構成を有するおよびその製造方法において、小型化を図ることが容易な半導体装置およびその製造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
上記の課題を解決するための手段として、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層するように形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、前記第３の導電層の表面から注入した不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように形成してなる第２導電型の第１の導電領域と、前記溝の内部に形成してなるゲート絶縁膜と、前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有することを特徴とするものとした。
【００１３】
したがって、本発明に係る半導体装置は、溝の内部にソース領域を形成するので、従来メサ部に形成されていたソース領域の幅だけメサ幅を縮小することが容易に実現できる。
【００１４】
また、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層するように形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層の表面から注入した不純物を拡散させて、前記第３の導電層に積層するように形成してなる第２導電型の第４の導電層と、前記第４の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、前記溝の内部に形成してなるゲート絶縁膜と、前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有することを特徴とするものである。
【００１５】
したがって、本発明に係る半導体装置は、溝の内部にソース領域を形成するので、従来メサ部に形成されていたソース領域の幅だけメサ幅を縮小することが容易に実現できる。
【００１６】
また、上記の半導体装置においては、前記ソース領域に近接するように形成してなる副ソース領域を有するようにできる。
【００１７】
さらに、上記の半導体装置においては、前記ソース領域と交差するとともに、前記第４の導電層とほぼ同じ深さとなるように形成してなる第１の導電型の第２の導電領域を有するようにできる。なお、この第２の導電領域は、前記第４の導電層および前記ソース領域上に前記ソース領域と交差するように形成してもよい。
【００１８】
くわえて、前記ソース領域は、前記ゲートの絶縁膜の一部が露出するように開口部を形成することもできる。
【００１９】
また、本発明は、半導体装置の製造方法において、第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第３の工程と、前記第３の導電層の表面から第１の不純物を選択的に注入し、該第１の不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように、第２導電型の第１の導電領域を形成する第４の工程と、前記溝の内部に第１の絶縁膜を形成する第５の工程と、前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有するものとした。
【００２０】
したがって、本発明に係る半導体装置の製造方法は、溝の内部に第１導電型の導電膜を形成することが容易に実現できる。
【００２１】
くわえて、本発明に係る半導体装置の製造方法は、第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、前記第３の導電層の表面から第１の不純物を注入し、該第１の不純物を拡散させて、前記第３の導電層に積層するように第２導電型の第４の導電層を形成する第３の工程と、前記第４の導電層、前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第４の工程と、前記溝の内部に第１の絶縁膜を形成する第５の工程と、前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有することを特徴とするものとした。
【００２２】
したがって、本発明に係る半導体装置の製造方法は、溝の内部に第１導電型の導電膜を形成することが容易に実現できる。
【００２３】
なお、上記の半導体装置の製造方法においては、さらに、前記導電膜表面から第２の不純物を注入し、該第２の不純物を拡散させて、前記導電膜に含まれる不純物の濃度を高める第９の工程を有するようにできる。
【００２４】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す斜視図である。図１の符号において、１００は半導体装置、１０１はＮ＋型ドレイン層、１０２はＮ−型ドリフト層、１０３はＰ型ボディ層、１０４はＰ＋型拡散領域、１０５はＮ＋型ソース領域、１０６はゲート絶縁膜、１０７はゲート電極膜、１１０はゲートトレンチ、１１１はドレイン電極膜、１１２はソース電極膜、Ｗ１はメサ幅を示している。
【００２５】
半導体装置１００は、Ｎ＋型ドレイン層１０１上にＮ−型ドリフト層１０２を積層し、さらにＮ−型ドリフト層１０２上にＰ型ボディ領域１０３を積層して形成している。また、Ｐ型ボディ領域１０３の表面近傍に、Ｐ＋型拡散領域１０４をストライプ状に形成している。くわえて、Ｐ＋型拡散領域１０４と交差するようにゲートトレンチ１１０を形成している。ゲートトレンチ１１０の内面上には、ゲート絶縁膜１０６を形成し、さらにゲート絶縁膜１０６に内包されるようにゲート電極膜１０７を形成している。また、ゲート絶縁膜１０６上にＮ＋型ソース領域１０５を形成している。
【００２６】
さらに、各構成要素の詳細な構成について説明する。Ｎ＋型ドレイン層１０１は、Ｎ＋型シリコン基板から形成されている。Ｎ−型ドリフト層１０２は、Ｎ＋型ドレイン層１０１の表面上にＮ型シリコン膜をエピタキシャル成長させて形成したものであり、Ｎ＋型ドレイン層１０１よりも電気的抵抗が高い。また、Ｐ型ボディ層１０３は、Ｎ−型ドリフト層１０２の表面からＰ型の不純物を注入し、その表面から所定の深さの範囲内にこの不純物を高温で拡散することによって形成している。
【００２７】
Ｐ＋型拡散領域１０４は、Ｐ型ボディ層１０３の表面からＰ型の不純物を選択的に注入し、その表面から所定の深さまでの範囲内にこの不純物を高温で拡散させることによって形成している。なお、この実施の形態においては、Ｐ＋型拡散領域１０４をゲートトレンチ１１０と直交する方向にストライプ状に形成するものとしているが、例えば６０度などの角度で交差させて、ゲートトレンチ１１０と千鳥格子状の模様を呈するようにしてもよい。
【００２８】
Ｎ＋型ソース領域１０５は、ソーストレンチ１１０内部にＮ＋型のシリコンをエピタキシャル成長させることによって形成する。なお、図１においては、Ｎ＋型ソース領域１０５の表面とＰ型ボディ層１０３およびＰ＋型拡散領域１０４の表面とが同一平面を構成する（同じ高さとなる）ようにしているが、必ずしもこのようにする必要はない。すなわち、Ｎ＋型ソース領域１０５の表面がＰ型ボディ層１０３およびＰ＋型拡散領域１０４の表面よりも若干高くまたは低くてもよい。
【００２９】
ゲート絶縁膜１０６は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成する。ゲート電極膜１０７は、Ｎ型の不純物を含むポリシリコンを堆積させて形成する。なお、酸化シリコンをＣＶＤ法で堆積させて形成することも可能である。
【００３０】
ゲートトレンチ１１０は、エッチングによってＰ型ボディ層１０３およびＰ＋型拡散領域１０４の表面を開口させ、Ｎ−型ドリフト層１０２まで達する溝を形成したものである。なお、ゲートトレンチ１１０は、図１に示した深さ程度とすることが好ましいが、必要に応じて変更することも可能である。例えば、静電容量Ｃｒｓｓを特に小さくすることが要求される場合には、Ｎ−型ドリフト層１０２とＰ型ボディ層１０３との境界面よりも浅く形成することができる。逆に、オン抵抗Ｒｏｎを特に小さくすることが要求される場合には、Ｎ＋型ドレイン層１０１とＮ−型ドリフト層１０２との境界面よりも深く形成することもできる。なお、図１においては、ゲートトレンチ１１０をストライプ状に形成するものとしているが、例えば煉瓦積模様など他のパターンを呈するように形成してもよい。
【００３１】
ドレイン電極膜１１１およびソース電極膜１１２は、スパッタリングによって形成する。これらの材料は、Ａｌ−Ｓｉや、Ａｌ−Ｓｉ−Ｃｕなどが好ましいが、これらに限定されるものでなく、それぞれの電極膜として好ましい材料であれば他のものであってもよい。
【００３２】
以上の構成において、ソース電極膜１１２とドレイン電極膜１１１との間に電圧を印加するとともに、ゲート電極膜１０７とソース電極膜１１２との間に閾値以上の電圧を印加すると、Ｐ型ボディ層１０３のゲート絶縁膜１０６との境界近傍に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１１１からソース電極１１２へこのチャネルを通って電流が流れる。また、ゲート電極膜１０７とソース電極膜１１２との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜１１１とソース電極膜１１２との間には電流が流れない。
【００３３】
ところで、本発明の第１の実施の形態に係る半導体装置１００は、Ｎ＋型ソース領域１０５をゲートトレンチ１１０の内部に形成するようにしたので、ストライプ状に形成されたゲートトレンチ１１０の間のメサ部には、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４のみが形成されている。したがって、図３６に示した従来技術に係る半導体装置と比較した場合、メサ部の構成が極めて単純になっている。さらに、ゲートトレンチ１１０の延びる方向に沿って見ると、Ｐ型ボディ層１０３とＰ＋型拡散領域１０４とは、それぞれ交互に配置されているが、この方向におけるこれらの幅に多少のばらつきが生じたとしても、半導体装置１００の上記の動作に対してあまり大きな影響を与えない。
【００３４】
したがって、メサ部にＰ＋型拡散領域２０４と２つのＮ＋型ソース領域２０５を所定範囲に精確に形成しなければならない図３８の半導体装置に対して、半導体装置１００のメサ部を形成する場合にはそのような精確さが要求されない。しがって、メサ幅Ｗ１を図３８のメサ幅Ｗ２より狭めることは極めて容易である。さらに、メサ幅Ｗ１を図１に示したものよりも狭める、例えばゲートトレンチ１１０の幅と同等程度にすることも可能である。
【００３５】
さらに、本発明の第２の実施の形態に係る半導体装置を図面に基づいて説明する。図２は、本発明の第２の実施の形態に係る半導体装置を示す斜視図である。図２の符号は、すべて図１と同じものを示している。図２の半導体装置１００は、Ｐ＋型拡散領域１０４をメサ部の表面全体に形成している点において図１の半導体装置１００と異なる。他の部分は図１のものと同じである。
【００３６】
したがって、図２の半導体装置１００は、Ｐ＋型拡散領域１０４を選択的に形成する必要がないので、選択的に形成するための写真工程を省略でき、図１の半導体装置１００よりも製造工程を簡略化することができる。なお、図２の半導体装置１００では、Ｐ＋型拡散領域１０４を図１のものよりも浅く形成することが好ましい。さらには、Ｎ＋型ソース領域１０５よりも浅く形成することが最適である。これは、Ｐ＋型拡散領域１０４を深く形成すると、チャネルが形成される領域のＰ型不純物濃度が高くなり、上記閾値の不用な増加を招くからである。
【００３７】
続けて、本発明の第３の実施の形態に係る半導体装置を図面に基づいて説明する。図３は、本発明の第３の実施の形態に係る半導体装置を示す斜視図である。図３の符号において、１０８は副ソース領域を示し、他の符号はすべて図１と同じものを示している。図３の半導体装置１００は、図２に示した半導体装置１００に対して、副ソース領域１０８を付加した構成となっている。他の部分は図２のものと同じである。副ソース領域１０８は、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４においてゲートトレンチ１１０の側面に露出した部分およびその近傍に形成されるＮ＋型の領域であり、Ｎ＋型ソース領域１０５と一体となってソース領域として機能する。
【００３８】
したがって、図３の半導体装置１００は、ソース領域がゲートトレンチ１１０の外部まで広がっていることによって、図１および２に示した半導体装置１００よりもチャネル長がやや短くなる。したがって、オン抵抗Ｒｏｎをさらに小さくすることが求められる半導体装置に好適な構成である。
【００３９】
さらに、本発明の第４の実施の形態に係る半導体装置を図面に基づいて説明する。図４は、本発明の第４の実施の形態に係る半導体装置を示す斜視図である。図４の符号において、１１３は開口部を示し、他の符号はすべて図１と同じものを示している。図４の半導体装置１００は、図２に示した半導体装置１００に対して、Ｎ＋型ソース領域１０５に開口部１１３を形成した構成となっている。他の部分は図２のものと同じである。
【００４０】
したがって、図４の半導体装置１００は、Ｎ＋型ソース領域１０５に開口部１１３を形成していることによって、図２に示した半導体装置１００よりもＮ＋型ソース領域１０５の表面積が大きくなる。したがって、Ｎ＋型ソース領域１０５とソース電極膜１１２との電気的接続をさらに確実に確保することができる。なお、図４においては、開口部１１３をＮ＋型ソース領域１０５の内部に連続的に形成しているが、これを間隔をおいて断続的に形成することも可能であり、また開口部１１３を円孔状に多数形成することも可能である。
【００４１】
続けて、本発明の第５の実施の形態に係る半導体装置を図面に基づいて説明する。図５は、本発明の第５の実施の形態に係る半導体装置を示す斜視図である。図５の符号において、１０９はＮ＋型拡散領域を示し、他の符号はすべて図１と同じものを示している。図５の半導体装置１００は、図２に示した半導体装置１００に対して、Ｎ＋型拡散領域１０９を形成している。このＮ＋型拡散領域１０９は、ゲートトレンチ１１０と交差する方向に形成され、かつＮ＋型ソース領域１０５と接している。さらに、Ｐ＋型拡散領域１０４と交互に配置されている。また、Ｎ＋型拡散領域１０９は、その不純物濃度がＮ＋型ソース領域１０５とほぼ同じであり、ソース領域としての機能を発揮する。したがって、Ｎ＋型拡散領域１０９は、Ｎ＋型ソース領域１０５の表面積を拡張したのと同じ効果を奏するので、Ｎ＋型ソース領域１０５とソース電極膜１１２との電気的接続をさらに確実にすることができる。
【００４２】
続けて、本発明の第６の実施の形態に係る半導体装置を図面に基づいて説明する。図６は、本発明の第６の実施の形態に係る半導体装置を示す斜視図である。図６の符号において、１１４はＮ＋型堆積領域を示し、他の符号はすべて図１と同じものを示している。図６の半導体装置１００は、Ｎ＋型堆積領域１１４をＰ＋型拡散領域１０４およびＮ＋型ソース領域１０５上に堆積形成している。また、Ｎ＋型堆積領域１１４は、その不純物濃度がＮ＋型ソース領域１０５とほぼ同じシリコン膜であり、ソース領域としての機能を発揮する。したがって、図５のＮ＋型拡散領域１０９と同様の作用効果を得られるとともに、Ｐ＋型拡散領域１０４およびＮ＋型ソース領域１０５をすべてＮ＋型シリコン膜で覆った後、これを選択的にエッチングすることによって、Ｎ＋型堆積領域１１４が容易に形成できるという利点がある。
【００４３】
また、以上の各実施の形態に係る半導体装置は、トレンチゲート型パワーＭＯＳＦＥＴの構成のみを有する半導体装置ばかりでなく、例えばＩＧＢＴの構成を有するものなどにも好ましく適用できる。図７は、本発明の第７の実施の形態に係る半導体装置を示す斜視図である。図７の符号において、１１５はＰ＋型コレクタ領域、１１６はＮ＋型エミッタ領域、１１７はコレクタ電極膜、１１８はエミッタ電極膜を示し、他の符号はすべて図１と同じものを示している。図７の半導体装置１００は、図１に相当する構成に対してＰ＋型コレクタ領域１１５を付加することによってＩＧＢＴとしたものである。図７の半導体装置１００においても、メサ幅を狭めて半導体装置１００の小型化を図ることが容易である。
【００４４】
なお、これらの実施の形態に係る半導体装置において、ゲート絶縁膜として形成したシリコン酸化膜の一部または全部をシリコン窒化膜で形成することができる。また、ゲート電極膜は、ポリシリコンに代えて金属によって形成することもできる。さらに、ソース電極膜は、ソーストレンチの内部の一部にのみ形成するなど、部分的に形成することも可能である。くわえて、また、セル、すなわちメサ部とこれに隣接する２つのゲートトレンチ１１０の中心線までの範囲を単位とする領域は、ストライプ状に形成するほかに、正方形や、長方形、六角形などに形成することが可能である。以上の実施の形態に係る半導体装置においては、Ｎチャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を例として取り上げたが、Ｐチャネルトレンチゲート型パワーＭＯＳＦＥＴの場合においても同様の構成を採用できる。この場合、ゲート電極膜は、Ｐ型の不純物を含むポリシリコンを堆積させて形成する。また、Ｎ＋型ドレイン層となるシリコン基板は、シリコンに代えて、炭化ケイ素（ＳｉＣ）など他の材料を用いる場合にも好ましく適用できる。
【００４５】
次に、本発明の第１の実施の形態にかかる半導体装置の製造方法に図面に基づいて詳細に説明する。図８から図２４までの各図は、本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ａ）〜（ｑ）である。これらの図面において、１３０，１３１，１３２，１３４，１３６はシリコン酸化膜、１３３は開口部、１３５はポリシリコン膜、１３７はＮ型シリコン膜を示す。
【００４６】
まず、図８に示すように、Ｎ＋型ドレイン層１０１、すなわちＮ＋型のシリコン基板の表面上に、Ｎ型シリコン膜をエピタキシャル成長させてＮ−型ドリフト層１０２を形成する。次に、図９に示すように、ＣＶＤ法によってシリコン酸化膜１３０を形成する。そして、図１０に示すように、シリコン酸化膜１３０を介してＮ−型ドリフト層１０２の表面にホウ素を注入し、高温で拡散させてＰ型ボディ層１０３を形成する。次に、図１１に示すように、ＣＶＤ法によってシリコン酸化膜１３０の表面にさらにシリコン酸化膜１３１を形成し、厚いシリコン酸化膜１３２を形成する。
【００４７】
さらに、図１２に示すように、シリコン酸化膜１３２上にゲートトレンチ１１０の平面パターンに対応したフォトレジストのマスクを形成し、さらにシリコン酸化膜１３２をエッチングして開口部１３２を形成する。続けて、図１３に示すように、シリコン酸化膜１３２をマスクとしてＰ型ボディ層１０３およびＮ−型ドリフト層１０２をエッチングし、ゲートトレンチ１１０を形成する。そして、図１４に示すように、シリコン酸化膜１３２をエッチングによって除去する。
【００４８】
次に、図１５に示すように、Ｐ型ボディ層１０３の表面およびゲートトレンチ１１０の内面上に、ＣＶＤ法によってシリコン酸化膜１３４を形成する。続けて、図１６に示すように、形成されたシリコン酸化膜１３４の表面全体にポリシリコンを堆積させてポリシリコン膜１３５を形成する。このとき、ゲートトレンチ１１０の内部は、ポリシリコン膜１３５で埋め尽くされるようにする。なお、シリコン酸化膜１３４は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成してもよい。
【００４９】
次に、図１７に示すように、ポリシリコン膜１３５をエッチバックし、ゲートトレンチ１１０の内部にゲート電極膜１０７を形成する。そして、図１８に示すように、シリコン酸化膜１３４の表面に、Ｐ型ボディ層１０３の平面パターンに対応したフォトレジストのマスクを形成した後、シリコン酸化膜１３４を介してＰ型ボディ層１０３の表面にホウ素を注入し、高温で拡散させてＰ＋型拡散領域１０４を選択的に形成する。
【００５０】
次に、図１９に示すように、シリコン酸化膜１３４の表面上に、シリコン酸化膜１３６を堆積形成する。このとき、ゲートトレンチ１１０の内部は、シリコン酸化膜１３６で埋め尽くされるようにする。なお、シリコン酸化膜１３６を堆積形成する前に、高温の酸素雰囲気に暴露することによって、ゲートトレンチ１１０の内部に下地となるシリコン酸化膜を形成し、その上にシリコン酸化膜１３６を堆積形成することも可能である。そして、図２０に示すように、シリコン酸化膜１３４およびシリコン酸化膜１３６をエッチバックし、ゲート絶縁膜１０６を形成する。ゲート電極膜１０７は、その全体が所定の厚さのゲート絶縁膜１０６で覆われた状態となる。
【００５１】
次に、図２１に示すように、露出しているＰ型ボディ層１０３、Ｐ＋型拡散領域１０４およびゲート電極膜１０７の表面上に、エピタキシャル成長によって厚いＮ型シリコン膜１３７を形成する。そして、図２２に示すように、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４上に形成されたＮ型シリコン膜１３７をエッチングによって除去し、ゲートトレンチ１１０の内部にのみＮ型シリコン膜１３７を残す。
【００５２】
そして、図２３に示すように、Ｎ型シリコン膜１３７を除く部分にマスクを形成した後、Ｎ型シリコン膜１３７の表面にヒ素を注入して高温で拡散させ、Ｎ型の不純物濃度を高めてＮ＋型ソース領域１０５にする。最後に、図２４に示すように、スパッタリングによって、ドレイン電極膜１１１およびソース電極膜１１２を形成する。
【００５３】
さらに、本発明の第２の実施の形態にかかる半導体装置の製造方法に図面に基づいて詳細に説明する。図２５から図３９までの各図は、本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ａ）〜（ｏ）である。これらの図面において、１３８，１３９，１４０，１４２，１４４はシリコン酸化膜、１４１は開口部、１４３はポリシリコン膜、１４５はＮ型シリコン膜を示す。
【００５４】
図２５は、Ｐ型ボディ層１０３上にシリコン酸化膜１３８を形成した状態を示すが、これは図１０で示した状態と同じものである。図２５に至るまでの工程は、本発明の第１の実施の形態にかかる半導体装置の製造方法と同じ、すなわち図８および図９で示した工程と同じである。
【００５５】
そして、図２５に示したシリコン酸化膜１３８を形成した後、図２６に示すように、シリコン酸化膜１３８を介してＰ型ボディ層１０３の表面全体にホウ素を注入し、高温で拡散させてＰ＋型拡散領域１０４を形成する。さらに、図２７に示すように、次に、シリコン酸化膜１３８の表面上に、ＣＶＤ法によってシリコン酸化膜１３９を形成し、厚いシリコン酸化膜１４０とする。
【００５６】
次に、図２８に示すように、シリコン酸化膜１４０上にゲートトレンチ１１０の平面パターンに対応したフォトレジストのマスクを形成し、さらにシリコン酸化膜１４０をエッチングして開口部１４１を形成する。続けて、図２９に示すように、シリコン酸化膜１４０をマスクとしてＰ型ボディ層１０３およびＮ−型ドリフト層１０２をエッチングし、ゲートトレンチ１１０を形成する。そして、図３０に示すように、シリコン酸化膜１４０をエッチングによって除去する。
【００５７】
次に、図３１に示すように、Ｐ＋型拡散領域１０４の表面およびゲートトレンチ１１０の内面上に、ＣＶＤ法によってシリコン酸化膜１４２を形成する。続けて、図３２に示すように、形成されたシリコン酸化膜１４２の表面全体にポリシリコンを堆積させてポリシリコン膜１４３を形成する。このとき、ゲートトレンチ１１０の内部は、ポリシリコン膜１４３で埋め尽くされるようにする。なお、シリコン酸化膜１４２は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成してもよい。
【００５８】
そして、図３３に示すように、ポリシリコン膜１４３をエッチバックし、ゲートトレンチ１１０の内部にゲート電極膜１０７を形成する。さらに、図３４に示すように、シリコン酸化膜１４２の表面上に、シリコン酸化膜１４４を堆積形成する。このとき、ゲートトレンチ１１０の内部は、シリコン酸化膜１４４で埋め尽くされるようにする。そして、図３５に示すように、シリコン酸化膜１４２およびシリコン酸化膜１４４をエッチバックし、ゲート絶縁膜１０６を形成する。ゲート電極膜１０７は、その全体が所定の厚さのゲート絶縁膜１０６で覆われた状態となる。
【００５９】
次に、図３６に示すように、露出しているＰ型ボディ層１０３およびゲート電極膜１０７の表面上に、エピタキシャル成長によって厚いＮ型シリコン膜１４５を形成する。そして、図３７に示すように、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４上に形成されたＮ型シリコン膜１４５をエッチングによって除去し、ゲートトレンチ１１０の内部にのみＮ型シリコン膜１３７を残す。
【００６０】
そして、図３８に示すように、Ｎ型シリコン膜１３７を除く部分にマスクを形成した後、Ｎ型シリコン膜１３７の表面にヒ素を注入して高温で拡散させ、Ｎ型の不純物濃度を高めてＮ＋型ソース領域１０５にする。最後に、図３９に示すように、スパッタリングによって、ドレイン電極膜１１１およびソース電極膜１１２を形成する。
【００６１】
以上説明した本発明の第１および第２の実施の形態に係る半導体装置の製造工程によれば、ゲートトレンチ１１０の内部にＮ＋型ソース領域１０５を形成することが容易に実現できる。
【００６２】
【発明の効果】
以上のように、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、前記第３の導電層の表面から注入した不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように形成してなる第２導電型の第１の導電領域と、前記溝の内部に形成してなるゲート絶縁膜と、前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有するので、トレンチゲートを有する半導体装置の小型化を図ることが容易になる。
【００６３】
また、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層の表面から注入した不純物を拡散させて、前記第３の導電層に積層するように形成してなる第２導電型の第４の導電層と、前記第４の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、前記溝の内部に形成してなるゲート絶縁膜と、前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有するを有するので、トレンチゲートを有する半導体装置の小型化を図ることが容易になる。
【００６４】
さらに、半導体装置の製造方法において、第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第３の工程と、前記第３の導電層の表面から前記第１の不純物を選択的に注入し、前記第１のの不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように、第２導電型の第１の導電領域を形成する第４の工程と、前記溝の内部に第１の絶縁膜を形成する第５の工程と、前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有するので、トレンチゲートの内部にソース領域を形成することが容易であり、半導体装置の製造に係る機材に特別の改変を加えることなく、トレンチゲートを有する半導体装置の小型化を図ることが可能である。
【００６５】
くわえて、半導体装置の製造方法において、第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、前記第３の導電層の表面から第１の不純物を注入し、該第１の不純物を拡散させて、前記第３の導電層に積層するように第２導電型の第４の導電層を形成する第３の工程と、前記第４の導電層、前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第４の工程と、前記溝の内部に第１の絶縁膜を形成する第５の工程と、前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有するので、トレンチゲートの内部にソース領域を形成することが容易であり、半導体装置の製造に係る機材に特別の改変を加えることなく、トレンチゲートを有する半導体装置の小型化を図ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す斜視図である。
【図２】本発明の第２の実施の形態に係る半導体装置を示す斜視図である。
【図３】本発明の第３の実施の形態に係る半導体装置を示す斜視図である。
【図４】本発明の第４の実施の形態に係る半導体装置を示す斜視図である。
【図５】本発明の第５の実施の形態に係る半導体装置を示す斜視図である。
【図６】本発明の第６の実施の形態に係る半導体装置を示す斜視図である。
【図７】本発明の第７の実施の形態に係る半導体装置を示す斜視図である。
【図８】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ａ）である。
【図９】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｂ）である。
【図１０】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｃ）である。
【図１１】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｄ）である。
【図１２】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｅ）である。
【図１３】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｆ）である。
【図１４】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｇ）である。
【図１５】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｈ）である。
【図１６】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｉ）である。
【図１７】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｊ）である。
【図１８】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｋ）である。
【図１９】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｌ）である。
【図２０】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｍ）である。
【図２１】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｎ）である。
【図２２】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｏ）である。
【図２３】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｐ）である。
【図２４】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｑ）である。
【図２５】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ａ）である。
【図２６】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｂ）である。
【図２７】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｃ）である。
【図２８】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｄ）である。
【図２９】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｅ）である。
【図３０】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｆ）である。
【図３１】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｇ）である。
【図３２】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｈ）である。
【図３３】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｉ）である。
【図３４】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｊ）である。
【図３５】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｋ）である。
【図３６】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｌ）である。
【図３７】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｍ）である。
【図３８】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｎ）である。
【図３９】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｏ）である。
【図４０】従来技術に係る半導体装置の例を示す斜視図である。
【符号の簡単な説明】
１００ 半導体装置
１０１ Ｎ＋型ドレイン層
１０２ Ｎ−型ドリフト層
１０３ Ｐ型ボディ層
１０４ Ｐ＋型拡散領域
１０５ Ｎ＋型ソース領域
１０６ ゲート絶縁膜
１０７ ゲート電極膜
１０８ 副ソース領域
１０９ Ｎ＋型拡散領域
１１０ ゲートトレンチ
１１１ ドレイン電極膜
１１２ ソース電極膜
１１３ 開口部
１１４ Ｎ＋型堆積領域
１１５ Ｐ＋型コレクタ領域
１１６ Ｎ＋型エミッタ領域
１１７ コレクタ電極膜
１１８ エミッタ電極膜
１３０ シリコン酸化膜
１３１ シリコン酸化膜
１３２ シリコン酸化膜
１３３ 開口部
１３４ シリコン酸化膜
１３５ ポリシリコン膜
１３６ シリコン酸化膜
１３７ Ｎ型シリコン膜
１３８ シリコン酸化膜
１３９ シリコン酸化膜
１４０ シリコン酸化膜
１４１ 開口部
１４２ シリコン酸化膜
１４３ ポリシリコン膜
１４４ シリコン酸化膜
１４５ Ｎ型シリコン膜
２００ 半導体装置
２０１ Ｎ＋型ドレイン層
２０２ Ｎ−型ドリフト層
２０３ Ｐ型ボディ層
２０４ Ｐ＋型拡散領域
２０５ Ｎ＋型ソース領域
２０６ ゲート絶縁膜
２０７ ゲート電極膜
２１０ ゲートトレンチ
２１１ ドレイン電極膜
２１２ ソース電極膜
２１３ ＰＳＧ膜
【発明の属する分野】
本発明は、半導体装置およびその製造法に係り、主として電源回路等に利用されるパワーＭＯＳＦＥＴの構成を有する半導体装置に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴの構成を有する半導体装置において、トレンチゲートを形成したものは、近年、ＤＣ−ＤＣコンバータなど各種電源に幅広く応用されている。このような半導体装置の一例を図４０に示す。図４０は、従来技術に係る半導体装置の例を示す斜視図である。図４０の符号において、２００は半導体装置、２０１はＮ＋型ドレイン層、２０２はＮ−型ドリフト層、２０３はＰ型ボディ層、２０４はＰ＋型拡散領域、２０５はＮ＋型ソース領域、２０６はゲート絶縁膜、２０７はゲート電極膜、２１０はゲートトレンチ、２１１はドレイン電極膜、２１２はソース電極膜、２１３はＰＳＧ膜、Ｗ２はメサ幅を示している。
【０００３】
半導体装置２００は、Ｎ＋型ドレイン層２０１上にＮ−型ドリフト層２０２を積層し、さらにＮ−型ドリフト層２０２上にＰ型ボディ領域２０３を形成している。また、Ｐ型ボディ領域２０３上には、Ｐ＋型拡散領域２０４およびＮ＋型ソース領域２０５を形成している。Ｐ＋型拡散領域２０４は、２つのＮ＋型ソース領域２０５に挟まれるように形成されており、またＮ＋型ソース領域２０５よりもやや深く形成される。Ｎ＋型ソース領域２０５は、Ｐ＋型拡散領域２０４を挟み込むとともに、ゲートトレンチ２１０に隣接するように形成される。ゲートトレンチ２１０は、その底がＮ−型ドリフト層２０２まで達するように形成されており、またその側面にＰ型ボディ領域２０３およびＮ＋型ソース領域２０５が露出している。
【０００４】
さらに、ゲートトレンチ２１０の内面上には、ゲート絶縁膜２０６が形成されている。さらに、ゲート絶縁膜２０６で囲まれる空間を充填するようにゲート電極膜２０７を形成している。また、ゲート絶縁膜２０６の上部は、ゲート電極膜２０７を上方から覆うとともに、ゲートトレンチ２１０の外まで延びて隣接するＮ＋型ソース領域２０５の表面の一部を覆っている。くわえて、ゲート絶縁膜２１０上には、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）膜２１３を形成している。
【０００５】
また、ＰＳＧ膜２１３およびＰ＋型拡散領域２０４の表面、ならびにＮ＋型ソース領域２０５の露出した表面上には、ソース電極膜２１２を形成している。くわえて、Ｎ＋型ドレイン層２０１の表面上にはドレイン電極膜２１１を形成している。なお、Ｐ＋型拡散領域２０４およびＮ＋型ソース領域２０５は、ストライプ状に形成されており、ゲートトレンチ２１０もこれらに対して平行に、かつストライプ状に形成されている。（このようなものとして、例えば、特許文献１参照。）
【０００６】
ここで、半導体装置２００において、ソース電極膜２１２とドレイン電極膜２１１との間に電圧を印加するとともに、ゲート電極膜２０７とソース電極膜２１２との間に閾値以上の電圧を印加すると、Ｐ型ボディ層２０３のゲート絶縁膜２０６との境界近傍に反転層が形成されてチャネルとなる。そして、このチャネルを通ってドレイン電極膜２１１からソース電極２１２へ電流が流れる。
【０００７】
ところで、このような構成を有する半導体装置において小型化を図る場合には、メサ幅Ｗ２を小さくすることが課題となる。しかし、Ｐ＋型拡散領域２０４およびＮ＋型ソース領域２０５は、ソース電極膜２１２との電気的接続を良好に保つために、一定程度の面積を確保する必要がある。したがって、この構成においてメサ幅Ｗ２を小さくすることは相当な困難が伴う。
【０００８】
また、この問題に対応するために、ソーストレンチを形成してＰ＋型拡散領域およびＮ＋型ソース領域の表面積を増大し、ソース電極膜とＰ＋型拡散領域およびＮ＋型ソース領域との電気的接続の改善を図ったものがある。（このようなものとして、例えば、特許文献２参照。）
【０００９】
しかし、この構成においても、半導体装置を相当程度小型化すると、写真工程の限界からソーストレンチおよびゲートトレンチ、あるいはＰ＋型拡散領域などを所定範囲に精確に形成するのが困難となってくる。これらのものを精確に形成できなければ、半導体装置の信頼性が損なわれることになる。
【００１０】
【特許文献１】
特開２００１−７３２６号公報（第３−４頁、図１）
【特許文献２】
特開２０００−２２３７０８号公報（第３−４頁、図１）
【００１１】
【発明が解決しようとする課題】
本発明は、前述の課題を解決するために、パワーＭＯＳＦＥＴの構成を有するおよびその製造方法において、小型化を図ることが容易な半導体装置およびその製造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
上記の課題を解決するための手段として、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層するように形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、前記第３の導電層の表面から注入した不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように形成してなる第２導電型の第１の導電領域と、前記溝の内部に形成してなるゲート絶縁膜と、前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有することを特徴とするものとした。
【００１３】
したがって、本発明に係る半導体装置は、溝の内部にソース領域を形成するので、従来メサ部に形成されていたソース領域の幅だけメサ幅を縮小することが容易に実現できる。
【００１４】
また、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層するように形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層の表面から注入した不純物を拡散させて、前記第３の導電層に積層するように形成してなる第２導電型の第４の導電層と、前記第４の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、前記溝の内部に形成してなるゲート絶縁膜と、前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有することを特徴とするものである。
【００１５】
したがって、本発明に係る半導体装置は、溝の内部にソース領域を形成するので、従来メサ部に形成されていたソース領域の幅だけメサ幅を縮小することが容易に実現できる。
【００１６】
また、上記の半導体装置においては、前記ソース領域に近接するように形成してなる副ソース領域を有するようにできる。
【００１７】
さらに、上記の半導体装置においては、前記ソース領域と交差するとともに、前記第４の導電層とほぼ同じ深さとなるように形成してなる第１の導電型の第２の導電領域を有するようにできる。なお、この第２の導電領域は、前記第４の導電層および前記ソース領域上に前記ソース領域と交差するように形成してもよい。
【００１８】
くわえて、前記ソース領域は、前記ゲートの絶縁膜の一部が露出するように開口部を形成することもできる。
【００１９】
また、本発明は、半導体装置の製造方法において、第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第３の工程と、前記第３の導電層の表面から第１の不純物を選択的に注入し、該第１の不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように、第２導電型の第１の導電領域を形成する第４の工程と、前記溝の内部に第１の絶縁膜を形成する第５の工程と、前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有するものとした。
【００２０】
したがって、本発明に係る半導体装置の製造方法は、溝の内部に第１導電型の導電膜を形成することが容易に実現できる。
【００２１】
くわえて、本発明に係る半導体装置の製造方法は、第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、前記第３の導電層の表面から第１の不純物を注入し、該第１の不純物を拡散させて、前記第３の導電層に積層するように第２導電型の第４の導電層を形成する第３の工程と、前記第４の導電層、前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第４の工程と、前記溝の内部に第１の絶縁膜を形成する第５の工程と、前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有することを特徴とするものとした。
【００２２】
したがって、本発明に係る半導体装置の製造方法は、溝の内部に第１導電型の導電膜を形成することが容易に実現できる。
【００２３】
なお、上記の半導体装置の製造方法においては、さらに、前記導電膜表面から第２の不純物を注入し、該第２の不純物を拡散させて、前記導電膜に含まれる不純物の濃度を高める第９の工程を有するようにできる。
【００２４】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す斜視図である。図１の符号において、１００は半導体装置、１０１はＮ＋型ドレイン層、１０２はＮ−型ドリフト層、１０３はＰ型ボディ層、１０４はＰ＋型拡散領域、１０５はＮ＋型ソース領域、１０６はゲート絶縁膜、１０７はゲート電極膜、１１０はゲートトレンチ、１１１はドレイン電極膜、１１２はソース電極膜、Ｗ１はメサ幅を示している。
【００２５】
半導体装置１００は、Ｎ＋型ドレイン層１０１上にＮ−型ドリフト層１０２を積層し、さらにＮ−型ドリフト層１０２上にＰ型ボディ領域１０３を積層して形成している。また、Ｐ型ボディ領域１０３の表面近傍に、Ｐ＋型拡散領域１０４をストライプ状に形成している。くわえて、Ｐ＋型拡散領域１０４と交差するようにゲートトレンチ１１０を形成している。ゲートトレンチ１１０の内面上には、ゲート絶縁膜１０６を形成し、さらにゲート絶縁膜１０６に内包されるようにゲート電極膜１０７を形成している。また、ゲート絶縁膜１０６上にＮ＋型ソース領域１０５を形成している。
【００２６】
さらに、各構成要素の詳細な構成について説明する。Ｎ＋型ドレイン層１０１は、Ｎ＋型シリコン基板から形成されている。Ｎ−型ドリフト層１０２は、Ｎ＋型ドレイン層１０１の表面上にＮ型シリコン膜をエピタキシャル成長させて形成したものであり、Ｎ＋型ドレイン層１０１よりも電気的抵抗が高い。また、Ｐ型ボディ層１０３は、Ｎ−型ドリフト層１０２の表面からＰ型の不純物を注入し、その表面から所定の深さの範囲内にこの不純物を高温で拡散することによって形成している。
【００２７】
Ｐ＋型拡散領域１０４は、Ｐ型ボディ層１０３の表面からＰ型の不純物を選択的に注入し、その表面から所定の深さまでの範囲内にこの不純物を高温で拡散させることによって形成している。なお、この実施の形態においては、Ｐ＋型拡散領域１０４をゲートトレンチ１１０と直交する方向にストライプ状に形成するものとしているが、例えば６０度などの角度で交差させて、ゲートトレンチ１１０と千鳥格子状の模様を呈するようにしてもよい。
【００２８】
Ｎ＋型ソース領域１０５は、ソーストレンチ１１０内部にＮ＋型のシリコンをエピタキシャル成長させることによって形成する。なお、図１においては、Ｎ＋型ソース領域１０５の表面とＰ型ボディ層１０３およびＰ＋型拡散領域１０４の表面とが同一平面を構成する（同じ高さとなる）ようにしているが、必ずしもこのようにする必要はない。すなわち、Ｎ＋型ソース領域１０５の表面がＰ型ボディ層１０３およびＰ＋型拡散領域１０４の表面よりも若干高くまたは低くてもよい。
【００２９】
ゲート絶縁膜１０６は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成する。ゲート電極膜１０７は、Ｎ型の不純物を含むポリシリコンを堆積させて形成する。なお、酸化シリコンをＣＶＤ法で堆積させて形成することも可能である。
【００３０】
ゲートトレンチ１１０は、エッチングによってＰ型ボディ層１０３およびＰ＋型拡散領域１０４の表面を開口させ、Ｎ−型ドリフト層１０２まで達する溝を形成したものである。なお、ゲートトレンチ１１０は、図１に示した深さ程度とすることが好ましいが、必要に応じて変更することも可能である。例えば、静電容量Ｃｒｓｓを特に小さくすることが要求される場合には、Ｎ−型ドリフト層１０２とＰ型ボディ層１０３との境界面よりも浅く形成することができる。逆に、オン抵抗Ｒｏｎを特に小さくすることが要求される場合には、Ｎ＋型ドレイン層１０１とＮ−型ドリフト層１０２との境界面よりも深く形成することもできる。なお、図１においては、ゲートトレンチ１１０をストライプ状に形成するものとしているが、例えば煉瓦積模様など他のパターンを呈するように形成してもよい。
【００３１】
ドレイン電極膜１１１およびソース電極膜１１２は、スパッタリングによって形成する。これらの材料は、Ａｌ−Ｓｉや、Ａｌ−Ｓｉ−Ｃｕなどが好ましいが、これらに限定されるものでなく、それぞれの電極膜として好ましい材料であれば他のものであってもよい。
【００３２】
以上の構成において、ソース電極膜１１２とドレイン電極膜１１１との間に電圧を印加するとともに、ゲート電極膜１０７とソース電極膜１１２との間に閾値以上の電圧を印加すると、Ｐ型ボディ層１０３のゲート絶縁膜１０６との境界近傍に反転層が形成されてチャネルとなる。そして、ドレイン電極膜１１１からソース電極１１２へこのチャネルを通って電流が流れる。また、ゲート電極膜１０７とソース電極膜１１２との間の電圧を所定閾値より低くすれば、このチャネルが消滅して、ドレイン電極膜１１１とソース電極膜１１２との間には電流が流れない。
【００３３】
ところで、本発明の第１の実施の形態に係る半導体装置１００は、Ｎ＋型ソース領域１０５をゲートトレンチ１１０の内部に形成するようにしたので、ストライプ状に形成されたゲートトレンチ１１０の間のメサ部には、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４のみが形成されている。したがって、図３６に示した従来技術に係る半導体装置と比較した場合、メサ部の構成が極めて単純になっている。さらに、ゲートトレンチ１１０の延びる方向に沿って見ると、Ｐ型ボディ層１０３とＰ＋型拡散領域１０４とは、それぞれ交互に配置されているが、この方向におけるこれらの幅に多少のばらつきが生じたとしても、半導体装置１００の上記の動作に対してあまり大きな影響を与えない。
【００３４】
したがって、メサ部にＰ＋型拡散領域２０４と２つのＮ＋型ソース領域２０５を所定範囲に精確に形成しなければならない図３８の半導体装置に対して、半導体装置１００のメサ部を形成する場合にはそのような精確さが要求されない。しがって、メサ幅Ｗ１を図３８のメサ幅Ｗ２より狭めることは極めて容易である。さらに、メサ幅Ｗ１を図１に示したものよりも狭める、例えばゲートトレンチ１１０の幅と同等程度にすることも可能である。
【００３５】
さらに、本発明の第２の実施の形態に係る半導体装置を図面に基づいて説明する。図２は、本発明の第２の実施の形態に係る半導体装置を示す斜視図である。図２の符号は、すべて図１と同じものを示している。図２の半導体装置１００は、Ｐ＋型拡散領域１０４をメサ部の表面全体に形成している点において図１の半導体装置１００と異なる。他の部分は図１のものと同じである。
【００３６】
したがって、図２の半導体装置１００は、Ｐ＋型拡散領域１０４を選択的に形成する必要がないので、選択的に形成するための写真工程を省略でき、図１の半導体装置１００よりも製造工程を簡略化することができる。なお、図２の半導体装置１００では、Ｐ＋型拡散領域１０４を図１のものよりも浅く形成することが好ましい。さらには、Ｎ＋型ソース領域１０５よりも浅く形成することが最適である。これは、Ｐ＋型拡散領域１０４を深く形成すると、チャネルが形成される領域のＰ型不純物濃度が高くなり、上記閾値の不用な増加を招くからである。
【００３７】
続けて、本発明の第３の実施の形態に係る半導体装置を図面に基づいて説明する。図３は、本発明の第３の実施の形態に係る半導体装置を示す斜視図である。図３の符号において、１０８は副ソース領域を示し、他の符号はすべて図１と同じものを示している。図３の半導体装置１００は、図２に示した半導体装置１００に対して、副ソース領域１０８を付加した構成となっている。他の部分は図２のものと同じである。副ソース領域１０８は、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４においてゲートトレンチ１１０の側面に露出した部分およびその近傍に形成されるＮ＋型の領域であり、Ｎ＋型ソース領域１０５と一体となってソース領域として機能する。
【００３８】
したがって、図３の半導体装置１００は、ソース領域がゲートトレンチ１１０の外部まで広がっていることによって、図１および２に示した半導体装置１００よりもチャネル長がやや短くなる。したがって、オン抵抗Ｒｏｎをさらに小さくすることが求められる半導体装置に好適な構成である。
【００３９】
さらに、本発明の第４の実施の形態に係る半導体装置を図面に基づいて説明する。図４は、本発明の第４の実施の形態に係る半導体装置を示す斜視図である。図４の符号において、１１３は開口部を示し、他の符号はすべて図１と同じものを示している。図４の半導体装置１００は、図２に示した半導体装置１００に対して、Ｎ＋型ソース領域１０５に開口部１１３を形成した構成となっている。他の部分は図２のものと同じである。
【００４０】
したがって、図４の半導体装置１００は、Ｎ＋型ソース領域１０５に開口部１１３を形成していることによって、図２に示した半導体装置１００よりもＮ＋型ソース領域１０５の表面積が大きくなる。したがって、Ｎ＋型ソース領域１０５とソース電極膜１１２との電気的接続をさらに確実に確保することができる。なお、図４においては、開口部１１３をＮ＋型ソース領域１０５の内部に連続的に形成しているが、これを間隔をおいて断続的に形成することも可能であり、また開口部１１３を円孔状に多数形成することも可能である。
【００４１】
続けて、本発明の第５の実施の形態に係る半導体装置を図面に基づいて説明する。図５は、本発明の第５の実施の形態に係る半導体装置を示す斜視図である。図５の符号において、１０９はＮ＋型拡散領域を示し、他の符号はすべて図１と同じものを示している。図５の半導体装置１００は、図２に示した半導体装置１００に対して、Ｎ＋型拡散領域１０９を形成している。このＮ＋型拡散領域１０９は、ゲートトレンチ１１０と交差する方向に形成され、かつＮ＋型ソース領域１０５と接している。さらに、Ｐ＋型拡散領域１０４と交互に配置されている。また、Ｎ＋型拡散領域１０９は、その不純物濃度がＮ＋型ソース領域１０５とほぼ同じであり、ソース領域としての機能を発揮する。したがって、Ｎ＋型拡散領域１０９は、Ｎ＋型ソース領域１０５の表面積を拡張したのと同じ効果を奏するので、Ｎ＋型ソース領域１０５とソース電極膜１１２との電気的接続をさらに確実にすることができる。
【００４２】
続けて、本発明の第６の実施の形態に係る半導体装置を図面に基づいて説明する。図６は、本発明の第６の実施の形態に係る半導体装置を示す斜視図である。図６の符号において、１１４はＮ＋型堆積領域を示し、他の符号はすべて図１と同じものを示している。図６の半導体装置１００は、Ｎ＋型堆積領域１１４をＰ＋型拡散領域１０４およびＮ＋型ソース領域１０５上に堆積形成している。また、Ｎ＋型堆積領域１１４は、その不純物濃度がＮ＋型ソース領域１０５とほぼ同じシリコン膜であり、ソース領域としての機能を発揮する。したがって、図５のＮ＋型拡散領域１０９と同様の作用効果を得られるとともに、Ｐ＋型拡散領域１０４およびＮ＋型ソース領域１０５をすべてＮ＋型シリコン膜で覆った後、これを選択的にエッチングすることによって、Ｎ＋型堆積領域１１４が容易に形成できるという利点がある。
【００４３】
また、以上の各実施の形態に係る半導体装置は、トレンチゲート型パワーＭＯＳＦＥＴの構成のみを有する半導体装置ばかりでなく、例えばＩＧＢＴの構成を有するものなどにも好ましく適用できる。図７は、本発明の第７の実施の形態に係る半導体装置を示す斜視図である。図７の符号において、１１５はＰ＋型コレクタ領域、１１６はＮ＋型エミッタ領域、１１７はコレクタ電極膜、１１８はエミッタ電極膜を示し、他の符号はすべて図１と同じものを示している。図７の半導体装置１００は、図１に相当する構成に対してＰ＋型コレクタ領域１１５を付加することによってＩＧＢＴとしたものである。図７の半導体装置１００においても、メサ幅を狭めて半導体装置１００の小型化を図ることが容易である。
【００４４】
なお、これらの実施の形態に係る半導体装置において、ゲート絶縁膜として形成したシリコン酸化膜の一部または全部をシリコン窒化膜で形成することができる。また、ゲート電極膜は、ポリシリコンに代えて金属によって形成することもできる。さらに、ソース電極膜は、ソーストレンチの内部の一部にのみ形成するなど、部分的に形成することも可能である。くわえて、また、セル、すなわちメサ部とこれに隣接する２つのゲートトレンチ１１０の中心線までの範囲を単位とする領域は、ストライプ状に形成するほかに、正方形や、長方形、六角形などに形成することが可能である。以上の実施の形態に係る半導体装置においては、Ｎチャネルトレンチゲート型パワーＭＯＳＦＥＴの構成を例として取り上げたが、Ｐチャネルトレンチゲート型パワーＭＯＳＦＥＴの場合においても同様の構成を採用できる。この場合、ゲート電極膜は、Ｐ型の不純物を含むポリシリコンを堆積させて形成する。また、Ｎ＋型ドレイン層となるシリコン基板は、シリコンに代えて、炭化ケイ素（ＳｉＣ）など他の材料を用いる場合にも好ましく適用できる。
【００４５】
次に、本発明の第１の実施の形態にかかる半導体装置の製造方法に図面に基づいて詳細に説明する。図８から図２４までの各図は、本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ａ）〜（ｑ）である。これらの図面において、１３０，１３１，１３２，１３４，１３６はシリコン酸化膜、１３３は開口部、１３５はポリシリコン膜、１３７はＮ型シリコン膜を示す。
【００４６】
まず、図８に示すように、Ｎ＋型ドレイン層１０１、すなわちＮ＋型のシリコン基板の表面上に、Ｎ型シリコン膜をエピタキシャル成長させてＮ−型ドリフト層１０２を形成する。次に、図９に示すように、ＣＶＤ法によってシリコン酸化膜１３０を形成する。そして、図１０に示すように、シリコン酸化膜１３０を介してＮ−型ドリフト層１０２の表面にホウ素を注入し、高温で拡散させてＰ型ボディ層１０３を形成する。次に、図１１に示すように、ＣＶＤ法によってシリコン酸化膜１３０の表面にさらにシリコン酸化膜１３１を形成し、厚いシリコン酸化膜１３２を形成する。
【００４７】
さらに、図１２に示すように、シリコン酸化膜１３２上にゲートトレンチ１１０の平面パターンに対応したフォトレジストのマスクを形成し、さらにシリコン酸化膜１３２をエッチングして開口部１３２を形成する。続けて、図１３に示すように、シリコン酸化膜１３２をマスクとしてＰ型ボディ層１０３およびＮ−型ドリフト層１０２をエッチングし、ゲートトレンチ１１０を形成する。そして、図１４に示すように、シリコン酸化膜１３２をエッチングによって除去する。
【００４８】
次に、図１５に示すように、Ｐ型ボディ層１０３の表面およびゲートトレンチ１１０の内面上に、ＣＶＤ法によってシリコン酸化膜１３４を形成する。続けて、図１６に示すように、形成されたシリコン酸化膜１３４の表面全体にポリシリコンを堆積させてポリシリコン膜１３５を形成する。このとき、ゲートトレンチ１１０の内部は、ポリシリコン膜１３５で埋め尽くされるようにする。なお、シリコン酸化膜１３４は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成してもよい。
【００４９】
次に、図１７に示すように、ポリシリコン膜１３５をエッチバックし、ゲートトレンチ１１０の内部にゲート電極膜１０７を形成する。そして、図１８に示すように、シリコン酸化膜１３４の表面に、Ｐ型ボディ層１０３の平面パターンに対応したフォトレジストのマスクを形成した後、シリコン酸化膜１３４を介してＰ型ボディ層１０３の表面にホウ素を注入し、高温で拡散させてＰ＋型拡散領域１０４を選択的に形成する。
【００５０】
次に、図１９に示すように、シリコン酸化膜１３４の表面上に、シリコン酸化膜１３６を堆積形成する。このとき、ゲートトレンチ１１０の内部は、シリコン酸化膜１３６で埋め尽くされるようにする。なお、シリコン酸化膜１３６を堆積形成する前に、高温の酸素雰囲気に暴露することによって、ゲートトレンチ１１０の内部に下地となるシリコン酸化膜を形成し、その上にシリコン酸化膜１３６を堆積形成することも可能である。そして、図２０に示すように、シリコン酸化膜１３４およびシリコン酸化膜１３６をエッチバックし、ゲート絶縁膜１０６を形成する。ゲート電極膜１０７は、その全体が所定の厚さのゲート絶縁膜１０６で覆われた状態となる。
【００５１】
次に、図２１に示すように、露出しているＰ型ボディ層１０３、Ｐ＋型拡散領域１０４およびゲート電極膜１０７の表面上に、エピタキシャル成長によって厚いＮ型シリコン膜１３７を形成する。そして、図２２に示すように、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４上に形成されたＮ型シリコン膜１３７をエッチングによって除去し、ゲートトレンチ１１０の内部にのみＮ型シリコン膜１３７を残す。
【００５２】
そして、図２３に示すように、Ｎ型シリコン膜１３７を除く部分にマスクを形成した後、Ｎ型シリコン膜１３７の表面にヒ素を注入して高温で拡散させ、Ｎ型の不純物濃度を高めてＮ＋型ソース領域１０５にする。最後に、図２４に示すように、スパッタリングによって、ドレイン電極膜１１１およびソース電極膜１１２を形成する。
【００５３】
さらに、本発明の第２の実施の形態にかかる半導体装置の製造方法に図面に基づいて詳細に説明する。図２５から図３９までの各図は、本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ａ）〜（ｏ）である。これらの図面において、１３８，１３９，１４０，１４２，１４４はシリコン酸化膜、１４１は開口部、１４３はポリシリコン膜、１４５はＮ型シリコン膜を示す。
【００５４】
図２５は、Ｐ型ボディ層１０３上にシリコン酸化膜１３８を形成した状態を示すが、これは図１０で示した状態と同じものである。図２５に至るまでの工程は、本発明の第１の実施の形態にかかる半導体装置の製造方法と同じ、すなわち図８および図９で示した工程と同じである。
【００５５】
そして、図２５に示したシリコン酸化膜１３８を形成した後、図２６に示すように、シリコン酸化膜１３８を介してＰ型ボディ層１０３の表面全体にホウ素を注入し、高温で拡散させてＰ＋型拡散領域１０４を形成する。さらに、図２７に示すように、次に、シリコン酸化膜１３８の表面上に、ＣＶＤ法によってシリコン酸化膜１３９を形成し、厚いシリコン酸化膜１４０とする。
【００５６】
次に、図２８に示すように、シリコン酸化膜１４０上にゲートトレンチ１１０の平面パターンに対応したフォトレジストのマスクを形成し、さらにシリコン酸化膜１４０をエッチングして開口部１４１を形成する。続けて、図２９に示すように、シリコン酸化膜１４０をマスクとしてＰ型ボディ層１０３およびＮ−型ドリフト層１０２をエッチングし、ゲートトレンチ１１０を形成する。そして、図３０に示すように、シリコン酸化膜１４０をエッチングによって除去する。
【００５７】
次に、図３１に示すように、Ｐ＋型拡散領域１０４の表面およびゲートトレンチ１１０の内面上に、ＣＶＤ法によってシリコン酸化膜１４２を形成する。続けて、図３２に示すように、形成されたシリコン酸化膜１４２の表面全体にポリシリコンを堆積させてポリシリコン膜１４３を形成する。このとき、ゲートトレンチ１１０の内部は、ポリシリコン膜１４３で埋め尽くされるようにする。なお、シリコン酸化膜１４２は、高温の酸素雰囲気中でシリコン酸化膜を成膜することによって形成してもよい。
【００５８】
そして、図３３に示すように、ポリシリコン膜１４３をエッチバックし、ゲートトレンチ１１０の内部にゲート電極膜１０７を形成する。さらに、図３４に示すように、シリコン酸化膜１４２の表面上に、シリコン酸化膜１４４を堆積形成する。このとき、ゲートトレンチ１１０の内部は、シリコン酸化膜１４４で埋め尽くされるようにする。そして、図３５に示すように、シリコン酸化膜１４２およびシリコン酸化膜１４４をエッチバックし、ゲート絶縁膜１０６を形成する。ゲート電極膜１０７は、その全体が所定の厚さのゲート絶縁膜１０６で覆われた状態となる。
【００５９】
次に、図３６に示すように、露出しているＰ型ボディ層１０３およびゲート電極膜１０７の表面上に、エピタキシャル成長によって厚いＮ型シリコン膜１４５を形成する。そして、図３７に示すように、Ｐ型ボディ層１０３およびＰ＋型拡散領域１０４上に形成されたＮ型シリコン膜１４５をエッチングによって除去し、ゲートトレンチ１１０の内部にのみＮ型シリコン膜１３７を残す。
【００６０】
そして、図３８に示すように、Ｎ型シリコン膜１３７を除く部分にマスクを形成した後、Ｎ型シリコン膜１３７の表面にヒ素を注入して高温で拡散させ、Ｎ型の不純物濃度を高めてＮ＋型ソース領域１０５にする。最後に、図３９に示すように、スパッタリングによって、ドレイン電極膜１１１およびソース電極膜１１２を形成する。
【００６１】
以上説明した本発明の第１および第２の実施の形態に係る半導体装置の製造工程によれば、ゲートトレンチ１１０の内部にＮ＋型ソース領域１０５を形成することが容易に実現できる。
【００６２】
【発明の効果】
以上のように、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、前記第３の導電層の表面から注入した不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように形成してなる第２導電型の第１の導電領域と、前記溝の内部に形成してなるゲート絶縁膜と、前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有するので、トレンチゲートを有する半導体装置の小型化を図ることが容易になる。
【００６３】
また、本発明は、半導体装置において、第１導電型の第１の導電層と、前記第１の導電層に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、前記第３の導電層の表面から注入した不純物を拡散させて、前記第３の導電層に積層するように形成してなる第２導電型の第４の導電層と、前記第４の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、前記溝の内部に形成してなるゲート絶縁膜と、前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有するを有するので、トレンチゲートを有する半導体装置の小型化を図ることが容易になる。
【００６４】
さらに、半導体装置の製造方法において、第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第３の工程と、前記第３の導電層の表面から前記第１の不純物を選択的に注入し、前記第１のの不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように、第２導電型の第１の導電領域を形成する第４の工程と、前記溝の内部に第１の絶縁膜を形成する第５の工程と、前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有するので、トレンチゲートの内部にソース領域を形成することが容易であり、半導体装置の製造に係る機材に特別の改変を加えることなく、トレンチゲートを有する半導体装置の小型化を図ることが可能である。
【００６５】
くわえて、半導体装置の製造方法において、第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、前記第３の導電層の表面から第１の不純物を注入し、該第１の不純物を拡散させて、前記第３の導電層に積層するように第２導電型の第４の導電層を形成する第３の工程と、前記第４の導電層、前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第４の工程と、前記溝の内部に第１の絶縁膜を形成する第５の工程と、前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有するので、トレンチゲートの内部にソース領域を形成することが容易であり、半導体装置の製造に係る機材に特別の改変を加えることなく、トレンチゲートを有する半導体装置の小型化を図ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す斜視図である。
【図２】本発明の第２の実施の形態に係る半導体装置を示す斜視図である。
【図３】本発明の第３の実施の形態に係る半導体装置を示す斜視図である。
【図４】本発明の第４の実施の形態に係る半導体装置を示す斜視図である。
【図５】本発明の第５の実施の形態に係る半導体装置を示す斜視図である。
【図６】本発明の第６の実施の形態に係る半導体装置を示す斜視図である。
【図７】本発明の第７の実施の形態に係る半導体装置を示す斜視図である。
【図８】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ａ）である。
【図９】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｂ）である。
【図１０】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｃ）である。
【図１１】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｄ）である。
【図１２】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｅ）である。
【図１３】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｆ）である。
【図１４】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｇ）である。
【図１５】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｈ）である。
【図１６】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｉ）である。
【図１７】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｊ）である。
【図１８】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｋ）である。
【図１９】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｌ）である。
【図２０】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｍ）である。
【図２１】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｎ）である。
【図２２】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｏ）である。
【図２３】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｐ）である。
【図２４】本発明の第１の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｑ）である。
【図２５】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ａ）である。
【図２６】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｂ）である。
【図２７】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｃ）である。
【図２８】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｄ）である。
【図２９】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｅ）である。
【図３０】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｆ）である。
【図３１】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｇ）である。
【図３２】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｈ）である。
【図３３】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｉ）である。
【図３４】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｊ）である。
【図３５】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｋ）である。
【図３６】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｌ）である。
【図３７】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｍ）である。
【図３８】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｎ）である。
【図３９】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す斜視図（ｏ）である。
【図４０】従来技術に係る半導体装置の例を示す斜視図である。
【符号の簡単な説明】
１００ 半導体装置
１０１ Ｎ＋型ドレイン層
１０２ Ｎ−型ドリフト層
１０３ Ｐ型ボディ層
１０４ Ｐ＋型拡散領域
１０５ Ｎ＋型ソース領域
１０６ ゲート絶縁膜
１０７ ゲート電極膜
１０８ 副ソース領域
１０９ Ｎ＋型拡散領域
１１０ ゲートトレンチ
１１１ ドレイン電極膜
１１２ ソース電極膜
１１３ 開口部
１１４ Ｎ＋型堆積領域
１１５ Ｐ＋型コレクタ領域
１１６ Ｎ＋型エミッタ領域
１１７ コレクタ電極膜
１１８ エミッタ電極膜
１３０ シリコン酸化膜
１３１ シリコン酸化膜
１３２ シリコン酸化膜
１３３ 開口部
１３４ シリコン酸化膜
１３５ ポリシリコン膜
１３６ シリコン酸化膜
１３７ Ｎ型シリコン膜
１３８ シリコン酸化膜
１３９ シリコン酸化膜
１４０ シリコン酸化膜
１４１ 開口部
１４２ シリコン酸化膜
１４３ ポリシリコン膜
１４４ シリコン酸化膜
１４５ Ｎ型シリコン膜
２００ 半導体装置
２０１ Ｎ＋型ドレイン層
２０２ Ｎ−型ドリフト層
２０３ Ｐ型ボディ層
２０４ Ｐ＋型拡散領域
２０５ Ｎ＋型ソース領域
２０６ ゲート絶縁膜
２０７ ゲート電極膜
２１０ ゲートトレンチ
２１１ ドレイン電極膜
２１２ ソース電極膜
２１３ ＰＳＧ膜
Claims (10)
- 第１導電型の第１の導電層と、
前記第１の導電層に積層するように形成してなる第１導電型の第２の導電層と、
前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、
前記第３の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、
前記第３の導電層の表面から注入した不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように形成してなる第２導電型の第１の導電領域と、
前記溝の内部に形成してなるゲート絶縁膜と、
前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、
前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有することを特徴とする半導体装置。 - 第１導電型の第１の導電層と、
前記第１の導電層に積層するように形成してなる第１導電型の第２の導電層と、
前記第２の導電層に積層するように形成してなる第１導電型とは反対型の第２導電型の第３の導電層と、
前記第３の導電層の表面から注入した不純物を拡散させて、前記第３の導電層に積層するように形成してなる第２導電型の第４の導電層と、
前記第４の導電層を開口させて、前記第２の導電層まで達するように形成してなる溝と、
前記溝の内部に形成してなるゲート絶縁膜と、
前記ゲート絶縁膜に内包されるように形成してなるゲート電極膜と、
前記ゲート絶縁膜上に、かつ、前記溝の内部に形成してなる第１導電型のソース領域を有することを特徴とする半導体装置。 - さらに、前記ソース領域に近接するように形成してなる副ソース領域を有することを特徴とする請求項２に記載の半導体装置。
- さらに、前記ソース領域と交差するとともに、前記第４の導電層とほぼ同じ深さとなるように形成してなる第１の導電型の第２の導電領域を有することを特徴とする請求項２に記載の半導体装置。
- さらに、前記第４の導電層および前記ソース領域上に前記ソース領域と交差するように形成してなる第１の導電型の第２の導電領域を有することを特徴とする請求項２に記載の半導体装置。
- 前記ソース領域は、前記ゲートの絶縁膜の一部が露出するように開口部を形成していることを特徴とする請求項１ないし請求項５のいずれか一項に記載の半導体装置。
- さらに、前記第１の導電層の、前記第２の導電層を積層した側の面とは反対側の面に、第２導電型の第５の導電層を形成してなることを特徴とする請求項１ないし請求項６のいずれか一項に記載の半導体装置。
- 第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、
前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、
前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第３の工程と、
前記第３の導電層の表面から第１の不純物を選択的に注入し、該第１の不純物を拡散させて、前記第２の導電層よりも浅く、かつ、前記溝の側面に露出するように、第２導電型の第１の導電領域を形成する第４の工程と、
前記溝の内部に第１の絶縁膜を形成する第５の工程と、
前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、
前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有することを特徴とする半導体装置の製造方法。 - 第１導電型の第１の導電層上に第１導電型の第２の導電層を形成する第１の工程と、
前記第２の導電層上に第１導電型とは反対型の第２導電型の第３の導電層を形成する第２の工程と、
前記第３の導電層の表面から第１の不純物を注入し、該第１の不純物を拡散させて、前記第３の導電層に積層するように第２導電型の第４の導電層を形成する第３の工程と、
前記第４の導電層、前記第３の導電層および前記第２の導電層を選択的にエッチングして溝を形成する第４の工程と、
前記溝の内部に第１の絶縁膜を形成する第５の工程と、
前記第１の絶縁膜に囲まれる空間の一部にポリシリコン膜を形成する第６の工程と、
前記第１の絶縁膜および前記ポリシリコン膜上に第２の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜上、かつ、前記溝の内部に第１導電型の導電膜を形成する第８の工程を有することを特徴とする半導体装置の製造方法。 - さらに、前記導電膜表面から第２の不純物を注入し、該第２の不純物を拡散させて、前記導電膜に含まれる不純物の濃度を高める第９の工程を有することを特徴とする請求項７または請求項８に記載の半導体装置。
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-
2002
- 2002-10-10 JP JP2002297993A patent/JP4475865B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124522A (ja) * | 2012-02-20 | 2012-06-28 | Toshiba Corp | 半導体素子 |
| WO2015029607A1 (ja) * | 2013-08-28 | 2015-03-05 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
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| JP2019197835A (ja) * | 2018-05-10 | 2019-11-14 | 株式会社豊田中央研究所 | 半導体装置及び半導体装置の製造方法 |
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