WO2015029607A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Definitions

  • the present invention relates to a silicon carbide semiconductor device and a manufacturing method thereof, and more particularly, to a silicon carbide semiconductor device having an ohmic electrode with a low contact resistance and a manufacturing method thereof.
  • the contact resistance between the silicon carbide semiconductor layer and the electrode is preferably low from the viewpoint of reducing on-resistance.
  • a contact region having a high impurity concentration is generally formed in the silicon carbide semiconductor layer.
  • the silicon carbide semiconductor device is a MOSFET
  • a well region is formed in the silicon carbide semiconductor layer, and the well region includes a source region and a contact region that is in contact with the source region and has a high impurity concentration. Is formed.
  • silicon carbide has a very low impurity diffusion coefficient, it is difficult to dope impurities by thermal diffusion treatment. Therefore, an ion implantation method or an epitaxial growth method is used to form an active region in a method for manufacturing a silicon carbide semiconductor device.
  • the contact region forming process has been one factor that hinders the improvement of the manufacturing efficiency of the silicon carbide semiconductor device.
  • a main object of the present invention is to provide a silicon carbide semiconductor device that can be manufactured with high manufacturing efficiency and a method for manufacturing the same.
  • a silicon carbide semiconductor device includes a silicon carbide semiconductor layer including a main surface and an electrode formed on the main surface, wherein the silicon carbide semiconductor layer is a first impurity having a first conductivity type.
  • the concentration profile of the first conductivity type impurity at the first position showing an impurity concentration of 1/10 of the maximum impurity concentration and the second position in the direction perpendicular to the main surface in the second impurity region Maximum impurity concentration in the conductivity type impurity concentration profile
  • the first depth from the main surface to the first position is shallower than the second depth from
  • a silicon carbide semiconductor device that can be manufactured with high manufacturing efficiency and a method for manufacturing the same can be provided.
  • FIG. 1 is a cross sectional view of a silicon carbide semiconductor device according to a first embodiment.
  • 3 is a flowchart of a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 5 is a cross sectional view for illustrating the function and effect of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 5 is a cross sectional view for illustrating the function and effect of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 5 is a cross sectional view for illustrating the function and effect of the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 11 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the second embodiment.
  • FIG. 11 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the second embodiment.
  • FIG. 11 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the second embodiment.
  • FIG. 7 is a cross sectional view of a modification of the silicon carbide semiconductor device according to the first embodiment.
  • each impurity region in the silicon carbide semiconductor layer refers to an impurity in a direction perpendicular to the main surface when each impurity region includes the main surface of the silicon carbide layer.
  • the “depth” of each impurity region refers to the distance between the main surface and a position showing an impurity concentration of 1/10 of the maximum impurity concentration at a position deeper than the position showing the maximum impurity concentration.
  • the silicon carbide semiconductor device is formed on silicon carbide semiconductor layer 12 including the main surface (third main surface 12a) and main surface (third main surface 12a).
  • Silicon carbide semiconductor layer 12 includes a first impurity region (body region 13) having a first conductivity type (p) and a main surface (third main surface 12a), and includes first impurity region (13 ), A second impurity region (source region 14) having a second conductivity type (n) different from the first conductivity type, and a main surface (third main surface 12a), A third impurity region (p + contact region 15) having the first conductivity type provided in the first impurity region (13) and adjacent to the second impurity region (14); including.
  • the impurity concentration of 1/10 of the maximum impurity concentration Concentration of the second conductivity type in the direction perpendicular to the main surface (third main surface 12a) in the first position (C: FIG. 13) showing the second and the second impurity region (14)
  • the first depth from the main surface (12a) to the first position ( D1: FIG. 12) is shallower than the second depth (D2: FIG. 12) from the main surface (12a) to the second position.
  • the electrode (source electrode 19) is electrically connected to the second impurity region (14) and the third impurity region (15).
  • p + contact region 15 is formed shallower than third source surface 14 in adjacent body region 13 in body region 13, but third Is connected to body region 13 in a direction perpendicular to main surface 12a. At this time, the source region 14 and the p + contact region 15 are in ohmic contact with the source electrode 19 on the third main surface 12a. Therefore, the source region 14, the p + contact region 15, and the body region 13 connected to the p + contact region 15 can be set to the same potential.
  • the silicon carbide semiconductor device according to the present embodiment can improve the manufacturing efficiency while including p + contact region 15 having a high impurity concentration.
  • p + contact region 15 is formed shallower with respect to third main surface 12a than adjacent source region 14 in body region 13. Therefore, the dose required to form p + contact region 15 is such that p + contact region 15 is formed to a depth equal to or greater than the second position of source region 14 with respect to third main surface 12a. Low compared to the case. Thereby, the implantation time required for forming the p + contact region 15 can be reduced. As a result, the silicon carbide semiconductor device according to the present embodiment can sufficiently reduce the contact resistance between source electrode 19 and p + contact region 15 (body region 13), and can improve manufacturing efficiency. .
  • the position (D: FIG. 13) showing the maximum impurity concentration in the third impurity region (p + contact region 15) is the main surface (the third third region).
  • the depth from the main surface 12a) (D1: FIG. 13) may be 0.1 ⁇ m or less.
  • the first depth (D1: FIG. 13) may be 0.2 ⁇ m or less.
  • the first position (C) of the p + contact region 15 is formed at a position shallower than the main surface of the p + contact region in the conventional silicon carbide semiconductor device. Even when the p + contact region 15 is formed, the implantation time can be suppressed.
  • first impurity region (body region 13) and second impurity region (source region 14) are formed on sidewall SW in silicon carbide semiconductor layer (12).
  • An exposed trench TR is provided, and a gate oxide film (16) formed on the sidewall SW of the trench (TR) and a gate electrode (17) formed on the gate oxide film (16) are provided. Furthermore, you may provide.
  • the silicon carbide semiconductor device according to the present embodiment can be applied to a trench MOSFET (see FIG. 18). Thereby, a silicon carbide semiconductor device as a trench MOSFET having a low contact resistance between source electrode 19 and p + contact region 15 and high manufacturing efficiency can be obtained.
  • sidewall SW may include a first surface having a plane orientation ⁇ 0-33-8 ⁇ .
  • the silicon carbide semiconductor device according to the present embodiment is a trench type MOSFET
  • a conduction channel is formed in body region 13 exposed at sidewall SW.
  • side wall SW of trench TR has the first surface having the plane orientation ⁇ 0-33-8 ⁇
  • the carrier of the conduction channel formed in body region 13 exposed on side wall SW. Mobility can be increased. Furthermore, the interface state density at the interface between the gate oxide film 16 formed on the sidewall SW and the body region 13 can be reduced.
  • first impurity region (body region 13) includes a main surface (third main surface 12a), and further includes first impurity region (13). And a gate oxide film (16) formed on the main surface (12a) and a gate electrode (17) formed on the gate oxide film (16).
  • the silicon carbide semiconductor device according to the present embodiment can be applied to a planar MOSFET (see FIG. 1). Thereby, a silicon carbide semiconductor device as a planar MOSFET having a low contact resistance between source electrode 19 and p + contact region 15 and high manufacturing efficiency can be obtained.
  • a method for manufacturing a silicon carbide semiconductor device provides a silicon carbide semiconductor layer (12) including a first impurity region (body region 13) having a first conductivity type (p-type). And a step (S20) of forming a mask layer (80, 83) on the main surface of the silicon carbide semiconductor layer (12).
  • a mask layer (80, 83) In the mask layer (80, 83), an opening is formed on the first impurity region (13), and the mask layer (80, 83) is spaced from the inner peripheral wall surface of the opening in the opening. It includes a protective mask part (80A) arranged at a distance.
  • the step (S20) of forming the mask layer (80, 83) and the mask layer (80, 83) are used as a mask, and at least the regions other than the region below the protective mask portion (80A, 83A) in the opening.
  • S30 a step (S40) of removing the mask layer (80, 83), and ion implantation into the silicon carbide semiconductor layer (12), the first position located below the protective mask portion (80A, 83A).
  • the opening of the mask layer 80 is formed on the body region 13) and the region where the source region 14 is formed, while the p + contact region 15 is formed.
  • the region where is formed is protected by protective mask portions 80A and 81A. Therefore, when the dose necessary for forming the source region 14 is implanted in the step (S30), the region where the p + contact region 15 is formed is prevented from being ion-implanted by the protective mask portion 80A, or the protective mask.
  • the ion implantation is restricted by the part 81A.
  • n-type region 14A see FIG.
  • n-type region 14 ⁇ / b> A (see FIG. 8) is formed shallower than the source region 14. Therefore, in the step (S50), the dose required when forming the p + contact region 15 so as to be connected to the body region 13 can be kept low.
  • source region 14 extends also in the region where p + contact region 15 is formed. (From a different point of view, the n-type region 14A is formed to the same depth as the source region 14). In this case, in order to form the p + contact region 15 so as to be connected to the body region 13, it is necessary to replace the p + contact region 15 by ion implantation of a p-type impurity into the n-type region 14A.
  • the dose required to replace the n-type region 14A with the p + contact region 15 (the dose required to form the p + contact region 15 so as to be connected to the body region 13) is n-type. It depends on the thickness of the region 14A with respect to the third main surface 12a. Therefore, in the conventional manufacturing method in which the n-type region 14A is formed to the same depth as the source region 14, a high dose is required to replace the n-type region 14A with the p + contact region 15, and the implantation process is long. It took place over time.
  • the dose required for forming p + contact region 15 can be kept low, so that the implantation time required for forming p + contact region 15 is as described above. This can be shortened compared to the conventional method. As a result, a silicon carbide semiconductor device having a sufficiently low contact resistance between source electrode 19 and p + contact region 15 can be obtained with high manufacturing efficiency.
  • protective mask portion (81A) is other than protective mask portion (81A) in mask layer (83).
  • the silicon carbide semiconductor layer (12) is formed via the protective mask portion (81A) in the step of forming the second impurity region (source region 14).
  • a fourth impurity region (n-type region 14A) having the second conductivity type (n-type) may be formed by ion implantation.
  • the region where the p + contact region 15 is formed in the step of forming the source region 14 (S30).
  • the dose of ion implantation into the protective mask portion 81A is reduced. That is, by forming the source region 14 in this step (S30), the n-type region 14A is also formed in the region where the p + contact region 15 is formed. At this time, the dose amount of the n-type region 14A is reduced in accordance with the thickness of the protective mask portion 80A as compared with the source region 14 formed under the opening of the mask layer 83. 3 is formed shallower than the main surface 12a.
  • the p + contact region 15 is formed at a position shallower than the source region 14 as long as it is formed up to a position deeper than the n-type region 14A with respect to the third main surface 12a, It can be connected to the body region 13 in place of the mold region 14A. That is, in the step of forming the p + contact region 15 (S50), even if the p + contact region 15 is formed to have a high impurity concentration, the dose required for forming the p + contact region 15 is required. The amount (dose amount necessary for replacing the n-type region 14A with the p + contact region 15) can be suppressed as compared with the conventional method. As a result, since the implantation time required to form p + contact region 15 can be shortened as described above, silicon carbide having sufficiently low contact resistance between source electrode 19 and p + contact region 15 with high manufacturing efficiency. A semiconductor device can be manufactured.
  • the third impurity region (15) may be formed.
  • the p + contact region 15 can be formed so as to be connected to the body region 13. Specifically, in order to form the p + contact region 15 so as to be connected to the body region 13, in the step of forming the p + contact region 15 (S50), the p + contact region 15 is a region deeper than the n-type region 14A. It is necessary to form up to. As described above, in the method for manufacturing the silicon carbide semiconductor device according to the present embodiment, mask layer 80 including protective mask portion 80A is used as an ion implantation mask in the step (S30) of forming source region 14).
  • the third main surface 12a is formed shallower (thinner thickness). Therefore, even if p + contact region 15 is formed shallower than source region 14 with respect to third main surface 12a, p + contact region 15 and body region 13 can be connected. As a result, the dose required to form the p + contact region 15 can be kept low compared to the conventional method, and the contact resistance between the source electrode 19 and the p + contact region 15 is sufficiently high with high manufacturing efficiency.
  • a low silicon carbide semiconductor device can be manufactured.
  • the protective mask portion (80A) is composed of one layer, and the protective mask portion (80A)
  • a mask layer (80) in which a portion other than (other mask portion 80B) is composed of two layers may be formed.
  • the film thickness is increased by the thickness of the upper layer than the other portion (80B) composed of two layers.
  • a thin protective mask portion (80A) can be easily formed.
  • Silicon carbide semiconductor device 100 is configured as a planar MOSFET.
  • Silicon carbide semiconductor device 100 includes an epitaxial substrate 10, a gate oxide film 16, a gate electrode 17, an interlayer insulating film 18, a source electrode 19, and a drain electrode 20.
  • Epitaxial substrate 10 includes a base substrate 11, a silicon carbide semiconductor layer 12, a body region 13, a source region 14, and a p + contact region 15.
  • Base substrate 11 is made of single-crystal silicon carbide having a crystal system of hexagonal crystal and has a conductivity type of n-type (second conductivity type).
  • Base substrate 11 contains an impurity such as N (nitrogen) at a high concentration.
  • the concentration of impurities such as nitrogen contained in the base substrate 11 is, for example, about 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the base substrate 11 includes a first main surface 11a and a second main surface 11b located on the opposite side of the first main surface 11a.
  • Silicon carbide semiconductor layer 12 has n-type conductivity. Silicon carbide semiconductor layer 12 is an epitaxial layer formed on first main surface 11 a of base substrate 11. Silicon carbide semiconductor layer 12 contains an impurity such as nitrogen (N), for example. The impurity concentration of silicon carbide semiconductor layer 12 is lower than the impurity concentration of base substrate 1, for example, not less than 1 ⁇ 10 15 cm ⁇ 3 and not more than 5 ⁇ 10 16 cm ⁇ 3 . Silicon carbide semiconductor layer 12 includes a third main surface 12 a located on the side opposite to second main surface 11 b of base substrate 11.
  • N nitrogen
  • Body region 13 is p-type (first conductivity type). Body region 13 is formed on silicon carbide semiconductor layer 12 and includes third main surface 12a. Body region 13 contains impurities such as aluminum (Al) and boron (B). The impurity concentration of the body region 13 is 4 ⁇ 10 16 cm ⁇ 3 or more and 2 ⁇ 10 18 cm ⁇ 3 or less, for example, about 1 ⁇ 10 17 cm ⁇ 3 . The thickness of body region 13 is about 0.8 ⁇ m, for example.
  • Source region 14 has n type conductivity.
  • Source region 14 is formed on body region 13 and includes third main surface 12a.
  • Source region 14 contains an impurity such as N, for example.
  • the impurity concentration of the source region 14 is 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less, for example, about 2 ⁇ 10 19 cm ⁇ 3 .
  • the thickness of the source region 14 is not less than 0.1 ⁇ m and not more than 0.4 ⁇ m, for example, about 0.3 ⁇ m. That is, in the impurity concentration profile in the direction perpendicular to the third main surface 12a in the source region 14, the second position (F: see FIG. 12) indicating the impurity concentration of 1/10 of the maximum impurity concentration is, for example, It is about 0.3 ⁇ m.
  • the p + contact region 15 has a p-type conductivity.
  • the p + contact region 15 is formed on the body region 13 so as to be adjacent to the source region 14 and in contact with the body region 13.
  • the p + contact region 15 includes a third main surface 12a.
  • the p + contact region 15 contains impurities such as aluminum (Al) and boron (B).
  • the impurity concentration of p + contact region 15 is higher than that of body region 13 and is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • the thickness of the p + contact region 15 is, for example, about 0.2 ⁇ m or less, and preferably about 0.1 ⁇ m. That is, in the impurity concentration profile (see FIG.
  • the impurity concentration is 1/10 of the maximum impurity concentration (for example, 1 ⁇ 10 20 cm ⁇ 3 ).
  • the first position indicating (position C indicating 1 ⁇ 10 19 cm ⁇ 3 ) is, for example, about 0.2 ⁇ m or less, and preferably about 0.1 ⁇ m.
  • the thickness of the p + contact region 15 is smaller than the thickness of the source region 14.
  • the p + contact region 15 is connected to the body region 13 at a position of about 0.1 ⁇ m from the third main surface 12a.
  • Gate oxide film 16 is formed on third main surface 12a so as to extend from one upper side to the other of adjacent source regions 14 with silicon carbide semiconductor layer 12 interposed therebetween.
  • the material constituting the gate oxide film 16 is a dielectric such as silicon oxide (SiO 2 ) or silicon nitride (SiN).
  • the gate electrode 17 is formed on the gate oxide film 16 so as to extend from one side of the adjacent source region 14 to the other side of the silicon carbide semiconductor layer 12.
  • the material constituting the gate electrode 17 is a conductor such as polysilicon or Al.
  • the interlayer insulating film 18 is formed so as to cover the gate electrode 17.
  • the interlayer insulating film 18 electrically insulates the gate electrode 17 from the outside.
  • the material constituting the interlayer insulating film 18 is a dielectric such as silicon oxide (SiO 2 ) or silicon nitride (SiN).
  • the source electrode 19 is formed in contact with each of the p + contact region 15 and the source region 14 formed so as to surround the p + contact region 15 on the third main surface 12a.
  • the material constituting source electrode 19 includes, for example, titanium (Ti) atoms, aluminum (Al) atoms, and silicon (Si) atoms. Thereby, the source electrode 19 is in ohmic contact with each of the source region 14 and the p + contact region 15, and the contact resistance between them is sufficiently low.
  • the drain electrode 20 is formed on the second main surface 11 b of the base substrate 11.
  • the drain electrode 20 may be made of, for example, the same material as that of the source electrode 19, or may be made of another material capable of making ohmic contact with the n + substrate 11, such as Ni (nickel).
  • silicon carbide semiconductor layer 12 including body region 13 is prepared (step (S10): FIG. 2). Specifically, first, a base substrate 11 having a first main surface 11a and a second main surface 11b is prepared. Next, silicon carbide semiconductor layer 12 is formed on first main surface 11a of base substrate 11 by an epitaxial growth method.
  • body region 13 is formed in silicon carbide semiconductor layer 12. Specifically, a p-type impurity is ion-implanted into silicon carbide semiconductor layer 12 through a mask layer (not shown) formed on third main surface 12a, whereby a p-type body region is formed. 13 is formed.
  • mask layer 80 is formed (step (S20): FIG. 2). Specifically, first, stacked body 80 ⁇ / b> L is formed on third main surface 12 a of silicon carbide semiconductor layer 12.
  • the stacked body 80L has a two-layer structure including a first mask layer 81 in contact with the third major surface 12a and a second mask layer 82 formed on the first mask layer 81.
  • the thickness H2 of the stacked body 80L is sufficient to prevent ion implantation under the ion implantation conditions in the step of forming the source region 14 (S30).
  • the film thickness H1 of the first mask layer 81 is 0.3 ⁇ m or less, for example 0.2 ⁇ m.
  • the material constituting the first mask layer 81 is, for example, polysilicon, and the material constituting the second mask layer 82 is, for example, SiO 2 .
  • the laminated body 80L is processed to form a mask layer 80 having an opening.
  • the mask layer 80 includes a protective mask portion 80A that is independently formed in the opening, and another mask portion 80B.
  • a mask pattern 91 having an opening on the region where the source region 14 is to be formed is formed on the stacked body 80L.
  • the mask pattern 91 is a resist pattern formed by, for example, a photolithography method.
  • a mask layer having an opening that exposes the third main surface 12a located on the region where the source region 14 is to be formed. 80 is formed.
  • the opening portion of the mask layer 80 is formed between the protective mask portion 80A formed independently in the opening portion and the other mask portion 80B formed around the protective mask portion 80A. . That is, the protective mask portion 80A defines the end of the source region 14 on the inner peripheral side of the body region 13 when the third main surface 12a is viewed in plan, and the region where the p + contact region 15 is to be formed. Protecting the top.
  • the protective mask portion 80A is processed to form a mask layer 83 having the protective mask portion 81A.
  • the upper surface (the surface along the third main surface 12a) of the other mask portion 80B and the side surface defining the opening are protected, and the upper surface (the third main surface 12a) of the protective mask portion 80A is protected.
  • the second mask layer 82A constituting the protective mask portion 80A is removed.
  • the method for removing the second mask layer 82A may be any etching method having a high etching selectivity with respect to the first mask layer 81A, for example, a dry etching method.
  • the other mask part 80B is maintained before and after the etching. That is, the other mask portion 80B maintains the two-layer structure of the first mask layer 81B and the second mask layer 82.
  • the other mask portion 80B having a sufficient film thickness that can prevent ion implantation, and the protection that is thinner than the other mask portion 80B.
  • a mask layer 83 including the mask portion 81A is formed.
  • source region 14 is formed using mask layer 83 (protective mask portion 81A and other mask portion 80B) as a mask (step (S30): FIG. 2).
  • the source region is formed in the region where the opening of the mask layer 83 is formed by ion implantation of an impurity for imparting n-type into the third main surface 12a. 14 is formed.
  • the impurity for imparting n-type is, for example, phosphorus (P).
  • the region where the other mask portion 80B is formed (the region to be the channel region on the body region 13 and the region where the silicon carbide semiconductor layer 12 is exposed on the third main surface 12a)
  • the mask portion 80B prevents ion implantation.
  • the protective mask portion 81A is thinner than the other mask portion 80B by the amount of the second mask layer 82A, it has a lower ability to prevent ion implantation than the other mask portion 80B. Therefore, the region where the protective mask portion 81A is formed (the region where the p + contact region 15 is formed) is reduced in the dose amount as compared with the region where the opening of the mask layer 83 is formed, but the n-type Impurities are ion implanted. As a result, the n-type region 14A is formed in the region where the protective mask portion 81A is formed in the body region 13.
  • the depth of the n-type region 14A with respect to the third main surface 12a is shallower than the depth of the source region 14 by a depth D4.
  • the depth difference D4 correlates with the film thickness H1 of the first mask layer 81A, and can be equal to, for example, the film thickness H1. That is, when the film thickness H1 of the first mask layer 81A is 0.2 ⁇ m, the depth difference D4 can be 0.2 ⁇ m.
  • mask layer 83 is removed (step (S40): FIG. 2).
  • Mask layer 83 is removed by, for example, dry etching.
  • p + contact region 15 is formed (step (S50): FIG. 2).
  • mask layer 84 having an opening is formed on third main surface 12a over the region where p + contact region 15 is to be formed. That is, the opening of the mask layer 84 is formed on the n-type region 14A.
  • the mask layer 84 may be formed by an arbitrary method, for example, using a photolithography method.
  • the p + contact region 15 is formed in the region where the opening of the mask layer 84 is formed. It is formed.
  • the p + contact region 15 is formed to replace the n-type region 14A by implanting an impurity for imparting p-type to the n-type region 14A.
  • the depth of the p + contact region 15 with respect to the third main surface 12a is shallower than the depth of the source region 14 formed in the previous step (S30) with respect to the third main surface 12a.
  • the p + contact region 15 is formed. Thereby, p + contact region 15 and body region 13 are connected at a position shallower than the depth of source region 14 in the direction perpendicular to third main surface 12a.
  • An impurity for imparting p-type is, for example, aluminum (Al).
  • a gate oxide film 16 is formed.
  • the third main surface 12a is thermally oxidized. Thermal oxidation can be carried out, for example, by heating to about 1300 ° C. in an oxygen atmosphere and holding for about 40 minutes. Thereby, gate oxide film 16 made of silicon dioxide is formed on third main surface 12a. The thickness of the gate oxide film 16 is about 50 nm, for example.
  • the gate electrode 17 is formed. Specifically, the gate electrode 17 is formed on the gate oxide film 16 so as to extend from above one adjacent source region 14 to above the other source region 14.
  • the material constituting the gate electrode 17 is, for example, a conductive material such as polysilicon doped with impurities or Al.
  • an interlayer insulating film 18 is formed. Specifically, an interlayer insulating film 18 is formed so as to be in contact with the gate oxide film 16 and cover the gate electrode 17.
  • the material constituting the interlayer insulating film 18 is, for example, silicon dioxide.
  • the source electrode 19 is formed. Specifically, first, a resist mask having an opening on the region where the source electrode 19 is formed is formed on the gate oxide film 16 and the interlayer insulating film 18. Next, the gate oxide film 16 and the interlayer insulating film 18 in the opening are removed by etching using the resist mask. As a result, a part of the source region 14 and the p + contact region 15 are exposed from the openings of the gate oxide film 16 and the interlayer insulating film 18. Next, a metal layer to be the source electrode 19 is formed on the resist mask. Thereafter, the source electrode 19 is formed by a lift-off method so as to be in contact with a part of the source region 14 and the p + contact region 15.
  • the drain electrode 20 is formed.
  • the drain electrode 20 is formed on the second main surface 11 b of the base substrate 11.
  • silicon carbide semiconductor device 100 according to the present embodiment can be obtained.
  • the depth D1 of the p + contact region 15 is about 0.1 ⁇ m
  • the depth D2 of the source region 14 is about 0.3 ⁇ m.
  • p + contact region 15 is formed shallower with respect to third main surface 12a than adjacent source region 14 in body region 13, but the third main The body region 13 is connected in a direction perpendicular to the surface 12a. At this time, the source region 14 and the p + contact region 15 are in ohmic contact with the source electrode 19 on the third main surface 12a. Therefore, the source region 14, the p + contact region 15, and the body region 13 connected to the p + contact region 15 can be set to the same potential.
  • the silicon carbide semiconductor device according to the first embodiment can improve the manufacturing efficiency while including p + contact region 15 having a high impurity concentration.
  • the p + contact region 15 is formed shallower than the adjacent source region 14 in the body region 13 with respect to the third main surface 12a. Therefore, it is necessary for forming the p + contact region 15.
  • the dose amount can be kept low compared to the case where the p + contact region 15 is formed to a depth equal to or greater than that of the second position of the source region 14 with respect to the third main surface 12a. Thereby, the implantation time required for forming the p + contact region 15 can be reduced.
  • the silicon carbide semiconductor device according to the present embodiment can sufficiently reduce the contact resistance between source electrode 19 and p + contact region 15 (body region 13), and can improve manufacturing efficiency. .
  • the region where p + contact region 15 is formed is protected by protective mask portion 81A. Therefore, when the dose necessary for forming the source region 14 is implanted in the step (S30), ion implantation is restricted by the protective mask portion 81A in the region where the p + contact region 15 is formed. As a result, the n-type region 14A (see FIG. 8) is formed shallower than the source region 14 on the body region 13 where the p + contact region 15 is formed by ion implantation in the step (S30). Therefore, in the step (S50), the dose required when forming the p + contact region 15 so as to be connected to the body region 13 can be kept low.
  • the implantation time required for forming p + contact region 15 can be shortened as compared with the conventional method, and the source electrode can be manufactured with high manufacturing efficiency.
  • a silicon carbide semiconductor device having a sufficiently low contact resistance between 19 and p + contact region 15 can be obtained.
  • the mask layer 83 includes a protective mask portion 81A made of the first mask layer 81, and another mask portion 80B made of two layers of the first mask layer 81 and the second mask layer 82. As described above, such a mask layer 83 is formed by removing the second mask layer 82A from the two-layer protective mask portion 80A, thereby protecting the thin film by the thickness of the second mask layer 82.
  • the mask portion 81A can be easily formed.
  • depth D1 of p + contact region 15 with respect to third main surface 12a is an impurity concentration in a direction perpendicular to third main surface 12a of the silicon carbide semiconductor device. It can be calculated from the profile.
  • the impurity concentration profile of the silicon carbide semiconductor device can be measured using, for example, secondary ion mass spectrometry (SIMS).
  • FIG. 13 shows impurity concentration profiles in p + contact region 15 and body region 13 in a direction perpendicular to third main surface 12a from point A on third main surface 12a in FIG. FIG.
  • each impurity region in silicon carbide semiconductor layer 12 refers to the impurity concentration in a direction perpendicular to third main surface 12a of silicon carbide semiconductor layer 12. In the profile, it means the distance between the position showing the impurity concentration of 1/10 of the maximum impurity concentration and the third main surface 12a.
  • the depth of the p + contact region 15 with respect to the third main surface 12a is the point C indicating the impurity concentration of 1/10 of the maximum impurity concentration P1 in the p + contact region 15 and the body region 13 and the third main surface.
  • the distance D1 from 12a is the distance from 12a.
  • point D indicating the maximum impurity concentration P1 of the p-type impurity concentration is located on the second main surface 11b side from point A by a depth D3.
  • the maximum impurity concentration P1 is about 1 ⁇ 10 20 cm ⁇ 3
  • the point D is located in the p + contact region 15.
  • the point C indicating the impurity concentration of 1/10 of the maximum impurity concentration P1 is located on the second main surface 11b side from the point A by the depth D1.
  • the depth D2 of the source region 14 with respect to the third main surface 12a is also perpendicular to the third main surface 12a from the point E on the third main surface 12a. Can be determined based on the impurity concentration profiles in the source region 14 and the body region 13. That is, the depth of the source region 14 with respect to the third main surface 12a is such that the point F indicating the impurity concentration of 1/10 of the maximum impurity concentration N1 in the source region 14 and the body region 13 and the third main surface 12a Distance D2.
  • the depth D1 of the p + contact region 15 with respect to the third main surface 12a and the source region 14 defined based on the impurity concentration profile measured by SIMS The depth D2 with respect to the third major surface 12a satisfies the relational expression D1 ⁇ D2.
  • the depth D1 of the p + contact region 15 with respect to the third main surface 12a defined based on the impurity concentration profile is deeper than the depth of the n-type region 14A with respect to the third main surface 12a. Formed as follows. At this time, the depth of the n-type region 14A formed under certain implantation conditions with respect to the third main surface 12a correlates with the film thickness H1 of the protective mask portion 81A used as the implantation mask. Therefore, by checking the correlation between the film thickness H1 of the protective mask portion 81A and the depth of the n-type region 14A with respect to the third main surface 12a in advance, the film thickness H1 of the protective mask portion 81A is controlled to be n.
  • the depth of the mold region 14A can be controlled. Since the depth D1 of the p + contact region 15 with respect to the third main surface 12a needs to be at least equal to or greater than the depth of the n-type region 14A with respect to the main surface 12a, the necessary and sufficient condition of the depth D1 is the protective mask portion. It can be controlled by the film thickness H1 of 81A. At this time, the difference D3 between the depth D2 and the depth D1 of the source region 14 with respect to the third main surface 12a can be set to be approximately equal to the film thickness H1 of the protective mask portion 81A.
  • ion implantation for forming the source region 14 having a depth D2 of about 0.3 ⁇ m with respect to the third main surface 12a is performed using the protective mask portion 81A having a thickness H1 of the protective mask portion 81A of about 0.2 ⁇ m.
  • n-type region 14A is formed to a depth of, for example, about 0.1 ⁇ m from third main surface 12a. Therefore, p + contact region 15 can be connected to body region 13 by being formed from third main surface 12a to a depth of 0.1 ⁇ m or more.
  • the silicon carbide semiconductor device according to the second embodiment basically has the same configuration as that of the silicon carbide semiconductor device according to the first embodiment and the method for manufacturing the same, but in the method for manufacturing the silicon carbide semiconductor device, the source region 14 is different in that the n-type region 14A is not formed in the region where the p + contact region 15 is formed.
  • the p body A difference is that a p + contact region 15 is formed by ion implantation of a p-type impurity in the region 13.
  • the structure of the silicon carbide semiconductor device obtained by the method for manufacturing the silicon carbide semiconductor device according to the second embodiment is similar to that of silicon carbide semiconductor device 100 according to the first embodiment shown in FIG.
  • silicon carbide semiconductor layer 12 including body region 13 is prepared (step (S10), see FIGS. 3 and 4).
  • stacked body 80L is formed on third main surface 12a of silicon carbide semiconductor layer 12 (step (S20), see FIG. 5). Specifically, first, the stacked body 80L is formed.
  • the stacked body 80L has a two-layer structure including a first mask layer 81 in contact with the third major surface 12a and a second mask layer 82 formed on the first mask layer 81.
  • the stacked body 80L is processed to form a mask layer 80 having an opening (see FIG. 6). Specifically, first, a mask pattern 91 having an opening on the region where the source region 14 is to be formed is formed on the stacked body 80L.
  • the mask pattern 91 is a resist pattern formed by, for example, a photolithography method.
  • a mask layer having an opening that exposes the third main surface 12a located on the region where the source region 14 is to be formed. 80 is formed.
  • the mask layer 80 has a thickness equivalent to that of the other mask portion 80B and another mask portion 80B having a sufficient thickness that can prevent ion implantation in the step (S30) of forming the source region 14 described later.
  • 80 A of protective mask parts define the edge part of the source region 14 in the inner peripheral side of the body area
  • source region 14 is formed using mask layer 80 as an ion implantation mask (step (S30)). Specifically, using the mask layer 80 as an implantation mask, the source region is formed in the region where the opening of the mask layer 80 is formed by ion-implanting an impurity for imparting n-type to the third main surface 12a. 14 is formed.
  • both the protective mask portion 80A and the other mask portion 80B are provided so as to be able to prevent ion implantation in this step (S30), the region (body) where the other mask portion 80B is formed (body) A region to be a channel region and a region in which silicon carbide semiconductor layer 12 is exposed on third main surface 12a) and a region in which protective mask portion 80A is formed (p + contact region 15) are formed on region 13. N-type impurity ion implantation is prevented in this region. As a result, by performing this step (S30), the n-type region 14A is not formed in the region where the protective mask portion 80A is formed in the body region 13.
  • mask layer 83 is removed (step (S40)).
  • Mask layer 80 is removed by dry etching, for example.
  • p + contact region 15 is formed (step (S50)). Specifically, first, on the third main surface 12a, a mask layer 84 having an opening is formed on a region where the p + contact region 15 is to be formed. That is, the opening of the mask layer 84 is formed on the body region 13 surrounded by the source region 14.
  • the mask layer 84 may be formed by an arbitrary method, for example, using a photolithography method.
  • the p + contact region 15 is formed in the region where the opening of the mask layer 84 is formed. It is formed.
  • the p + contact region 15 having a higher impurity concentration than the body region 13 is formed in the body region 13 by implanting impurities for imparting p-type to the body region 13.
  • the impurity for imparting p-type is, for example, aluminum (Al).
  • gate oxide film 16 is formed. Thereafter, gate electrode 17, interlayer insulating film 18, source electrode 19 and drain electrode 20 are formed in the same procedure as in the method for manufacturing the silicon carbide semiconductor device according to the first embodiment. With the above procedure, the silicon carbide semiconductor device according to the second embodiment can be obtained.
  • the region where p + contact region 15 is formed has a protective mask having a thickness equivalent to that of other mask portion 80B. It is protected by the part 80A. Therefore, when a dose necessary for forming the source region 14 is implanted in the step (S30), ion implantation is blocked by the protective mask portion 80A in the region where the p + contact region 15 is formed. As a result, the n-type region 14A (see FIG. 8) having the n-type is not formed on the body region 13 where the p + contact region 15 is formed by the ion implantation in the step (S30) (FIG. 15).
  • the p + contact region 15 can be formed by ion-implanting the p-type impurity into the body region 13. Therefore, it is necessary when forming the p + contact region 15 so as to be connected to the body region 13. Therefore, the dose amount can be kept low.
  • the dose necessary for forming p + contact region 15 can be kept low, so that the implantation time required for forming p + contact region 15 is as described above. This can be shortened compared to the conventional method. As a result, a silicon carbide semiconductor device having a sufficiently low contact resistance between source electrode 19 and p + contact region 15 can be obtained with high manufacturing efficiency.
  • mask layers 80 and 83 are formed from stacked body 80 ⁇ / b> L having a two-layer structure of first mask layer 81 and second mask layer 82.
  • the stacked body 80L may be composed of three or more layers.
  • the protective mask portion 80A having the same film thickness as the other mask portions 80B can be easily formed.
  • the protective mask portion 81A having a smaller film thickness than the other mask portions 80B can be easily formed.
  • mask layer 80 may be configured as a single layer structure made of a single material. Even in this case, the protective mask portion 80A having the same film thickness as the other mask portions 80B can be easily formed. Further, the material constituting the mask layers 80 and 83 is not limited to polysilicon or SiO 2 , but is based on at least one selected from polysilicon, SiO 2 , aluminum (Al), tungsten (W), and the like. It may be configured. In the mask layers 80 and 83, for example, the first mask layer 81 may be made of titanium (Ti) and the second mask layer 82 may be made of W.
  • the silicon carbide semiconductor devices according to the first and second embodiments are configured as planar MOSFETs, but are not limited thereto.
  • the silicon carbide semiconductor device according to the first and second embodiments may be a trench type MOSFET. That is, silicon carbide semiconductor layer 12, body region 13, and source region 14 may be exposed at sidewall SW of trench TR, and gate oxide film 16 may be formed to cover trench TR. At this time, a gate electrode 17 is formed on the gate oxide film 16. As a result, a conduction channel is formed in the body region 13 exposed at the sidewall SW.
  • side wall SW of trench TR microscopically includes a first surface having a plane orientation ⁇ 0-33-8 ⁇
  • a conduction channel formed in body region 13 exposed on side wall SW. Mobility can be increased.
  • the interface state density at the interface between the gate oxide film 16 formed on the sidewall SW and the body region 13 can be reduced.
  • “microscopic” means that the dimension is about enough to take into account at least a dimension of about twice the atomic spacing.
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Abstract

　主面（第３の主面１２ａ）を含む炭化珪素半導体層（１２）と、主面（１２ａ）上に形成されている電極（ソース電極１９）とを備える。上記炭化珪素半導体層（１２）は、第１の導電型（ｐ）を有する第１の不純物領域（ボディ領域１３）と、主面（１２ａ）を含み、第１の不純物領域（１３）内に設けられている、第１の導電型と異なる第２の導電型（ｎ）を有する第２の不純物領域（ソース領域１４）と、主面（１２ａ）を含み、第１の不純物領域（１３）内に設けられ、かつ第２の不純物領域（１４）に隣接して形成されている、第１の導電型を有する第３の不純物領域（ｐ＋コンタクト領域１５）とを含む。上記第３の不純物領域（１５）における、主面（１２ａ）に対し垂直な方向での第１の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第１の位置と、第２の不純物領域（１４）における、主面（１２ａ）に対し垂直な方向での第２の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第２の位置とを考えたときに、主面（１２ａ）から第１の位置までの第１の深さ（Ｄ１）は、主面（１２ａ）から第２の位置までの第２の深さ（Ｄ２）より浅い。電極（１９）は、第２の不純物領域（１４）および第３の不純物領域（１５）に電気的に接続されている。

Description

炭化珪素半導体装置およびその製造方法
　本発明は、炭化珪素半導体装置およびその製造方法に関し、特に、接触抵抗の低いオーミック電極を有する炭化珪素半導体装置およびその製造方法に関する。
　炭化珪素（ＳｉＣ）を半導体材料として用いた炭化珪素半導体装置において、オン抵抗低減の観点から、炭化珪素半導体層と電極との接触抵抗は低いほうが好ましい。
　炭化珪素半導体層と電極との接触抵抗を低減するために、一般に炭化珪素半導体層には不純物濃度の高いコンタクト領域が形成されている。たとえば、炭化珪素半導体装置がＭＯＳＦＥＴである場合、炭化珪素半導体層にはウェル領域が形成されており、該ウェル領域には、ソース領域と、該ソース領域と接するとともに不純物濃度の高いコンタクト領域とが形成されている。
　また、炭化珪素は不純物の拡散係数がきわめて低いため、熱拡散処理によって不純物のドーピングを行うことは困難である。そのため、炭化珪素半導体装置の製造方法において活性領域を形成するには、イオン注入法やエピタキシャル成長法が用いられている。
　国際公開２００９／１３９１４０号には、ｐ＋型コンタクト領域が周囲に位置するソース領域よりも深く形成された炭化珪素半導体装置が記載されている。なお、ｐ＋コンタクト領域は、イオン注入法によって形成されている。
国際公開２００９／１３９１４０号
　しかしながら、不純物濃度の高いコンタクト領域を深い位置まで形成するには、高いドーズ量が必要となる。このため、コンタクト領域を形成するために必要とされる注入時間は、ソース領域などのその他の活性領域を形成するために必要とされる注入時間よりも長くなっていた。この結果、コンタクト領域の形成工程が、炭化珪素半導体装置の製造効率の向上を妨げる一因となっていた。
　本発明は、上記のような課題を解決するためになされたものである。本発明の主たる目的は、高い製造効率で製造され得る炭化珪素半導体装置およびその製造方法を提供することにある。
　本発明に係る炭化珪素半導体装置は、主面を含む炭化珪素半導体層と、主面上に形成されている電極とを備え、炭化珪素半導体層は、第１の導電型を有する第１の不純物領域と、主面を含み、第１の不純物領域内に設けられている、第１の導電型と異なる第２の導電型を有する第２の不純物領域と、主面を含み、第１の不純物領域内に設けられ、かつ第２の不純物領域に隣接して形成されている、第１の導電型を有する第３の不純物領域とを含み、第３の不純物領域における主面に対し垂直な方向での第１の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第１の位置と、第２の不純物領域における主面に対し垂直な方向での第２の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第２の位置とを考えたときに、主面から第１の位置までの第１の深さは、主面から第２の位置までの第２の深さより浅く、電極は、第２の不純物領域および第３の不純物領域に電気的に接続されている。
　本発明によれば、高い製造効率で製造され得る炭化珪素半導体装置およびその製造方法を提供することができる。
実施の形態１に係る炭化珪素半導体装置の断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法のフローチャートである。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の作用効果を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の作用効果を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の作用効果を説明するための断面図である。 実施の形態２に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る炭化珪素半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る炭化珪素半導体装置の変形例の断面図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
　また、本明細書中において、炭化珪素半導体層における各不純物領域の『深さ』とは、各不純物領域が炭化珪素層の主面を含むとき、該主面に対して垂直な方向での不純物濃度プロファイルにおいて最大不純物濃度の１／１０の不純物濃度を示す位置と主面との距離をいう。また、各不純物領域の『深さ』とは、最大不純物濃度を示す位置より深い位置における最大不純物濃度の１／１０の不純物濃度を示す位置と主面との距離をいう。
　［本願発明の実施形態の説明］
　はじめに、本発明の実施の形態の概要について説明する。
　（１）本実施の形態に係る炭化珪素半導体装置は、主面（第３の主面１２ａ）を含む炭化珪素半導体層１２と、主面（第３の主面１２ａ）上に形成されている電極（ソース電極１９）とを備える。上記炭化珪素半導体層１２は、第１の導電型（ｐ）を有する第１の不純物領域（ボディ領域１３）と、主面（第３の主面１２ａ）を含み、第１の不純物領域（１３）内に設けられている、第１の導電型と異なる第２の導電型（ｎ）を有する第２の不純物領域（ソース領域１４）と、主面（第３の主面１２ａ）を含み、第１の不純物領域（１３）内に設けられ、かつ第２の不純物領域（１４）に隣接して形成されている、第１の導電型を有する第３の不純物領域（ｐ＋コンタクト領域１５）とを含む。上記第３の不純物領域（１５）における、主面（第３の主面１２ａ）に対し垂直な方向での第１の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第１の位置（Ｃ：図１３）と、第２の不純物領域（１４）における、主面（第３の主面１２ａ）に対し垂直な方向での第２の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第２の位置（Ｆ：図１４）とを考えたときに、主面（１２ａ）から第１の位置までの第１の深さ（Ｄ１：図１２）は、主面（１２ａ）から第２の位置までの第２の深さ（Ｄ２：図１２）より浅い。電極（ソース電極１９）は、第２の不純物領域（１４）および第３の不純物領域（１５）に電気的に接続されている。
　つまり、本実施の形態に係る炭化珪素半導体装置では、ｐ＋コンタクト領域１５は、ボディ領域１３内において隣接するソース領域１４よりも第３の主面１２ａに対して浅く形成されていながらも、第３の主面１２ａに対して垂直な方向においてボディ領域１３と接続されている。このとき、第３の主面１２ａ上においてソース領域１４とｐ＋コンタクト領域１５とはそれぞれソース電極１９とオーミック接触している。そのため、ソース領域１４、ｐ＋コンタクト領域１５、さらにｐ＋コンタクト領域１５と接続されているボディ領域１３とを同電位とすることができる。
　さらに、本実施の形態に係る炭化珪素半導体装置は、高不純物濃度を有するｐ＋コンタクト領域１５を備えながらも、その製造効率を向上することができる。上述のように、ｐ＋コンタクト領域１５は、ボディ領域１３内において隣接するソース領域１４よりも第３の主面１２ａに対して浅く形成されている。そのため、ｐ＋コンタクト領域１５を形成するために必要なドーズ量は、第３の主面１２ａに対してソース領域１４の上記第２の位置と同等以上の深さにまでｐ＋コンタクト領域１５を形成する場合と比べて低く抑えられる。これにより、ｐ＋コンタクト領域１５を形成するために必要な注入時間を低減することができる。その結果、本実施の形態に係る炭化珪素半導体装置は、ソース電極１９とｐ＋コンタクト領域１５（ボディ領域１３）との接触抵抗を十分に低減することができるとともに、製造効率を向上させることができる。
　（２）本実施の形態に係る炭化珪素半導体装置において、第３の不純物領域（ｐ＋コンタクト領域１５）において最大不純物濃度を示す位置（Ｄ：図１３）は、主面（第３の第３の主面１２ａ）からの深さ（Ｄ１：図１３）が０．１μｍ以下であってもよい。このようにすれば、ｐ＋コンタクト領域１５における最大不純物濃度を示す位置（Ｄ）が第３の主面１２ａの近傍に形成されているため、主面（１２ａ）上に形成されている電極（ソース電極１９）と第３の不純物領域（１５）との接触抵抗を効果的に低減することができる。
　（３）本実施の形態に係る炭化珪素半導体装置において、第１の深さ（Ｄ１：図１３）が０．２μｍ以下であってもよい。
　このようにすれば、ｐ＋コンタクト領域１５の第１の位置（Ｃ）は、従来の炭化珪素半導体装置におけるｐ＋コンタクト領域よりも主面に対して浅い位置に形成されているため、イオン注入法によりｐ＋コンタクト領域１５を形成する場合にも、注入時間を抑えることができる。
　（４）本実施の形態に係る炭化珪素半導体装置において、炭化珪素半導体層（１２）には、第１の不純物領域（ボディ領域１３）および第２の不純物領域（ソース領域１４）が側壁ＳＷに表出しているトレンチＴＲが設けられており、トレンチ（ＴＲ）の側壁ＳＷ上に形成されたゲート酸化膜（１６）と、ゲート酸化膜（１６）上に形成されたゲート電極（１７）とをさらに備えていてもよい。
　このように、本実施の形態に係る炭化珪素半導体装置は、トレンチ型のＭＯＳＦＥＴに適用することができる（図１８参照）。これにより、ソース電極１９とｐ＋コンタクト領域１５との接触抵抗が低く、かつ製造効率の高い、トレンチ型のＭＯＳＦＥＴとしての炭化珪素半導体装置を得ることができる。
　（５）本実施の形態に係る炭化珪素半導体装置において、側壁ＳＷは、面方位｛０－３３－８｝を有する第１の面を含んでいてもよい。
　本実施の形態に係る炭化珪素半導体装置がトレンチ型のＭＯＳＦＥＴである場合、側壁ＳＷにおいて表出しているボディ領域１３内に、伝導チャネルが形成される。このとき、トレンチＴＲの側壁ＳＷが、面方位｛０－３３－８｝を有する第１の面を有する場合には、側壁ＳＷに表出しているボディ領域１３に形成される伝導チャネルのキャリアの移動度を高めることができる。さらに、側壁ＳＷ上に形成されるゲート酸化膜１６とボディ領域１３との界面における界面準位密度を低減することができる。
　（６）本実施の形態に係る炭化珪素半導体装置において、第１の不純物領域（ボディ領域１３）は、主面（第３の主面１２ａ）を含み、さらに、第１の不純物領域（１３）に含まれる主面（１２ａ）上に形成されたゲート酸化膜（１６）と、ゲート酸化膜（１６）上に形成されたゲート電極（１７）とを備えていてもよい。
　このように、本実施の形態に係る炭化珪素半導体装置は、プレナー型のＭＯＳＦＥＴに適用することができる（図１参照）。これにより、ソース電極１９とｐ＋コンタクト領域１５との接触抵抗が低く、かつ製造効率の高い、プレナー型のＭＯＳＦＥＴとしての炭化珪素半導体装置を得ることができる。
　（７）本実施の形態に係る炭化珪素半導体装置の製造方法は、第１の導電型（ｐ型）を有する第１の不純物領域（ボディ領域１３）を含む炭化珪素半導体層（１２）を準備する工程（Ｓ１０）と、炭化珪素半導体層（１２）の主面上にマスク層（８０，８３）を形成する工程（Ｓ２０）とを備える。上記マスク層（８０，８３）には、第１の不純物領域（１３）上に開口部が形成され、かつ、上記マスク層（８０，８３）は開口部内において開口部の内周壁面から間隔を隔てて配置された保護マスク部（８０Ａ）を含む。さらに、マスク層（８０，８３）を形成する工程（Ｓ２０）と、マスク層（８０，８３）をマスクとして用いて、開口部内において、少なくとも保護マスク部（８０Ａ，８３Ａ）下の領域以外の第１の不純物領域（１３）にイオン注入することにより、第１の導電型（ｐ型）と異なる第２の導電型（ｎ型）を有する第２の不純物領域（ソース領域１４）を形成する工程（Ｓ３０）と、マスク層（８０，８３）を除去する工程（Ｓ４０）と、炭化珪素半導体層（１２）にイオン注入することにより、保護マスク部（８０Ａ，８３Ａ）下に位置していた第１の不純物領域（１３）内の領域に第１の導電型（ｐ型）を有する第３の不純物領域（ｐ＋コンタクト領域１５）を形成する工程（Ｓ５０）とを備える。
　つまり、ソース領域１４を形成する工程（Ｓ３０）において、ボディ領域１３）上であってソース領域１４が形成される領域上はマスク層８０の開口部が形成されている一方で、ｐ＋コンタクト領域１５が形成される領域は保護マスク部８０Ａ，８１Ａにより保護されている。そのため、工程（Ｓ３０）においてソース領域１４の形成に必要なドーズ量が注入されるとき、ｐ＋コンタクト領域１５が形成される領域は、保護マスク部８０Ａによりイオン注入が阻止されるか、あるいは保護マスク部８１Ａによってイオン注入が制限される。その結果、工程（Ｓ３０）におけるイオン注入によって、ｐ＋コンタクト領域１５が形成されるボディ領域１３上にはｎ型を有するｎ型領域１４Ａ（図８参照）が形成されないか（図１５）、あるいはボディ領域１３上においてｎ型領域１４Ａ（図８参照）がソース領域１４よりも浅く形成される。そのため、工程（Ｓ５０）において、ボディ領域１３と接続するようにｐ＋コンタクト領域１５を形成する際に必要とされるドーズ量を低く抑えることができる。
　なお、保護マスク部８０Ａが形成されていないマスク層８０を用いてソース領域１４を形成する従来の炭化珪素半導体装置の製造方法では、ｐ＋コンタクト領域１５が形成される領域にもソース領域１４が延びるように形成される（異なる観点から言えば、ｎ型領域１４Ａがソース領域１４と同等の深さまで形成される）。この場合、ボディ領域１３と接続するようにｐ＋コンタクト領域１５を形成するためには、ｎ型領域１４Ａにｐ型不純物をイオン注入することによってｐ＋コンタクト領域１５に置き換える必要がある。このとき、ｎ型領域１４Ａをｐ＋コンタクト領域１５に置き換えるために必要なドーズ量（ｐ＋コンタクト領域１５を、ボディ領域１３と接続するように形成するために必要とされるドーズ量）は、ｎ型領域１４Ａの第３の主面１２ａに対する厚みによる。そのため、ｎ型領域１４Ａがソース領域１４と同等の深さまで形成される従来の製造方法では、ｎ型領域１４Ａをｐ＋コンタクト領域１５を置き換えるのに高いドーズ量が必要とされ、当該注入工程は長時間かけて行われていた。
　つまり、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、ｐ＋コンタクト領域１５の形成に必要なドーズ量を低く抑えることができるため、ｐ＋コンタクト領域１５の形成に要する注入時間を上記従来方法と比べて短縮することができる。その結果、高い製造効率で、ソース電極１９とｐ＋コンタクト領域１５との接触抵抗が十分に低い炭化珪素半導体装置を得ることができる。
　（８）本実施の形態に係る炭化珪素半導体装置の製造方法における、マスク層（８３）を形成する工程において、保護マスク部（８１Ａ）は、マスク層（８３）における保護マスク部（８１Ａ）以外の部分（他のマスク部８０Ｂ）よりも薄く形成されており、第２の不純物領域（ソース領域１４）を形成する工程では、保護マスク部（８１Ａ）を介して炭化珪素半導体層（１２）にイオン注入することにより、第２の導電型（ｎ型）を有する第４の不純物領域（ｎ型領域１４Ａ）を形成してもよい。
　保護マスク部８１Ａがマスク層８３における他のマスク部８０Ｂと比べて膜厚が薄く形成されている場合には、ソース領域１４を形成する工程（Ｓ３０）において、ｐ＋コンタクト領域１５が形成される領域へのイオン注入のドーズ量が保護マスク部８１Ａによって低減される。つまり、本工程（Ｓ３０）においてソース領域１４が形成されることにより、ｐ＋コンタクト領域１５が形成される領域にもｎ型領域１４Ａが形成される。このとき、ｎ型領域１４Ａは、マスク層８３の開口部下において形成されるソース領域１４と比べて保護マスク部８０Ａの厚みに応じてドーズ量が低減されているため、ソース領域１４と比べて第３の主面１２ａに対し浅く形成される。この結果、ｐ＋コンタクト領域１５は、第３の主面１２ａに対して、ｎ型領域１４Ａよりも深い位置まで形成されている限りにおいてソース領域１４と比べて浅い位置に形成されていても、ｎ型領域１４Ａと置き換わってボディ領域１３と接続されることができる。つまり、ｐ＋コンタクト領域１５を形成する工程（Ｓ５０）において、ｐ＋コンタクト領域１５が高い不純物濃度を有するように形成される場合であっても、ｐ＋コンタクト領域１５を形成するために必要とされるドーズ量（ｎ型領域１４Ａをｐ＋コンタクト領域１５に置き換えるために必要なドーズ量）を上記従来方法と比べて低く抑えることができる。その結果、ｐ＋コンタクト領域１５を形成するために要する注入時間を上述のように短縮することができるため、高い製造効率で、ソース電極１９とｐ＋コンタクト領域１５との接触抵抗が十分に低い炭化珪素半導体装置を製造することができる。
　（９）本実施の形態に係る炭化珪素半導体装置の製造方法において、第３の不純物領域（ｐ＋コンタクト領域１５）を形成する工程（Ｓ５０）では、第３の不純物領域（１５）における主面（第３の主面１２ａ）に対し垂直な方向での第１の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第１の位置（Ｃ：図１３）と、第２の不純物領域（ソース領域１４）を形成する工程（Ｓ３０）において形成されている第２の不純物領域（１４）における主面（１２ａ）に対し垂直な方向での第２の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第２の位置（Ｆ：図１４）とを考えたときに、主面（１２ａ）から第１の位置までの第１の深さ（Ｄ１：図１２）は、主面（１２ａ）から第２の位置までの第２の深さ（Ｄ２：図１２）より浅くなるように、第３の不純物領域（１５）が形成されていてもよい。
　このようにしても、ｐ＋コンタクト領域１５は、ボディ領域１３と接続されるように形成されることができる。具体的には、ｐ＋コンタクト領域１５をボディ領域１３と接続するように形成するためには、ｐ＋コンタクト領域１５を形成する工程（Ｓ５０）において、ｐ＋コンタクト領域１５をｎ型領域１４Ａよりも深い領域まで形成する必要がある。上述のように、本実施の形態に係る炭化珪素半導体装置の製造方法では、ソース領域１４）を形成する工程（Ｓ３０）において、保護マスク部８０Ａを含むマスク層８０がイオン注入用マスクとして用いられることにより、ｐ＋コンタクト領域１５が形成される領域上に対してｎ型のイオンの注入が阻止される（ｎ型領域１４Ａが形成されない）か、あるいはｎ型領域１４Ａが隣接するソース領域１４よりも第３の主面１２ａに対して浅く（厚みが薄く）形成される。そのため、第３の主面１２ａに対して、ｐ＋コンタクト領域１５をソース領域１４よりも浅く形成しても、ｐ＋コンタクト領域１５とボディ領域１３とを接続させることができる。その結果、ｐ＋コンタクト領域１５を形成するために必要とされるドーズ量を上記従来方法と比べて低く抑えることができ、高い製造効率で、ソース電極１９とｐ＋コンタクト領域１５との接触抵抗が十分に低い炭化珪素半導体装置を製造することができる。
　（１０）本実施の形態に係る炭化珪素半導体装置の製造方法は、マスク層（８０）を形成する工程（Ｓ２０）において、保護マスク部（８０Ａ）が１層からなり、保護マスク部（８０Ａ）以外の部分（他のマスク部８０Ｂ）が２層からなるマスク層（８０）が形成されてもよい。このようにすれば、工程（Ｓ２０）において、たとえば２層からなる積層体のうちの上層を除去することによって、２層からなる他の部分（８０Ｂ）よりも上層の膜厚分だけ膜厚の薄い保護マスク部（８０Ａ）を容易に形成することができる。
　［本願発明の実施形態の詳細］
　次に、本発明の実施の形態についてより詳細に説明する。
　（実施の形態１）
　まず、図１を参照して、実施の形態１に係る炭化珪素半導体装置１００の構造を説明する。実施の形態１に係る炭化珪素半導体装置１００は、プレナー型ＭＯＳＦＥＴとして構成されている。炭化珪素半導体装置１００は、エピタキシャル基板１０と、ゲート酸化膜１６と、ゲート電極１７と、層間絶縁膜１８と、ソース電極１９と、ドレイン電極２０とを備える。エピタキシャル基板１０は、ベース基板１１と、炭化珪素半導体層１２と、ボディ領域１３と、ソース領域１４と、ｐ＋コンタクト領域１５とを備える。
　ベース基板１１は、結晶系が六方晶である単結晶炭化珪素からなり導電型がｎ型（第２導電型）である。ベース基板１１は、たとえばＮ（窒素）などの不純物を高濃度で含んでいる。ベース基板１１に含まれる窒素などの不純物濃度はたとえば１．０×１０１８ｃｍ－３程度である。ベース基板１１は、第１の主面１１ａと、第１の主面１１ａと反対側に位置する第２の主面１１ｂとを含んでいる。
　炭化珪素半導体層１２は、導電型がｎ型である。炭化珪素半導体層１２はベース基板１１の第１の主面１１ａ上に形成されている、エピタキシャル層である。炭化珪素半導体層１２は、たとえば窒素（Ｎ）などの不純物を含んでいる。炭化珪素半導体層１２の不純物濃度は、ベース基板１の不純物濃度よりも低く、たとえば１×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下である。炭化珪素半導体層１２は、ベース基板１１の第２の主面１１ｂと反対側に位置する第３の主面１２ａを含んでいる。
　ボディ領域１３は、導電型がｐ型（第１導電型）である。ボディ領域１３は炭化珪素半導体層１２上に形成されており、第３の主面１２ａを含んでいる。ボディ領域１３は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）などの不純物を含んでいる。ボディ領域１３の不純物濃度は、４×１０１６ｃｍ－３以上２×１０１８ｃｍ－３以下であり、たとえば１×１０１７ｃｍ－３程度である。ボディ領域１３の厚みは、たとえば０．８μｍ程度である。
　ソース領域１４は、導電型がｎ型である。ソース領域１４はボディ領域１３上に形成されており、第３の主面１２ａを含んでいる。ソース領域１４は、たとえばＮなどの不純物を含んでいる。ソース領域１４の不純物濃度は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、たとえば２×１０１９ｃｍ－３程度である。ソース領域１４の厚みは、０．１μｍ以上０．４μｍ以下であり、たとえば０．３μｍ程度である。つまり、ソース領域１４における第３の主面１２ａに対し垂直な方向での不純物濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第２の位置（Ｆ：図１２参照）は、たとえば０．３μｍ程度である。
　ｐ＋コンタクト領域１５は、導電型がｐ型である。ｐ＋コンタクト領域１５は、ボディ領域１３上においてソース領域１４に隣接し、かつボディ領域１３と接触するように形成されている。ｐ＋コンタクト領域１５は、第３の主面１２ａを含んでいる。ｐ＋コンタクト領域１５は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）などの不純物を含んでいる。ｐ＋コンタクト領域１５の不純物濃度は、ボディ領域１３よりも高く、たとえば１×１０２０ｃｍ－３程度である。ｐ＋コンタクト領域１５の厚みは、たとえば０．２μｍ以下程度であり、好ましくは０．１μｍ程度である。つまり、ｐ＋コンタクト領域１５における第３の主面１２ａに対し垂直な方向での不純物濃度プロファイル（図１３参照）において、最大不純物濃度（たとえば１×１０２０ｃｍ－３）の１／１０の不純物濃度を示す第１の位置（１×１０１９ｃｍ－３を示す位置Ｃ）は、たとえば０．２μｍ以下程度であり、好ましくは０．１μｍ程度である。このように、ｐ＋コンタクト領域１５の厚みは、ソース領域１４の厚みよりも薄い。また、ｐ＋コンタクト領域１５は、第３の主面１２ａから０．１μｍ程度の位置においてボディ領域１３と接続されている。
　ゲート酸化膜１６は、第３の主面１２ａ上において、炭化珪素半導体層１２を挟んで隣接するソース領域１４の一方上から他方上にまで延在するように形成されている。ゲート酸化膜１６を構成する材料は、たとえば酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）などの誘電体である。
　ゲート電極１７は、ゲート酸化膜１６上において、炭化珪素半導体層１２を挟んで隣接するソース領域１４の一方上から他方上にまで延在するように形成されている。ゲート電極１７を構成する材料は、ポリシリコン、Ａｌなどの導電体である。
　層間絶縁膜１８は、ゲート電極１７を覆うように形成されている。層間絶縁膜１８は、ゲート電極１７を外部と電気的に絶縁している。層間絶縁膜１８を構成する材料は、たとえば酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）などの誘電体である。
　ソース電極１９は、第３の主面１２ａ上において、ｐ＋コンタクト領域１５と、ｐ＋コンタクト領域１５を囲むように形成されているソース領域１４との各々に接触して形成されている。ソース電極１９を構成する材料は、たとえばチタン（Ｔｉ）原子、アルミニウム（Ａｌ）原子および珪素（Ｓｉ）原子を含んでいる。これにより、ソース電極１９は、ソース領域１４およびｐ＋コンタクト領域１５のそれぞれとオーミック接触しており、各々との間での接触抵抗は十分に低い。
　ドレイン電極２０は、ベース基板１１の第２の主面１１ｂ上に形成されている。ドレイン電極２０は、たとえば上記ソース電極１９と同様の材料で構成されていてもよいし、Ｎｉ（ニッケル）など、ｎ＋基板１１とオーミック接触可能な他の材料からなっていてもよい。
　次に、図２～図１１を参照して、実施の形態１に係る炭化珪素半導体装置の製造方法について説明する。
　図３を参照して、まず、ボディ領域１３を含む炭化珪素半導体層１２を準備する（工程（Ｓ１０）：図２）。具体的には、まず、第１の主面１１ａおよび第２の主面１１ｂを有するベース基板１１を準備する。次に、エピタキシャル成長法によって、ベース基板１１の第１の主面１１ａ上に炭化珪素半導体層１２を形成する。
　図４を参照して、次に、炭化珪素半導体層１２にボディ領域１３を形成する。具体的には、第３の主面１２ａ上に形成されたマスク層（図示しない）を介して、炭化珪素半導体層１２にｐ型不純物をイオン注入することにより、導電型がｐ型のボディ領域１３を形成する。
　図５を参照して、次に、マスク層８０を形成する（工程（Ｓ２０）：図２）。具体的には、まず、炭化珪素半導体層１２の第３の主面１２ａ上に、積層体８０Ｌを形成する。積層体８０Ｌは、第３の主面１２ａと接する第１マスク層８１と、該第１マスク層８１上に形成される第２マスク層８２とからなる２層構造を有する。積層体８０Ｌの厚みＨ２（第１マスク層８１と第２マスク層８２の合計の厚み）は、ソース領域１４を形成する工程（Ｓ３０）でのイオン注入条件において、イオン注入を十分に阻止することができる膜厚として形成される。なお、第１マスク層８１の膜厚Ｈ１は、０．３μｍ以下であり、たとえば０．２μｍである。第１マスク層８１を構成する材料は、たとえばポリシリコンであり、第２マスク層８２を構成する材料は、たとえばＳｉＯ２である。
　図６を参照して、次に、積層体８０Ｌを加工して、開口部を有するマスク層８０を形成する。マスク層８０は、開口部内において独立して形成されている保護マスク部８０Ａと、他のマスク部８０Ｂとからなる。具体的には、まず、積層体８０Ｌ上に、ソース領域１４が形成されるべき領域上に開口部を有するマスクパターン９１を形成する。マスクパターン９１はたとえばフォトリソグラフィ法により形成されたレジストパターンである。次に、マスクパターン９１を用いて、積層体８０Ｌをたとえばドライエッチングすることにより、ソース領域１４が形成されるべき領域上に位置する第３の主面１２ａを表出させる開口部を有するマスク層８０が形成される。このとき、マスク層８０の開口部は、開口部内において独立して形成されている保護マスク部８０Ａと、保護マスク部８０Ａの周囲に形成されている他のマスク部８０Ｂとの間に形成される。つまり、保護マスク部８０Ａは、第３の主面１２ａを平面視したときに、ボディ領域１３の内周側においてソース領域１４の端部を規定するとともに、ｐ＋コンタクト領域１５が形成されるべき領域上を保護している。
　図７を参照して、次に、保護マスク部８０Ａを加工して、保護マスク部８１Ａを有するマスク層８３を形成する。具体的には、他のマスク部８０Ｂの上面（第３の主面１２ａに沿った面）および開口部を規定する側面を保護するとともに、保護マスク部８０Ａの上面（第３の主面１２ａに沿った面）および側面を表出するような開口部を有するマスクパターン９２を形成する。次に、保護マスク部８０Ａを構成する第２マスク層８２Ａを除去する。第２マスク層８２Ａを除去する方法は、第１マスク層８１Ａに対して高いエッチング選択比を有する任意のエッチング方法であればよく、たとえばドライエッチング法である。このとき、他のマスク部８０Ｂの上面および側面はマスクパターン９２によって保護されているため、エッチングの前後で他のマスク部８０Ｂは維持される。つまり、他のマスク部８０Ｂは第１マスク層８１Ｂと第２マスク層８２との２層構造を維持している。これにより、後述するソース領域１４を形成する工程（Ｓ３０）においてイオン注入を阻止することができる十分な膜厚を有する他のマスク部８０Ｂと、他のマスク部８０Ｂと比べて膜厚の薄い保護マスク部８１Ａとからなるマスク層８３が形成される。
　図８を参照して、次に、マスク層８３（保護マスク部８１Ａおよび他のマスク部８０Ｂ）をマスクとして用いて、ソース領域１４を形成する（工程（Ｓ３０）：図２）。具体的には、マスク層８３を注入マスクとして、第３の主面１２ａにｎ型を付与するための不純物をイオン注入することにより、マスク層８３の開口部が形成されている領域にソース領域１４が形成される。ｎ型を付与するための不純物は、たとえばリン（Ｐ）などである。このとき、他のマスク部８０Ｂが形成されている領域（ボディ領域１３上においてチャネル領域となるべき領域および炭化珪素半導体層１２が第３の主面１２ａに表出している領域）は、他のマスク部８０Ｂによりイオン注入が阻止される。
　一方、保護マスク部８１Ａは、第２マスク層８２Ａの分だけ他のマスク部８０Ｂよりも膜厚が薄いため、他のマスク部８０Ｂと比べてイオン注入に対する阻止能が低い。そのため、保護マスク部８１Ａが形成されている領域（ｐ＋コンタクト領域１５が形成される領域）は、マスク層８３の開口部が形成されている領域と比べてドーズ量は低減されるものの、ｎ型不純物がイオン注入される。その結果、ボディ領域１３において保護マスク部８１Ａが形成されている領域には、ｎ型領域１４Ａが形成される。このとき、ｎ型領域１４Ａの第３の主面１２ａに対する深さは、ソース領域１４の深さと比べて深さＤ４だけ浅い。ここで、深さの差分Ｄ４は、第１マスク層８１Ａの膜厚Ｈ１と相関し、たとえば膜厚Ｈ１と同等とすることができる。つまり、第１マスク層８１Ａの膜厚Ｈ１を０．２μｍとしたときに、深さの差分Ｄ４を０．２μｍとすることもできる。
　図９を参照して、次に、マスク層８３を除去する（工程（Ｓ４０）：図２）。マスク層８３は、たとえばドライエッチングにより除去される。
　図１０および図１１を参照して、次に、ｐ＋コンタクト領域１５を形成する（工程（Ｓ５０）：図２）。具体的には、まず、図１０を参照して、第３の主面１２ａ上において、ｐ＋コンタクト領域１５が形成される領域上に開口部を有するマスク層８４を形成する。つまり、マスク層８４の開口部は、ｎ型領域１４Ａ上に形成されている。マスク層８４は、任意の方法で形成されていればよく、たとえばフォトリソグラフィ法を用いて形成される。次に、マスク層８４を注入マスクとして第３の主面１２ａにｐ型を付与するための不純物をイオン注入することにより、マスク層８４の開口部が形成されている領域にｐ＋コンタクト領域１５が形成される。つまり、本工程（Ｓ５０）では、ｎ型領域１４Ａに対しｐ型を付与するための不純物を注入することにより、ｐ＋コンタクト領域１５はｎ型領域１４Ａと置き換かるように形成される。異なる観点から言えば、ｐ＋コンタクト領域１５の第３の主面１２ａに対する深さが、先の工程（Ｓ３０）において形成されているソース領域１４の第３の主面１２ａに対する深さよりも浅くなるように、ｐ＋コンタクト領域１５は形成される。これにより、ｐ＋コンタクト領域１５とボディ領域１３とは、第３の主面１２ａと垂直な方向においてソース領域１４の深さよりも浅い位置で接続される。ｐ型を付与するための不純物は、たとえばアルミニウム（Ａｌ）などである。
　次に、ゲート酸化膜１６を形成する。具体的には、第３の主面１２ａが熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより第３の主面１２ａ上に、二酸化珪素からなるゲート酸化膜１６が形成される。ゲート酸化膜１６の厚みは、たとえば５０ｎｍ程度である。
　次に、ゲート電極１７を形成する。具体的には、ゲート電極１７は、ゲート酸化膜１６上において、隣接する一方のソース領域１４の上方から他方のソース領域１４の上方にまで延在するように形成される。ゲート電極１７を構成する材料は、たとえば不純物がドープされたポリシリコンや、Ａｌなどの導電材料である。
　次に、層間絶縁膜１８を形成する。具体的には、ゲート酸化膜１６と接し、かつゲート電極１７を覆うように、層間絶縁膜１８が形成される。層間絶縁膜１８を構成する材料は、たとえば二酸化珪素である。
　次に、ソース電極１９を形成する。具体的には、まず、ゲート酸化膜１６および層間絶縁膜１８上において、ソース電極１９が形成される領域上に開口部を有するレジストマスクを形成する。次に、該レジストマスクを用いて、開口部内のゲート酸化膜１６および層間絶縁膜１８をエッチングにより除去する。これにより、ゲート酸化膜１６および層間絶縁膜１８の開口部から、ソース領域１４の一部と、ｐ＋コンタクト領域１５とが露出される。次に、該レジストマスク上にソース電極１９となるべき金属層を形成する。その後、リフトオフ法により、ソース領域１４の一部およびｐ＋コンタクト領域１５と接するように、ソース電極１９を形成する。
　次に、ドレイン電極２０を形成する。ドレイン電極２０は、ベース基板１１の第２の主面１１ｂ上に形成される。以上の手順により、本実施の形態に係る炭化珪素半導体装置１００を得ることができる。得られた炭化珪素半導体装置において、ｐ＋コンタクト領域１５の深さＤ１は０．１μｍ程度であり、ソース領域１４の深さＤ２は０．３μｍ程度である。
　次に、実施の形態１に係る炭化珪素半導体装置２００およびその製造方法の作用効果について説明する。
　実施の形態１に係る炭化珪素半導体装置において、ｐ＋コンタクト領域１５は、ボディ領域１３内において隣接するソース領域１４よりも第３の主面１２ａに対して浅く形成されていながらも、第３の主面１２ａに対して垂直な方向においてボディ領域１３と接続されている。このとき、第３の主面１２ａ上においてソース領域１４とｐ＋コンタクト領域１５とはそれぞれソース電極１９とオーミック接触している。そのため、ソース領域１４、ｐ＋コンタクト領域１５、さらにｐ＋コンタクト領域１５と接続されているボディ領域１３とを同電位とすることができる。
　さらに、実施の形態１に係る炭化珪素半導体装置は、高不純物濃度を有するｐ＋コンタクト領域１５を備えながらも、その製造効率を向上することができる。上述のように、ｐ＋コンタクト領域１５は、ボディ領域１３内において隣接するソース領域１４よりも第３の主面１２ａに対して浅く形成されているため、ｐ＋コンタクト領域１５を形成するために必要なドーズ量は、第３の主面１２ａに対してソース領域１４の上記第２の位置と同等以上の深さにまでｐ＋コンタクト領域１５を形成する場合と比べて低く抑えられる。これにより、ｐ＋コンタクト領域１５を形成するために必要な注入時間を低減することができる。その結果、本実施の形態に係る炭化珪素半導体装置は、ソース電極１９とｐ＋コンタクト領域１５（ボディ領域１３）との接触抵抗を十分に低減することができるとともに、製造効率を向上させることができる。
　実施の形態１に係る炭化珪素半導体装置の製造方法によれば、ソース領域１４を形成する工程（Ｓ３０）において、ｐ＋コンタクト領域１５が形成される領域は保護マスク部８１Ａにより保護されている。そのため、工程（Ｓ３０）においてソース領域１４の形成に必要なドーズ量が注入されるとき、ｐ＋コンタクト領域１５が形成される領域は、保護マスク部８１Ａによってイオン注入が制限される。その結果、工程（Ｓ３０）におけるイオン注入によって、ｐ＋コンタクト領域１５が形成されるボディ領域１３上にはｎ型領域１４Ａ（図８参照）がソース領域１４よりも浅く形成される。そのため、工程（Ｓ５０）において、ボディ領域１３と接続するようにｐ＋コンタクト領域１５を形成する際に必要とされるドーズ量を低く抑えることができる。
　その結果、実施の形態１に係る炭化珪素半導体装置の製造方法によれば、ｐ＋コンタクト領域１５の形成に要する注入時間を上記従来方法と比べて短縮することができ、高い製造効率で、ソース電極１９とｐ＋コンタクト領域１５との接触抵抗が十分に低い炭化珪素半導体装置を得ることができる。
　また、マスク層８３は、第１マスク層８１からなる保護マスク部８１Ａと、第１マスク層８１と第２マスク層８２との２層からなる他のマスク部８０Ｂとで構成されている。このようなマスク層８３は、上述のように、２層からなる保護マスク部８０Ａのうちの第２マスク層８２Ａを除去することによって、第２マスク層８２の膜厚分だけ膜厚の薄い保護マスク部８１Ａを容易に形成することができる。
　ここで、図１２および図１３を参照して、ｐ＋コンタクト領域１５の第３の主面１２ａに対する深さＤ１は、炭化珪素半導体装置の第３の主面１２ａに対して垂直な方向における不純物濃度プロファイルから算出することができる。炭化珪素半導体装置の不純物濃度プロファイルは、たとえば二次イオン質量分析法（ＳＩＭＳ）を用いて測定することができる。図１３は、図１２において第３の主面１２ａ上の点Ａから第３の主面１２ａに対して垂直な方向における、ｐ＋コンタクト領域１５およびボディ領域１３内の不純物濃度プロファイルを示す。また、図１４は、図１２において第３の主面１２ａ上の点Ｅから第３の主面１２ａに対して垂直な方向における、ソース領域１４およびボディ領域１３内の不純物濃度プロファイルを示す。図１３および図１４の縦軸は第３の主面１２ａに対する深さを示し、横軸は不純物濃度を示す。上述のように、本明細書中において、炭化珪素半導体層１２における各不純物領域の『深さ』とは、炭化珪素半導体層１２の第３の主面１２ａに対して垂直な方向での不純物濃度プロファイルにおいて，最大不純物濃度の１／１０の不純物濃度を示す位置と第３の主面１２ａとの距離をいう。つまり、ｐ＋コンタクト領域１５の第３の主面１２ａに対する深さは、ｐ＋コンタクト領域１５およびボディ領域１３内における最大不純物濃度Ｐ１の１０分の１の不純物濃度を示す点Ｃと第３の主面１２ａとの距離Ｄ１である。
　図１３を参照して、ｐ型不純物濃度の最大不純物濃度Ｐ１を示す点Ｄは、点Ａから深さＤ３だけ第２の主面１１ｂ側に位置する。実施の形態１において、最大不純物濃度Ｐ１は１×１０２０ｃｍ－３程度であり、点Ｄはｐ＋コンタクト領域１５内に位置している。さらに、最大不純物濃度Ｐ１の１０分の１の不純物濃度を示す点Ｃは、点Ａから深さＤ１だけ第２の主面１１ｂ側に位置する。
　一方、図１４を参照して、ソース領域１４の第３の主面１２ａに対する深さＤ２も、同様に第３の主面１２ａ上の点Ｅから第３の主面１２ａに対して垂直な方向における、ソース領域１４およびボディ領域１３内の不純物濃度プロファイルに基づいて決めることができる。つまり、ソース領域１４の第３の主面１２ａに対する深さは、ソース領域１４およびボディ領域１３内における最大不純物濃度Ｎ１の１０分の１の不純物濃度を示す点Ｆと第３の主面１２ａとの距離Ｄ２である。
　このように、実施の形態１に係る炭化珪素半導体装置は、ＳＩＭＳにより測定される不純物濃度プロファイルに基づいて規定されるｐ＋コンタクト領域１５の第３の主面１２ａに対する深さＤ１とソース領域１４の第３の主面１２ａに対する深さＤ２とが、Ｄ１＜Ｄ２の関係式を満たしている。これにより、上述のように、実施の形態１に係る炭化珪素半導体装置の製造方法において、ｐ＋コンタクト領域１５を形成するために必要な注入時間を低減することができる。
　なお、上述のように、不純物濃度プロファイルに基づいて規定されるｐ＋コンタクト領域１５の第３の主面１２ａに対する深さＤ１は、ｎ型領域１４Ａの第３の主面１２ａに対する深さよりも深くなるように形成される。このとき、一定の注入条件下において形成されるｎ型領域１４Ａの第３の主面１２ａに対する深さは、該注入マスクとして用いられる保護マスク部８１Ａの膜厚Ｈ１と相関する。そのため、あらかじめ保護マスク部８１Ａの膜厚Ｈ１とｎ型領域１４Ａの第３の主面１２ａに対する深さとの相関関係を調べておくことによって、保護マスク部８１Ａの膜厚Ｈ１を制御することによりｎ型領域１４Ａの深さを制御することができる。ｐ＋コンタクト領域１５の第３の主面１２ａに対する深さＤ１は、少なくともｎ型領域１４Ａの主面１２ａに対する深さと同等以上である必要があるため、当該深さＤ１の必要十分条件は保護マスク部８１Ａの膜厚Ｈ１によって制御することができる。このとき、ソース領域１４の第３の主面１２ａに対する深さＤ２と深さＤ１との差分Ｄ３は、保護マスク部８１Ａの膜厚Ｈ１と同等程度とすることができる。つまり、保護マスク部８１Ａの膜厚Ｈ１が０．２μｍ程度の保護マスク部８１Ａを用いて、第３の主面１２ａに対する深さＤ２が０．３μｍ程度のソース領域１４を形成するイオン注入を行う場合、ｎ型領域１４Ａは第３の主面１２ａからたとえば０．１μｍ程度の深さまで形成される。そのため、ｐ＋コンタクト領域１５は第３の主面１２ａから０．１μｍ以上の深さまで形成されることにより、ボディ領域１３と接続されることができる。
　（実施の形態２）
　次に、図１および図１５～図１７を参照して、実施の形態２に係る炭化珪素半導体装置およびその製造方法について説明する。実施の形態２に係る炭化珪素半導体装置は、基本的には、実施の形態１に係る炭化珪素半導体装置およびその製造方法と同様の構成を備えるが、炭化珪素半導体装置の製造方法において、ソース領域１４を形成する工程（Ｓ３０）において、ｐ＋コンタクト領域１５が形成される領域にｎ型領域１４Ａを形成しない点で異なる。つまり、ｐ＋コンタクト領域１５を形成する工程（Ｓ５０）において、ｎ型領域１４Ａにｐ型不純物をイオン注入することによりｐ＋コンタクト領域１５をｎ型領域１４Ａと置き換えるように形成するのではなく、ｐボディ領域１３にｐ型不純物をイオン注入することにより、ｐ＋コンタクト領域１５を形成する点で異なる。なお、実施の形態２に係る炭化珪素半導体装置の製造方法により得られる炭化珪素半導体装置の構成は、図１に示す実施の形態１に係る炭化珪素半導体装置１００と同様の構成を備えている。
　図１５～図１７を参照して、実施の形態２に係る炭化珪素半導体装置の製造方法について説明する。
　まず、実施の形態１に係る炭化珪素半導体装置の製造方法と同様に、ボディ領域１３を含む炭化珪素半導体層１２を準備する（工程（Ｓ１０），図３および図４参照）。次に、炭化珪素半導体層１２の第３の主面１２ａ上に、積層体８０Ｌを形成する（工程（Ｓ２０），図５参照）。具体的には、まず、積層体８０Ｌを形成する。積層体８０Ｌは、第３の主面１２ａと接する第１マスク層８１と、該第１マスク層８１上に形成される第２マスク層８２とからなる２層構造を有する。
　次に、積層体８０Ｌを加工して、開口部を有するマスク層８０を形成する（図６参照）。具体的には、まず、積層体８０Ｌ上に、ソース領域１４が形成されるべき領域上に開口部を有するマスクパターン９１を形成する。マスクパターン９１はたとえばフォトリソグラフィ法により形成されたレジストパターンである。次に、マスクパターン９１を用いて、積層体８０Ｌをたとえばドライエッチングすることにより、ソース領域１４が形成されるべき領域上に位置する第３の主面１２ａを表出させる開口部を有するマスク層８０が形成される。マスク層８０は、後述するソース領域１４を形成する工程（Ｓ３０）においてイオン注入を阻止することができる十分な膜厚を有する他のマスク部８０Ｂと、他のマスク部８０Ｂと同等の膜厚を有する保護マスク部８０Ａとからなる。保護マスク部８０Ａは、第３の主面１２ａを平面視したときに、ボディ領域１３の内周側においてソース領域１４の端部を規定するとともに、ｐ＋コンタクト領域１５が形成されるべき領域上を保護している。
　図１５を参照して、次に、マスク層８０をイオン注入マスクとして用いてソース領域１４を形成する（工程（Ｓ３０））。具体的には、マスク層８０を注入マスクとして、第３の主面１２ａにｎ型を付与するための不純物をイオン注入することにより、マスク層８０の開口部が形成されている領域にソース領域１４が形成される。このとき、保護マスク部８０Ａおよび他のマスク部８０Ｂは、いずれも本工程（Ｓ３０）におけるイオン注入を阻止可能なように設けられているため、他のマスク部８０Ｂが形成されている領域（ボディ領域１３上においてチャネル領域となるべき領域および炭化珪素半導体層１２が第３の主面１２ａに表出している領域）と、保護マスク部８０Ａが形成されている領域（ｐ＋コンタクト領域１５が形成される領域）には、ｎ型不純物のイオン注入が阻止される。その結果、本工程（Ｓ３０）を実施することにより、ボディ領域１３において保護マスク部８０Ａが形成されている領域にはｎ型領域１４Ａが形成されない。
　図１６を参照して、次に、マスク層８３を除去する（工程（Ｓ４０））。マスク層８０は、たとえばドライエッチングにより除去される。
　図１７を参照して、次に、ｐ＋コンタクト領域１５を形成する（工程（Ｓ５０））。具体的には、まず、第３の主面１２ａ上において、ｐ＋コンタクト領域１５が形成される領域上に開口部を有するマスク層８４を形成する。つまり、マスク層８４の開口部は、ソース領域１４に囲まれているボディ領域１３上に形成されている。マスク層８４は、任意の方法で形成されていればよく、たとえばフォトリソグラフィ法を用いて形成される。次に、マスク層８４を注入マスクとして第３の主面１２ａにｐ型を付与するための不純物をイオン注入することにより、マスク層８４の開口部が形成されている領域にｐ＋コンタクト領域１５が形成される。つまり、本工程（Ｓ５０）では、ボディ領域１３に対しｐ型を付与するための不純物を注入することにより、ボディ領域１３と比べて不純物濃度の高いｐ＋コンタクト領域１５がボディ領域１３内に形成される。これにより、ｐ＋コンタクト領域１５とボディ領域１３とが第３の主面１２ａと垂直な方向において接続される。ｐ型を付与するための不純物は、たとえばアルミニウム（Ａｌ）などである。
　次に、ゲート酸化膜１６を形成する。以下、実施の形態１に係る炭化珪素半導体装置の製造方法と同様の手順で、ゲート電極１７、層間絶縁膜１８、ソース電極１９、ドレイン電極２０を形成する。以上の手順により、実施の形態２に係る炭化珪素半導体装置を得ることができる。
　次に、実施の形態２に係る炭化珪素半導体装置の製造方法の作用効果について説明する。
　実施の形態２に係る炭化珪素半導体装置の製造方法では、ソース領域１４を形成する工程（Ｓ３０）において、ｐ＋コンタクト領域１５が形成される領域は他のマスク部８０Ｂと同等の厚みを有する保護マスク部８０Ａにより保護されている。そのため、工程（Ｓ３０）においてソース領域１４の形成に必要なドーズ量が注入されるとき、ｐ＋コンタクト領域１５が形成される領域は、保護マスク部８０Ａによりイオン注入が阻止される。その結果、工程（Ｓ３０）におけるイオン注入によって、ｐ＋コンタクト領域１５が形成されるボディ領域１３上にはｎ型を有するｎ型領域１４Ａ（図８参照）が形成されない（図１５）。そのため、工程（Ｓ５０）ではボディ領域１３にｐ型不純物をイオン注入することによりｐ＋コンタクト領域１５を形成することができるため、ボディ領域１３と接続するようにｐ＋コンタクト領域１５を形成する際に必要とされるドーズ量を低く抑えることができる。
　つまり、実施の形態２に係る炭化珪素半導体装置の製造方法によれば、ｐ＋コンタクト領域１５の形成に必要なドーズ量を低く抑えることができるため、ｐ＋コンタクト領域１５の形成に要する注入時間を上記従来方法と比べて短縮することができる。その結果、高い製造効率で、ソース電極１９とｐ＋コンタクト領域１５との接触抵抗が十分に低い炭化珪素半導体装置を得ることができる。
　実施の形態１および実施の形態２に係る炭化珪素半導体装置の製造方法において、マスク層８０，８３は、第１マスク層８１と第２マスク層８２との２層構造を有する積層体８０Ｌから形成されているが、これに限られるものではない。たとえば、積層体８０Ｌは、３層以上で構成されていてもよい。このようにしても、他のマスク部８０Ｂと同等の膜厚を有する保護マスク部８０Ａを容易に形成することができる。また、各層のエッチング選択比を高く設けることにより、他のマスク部８０Ｂと比べて膜厚の薄い保護マスク部８１Ａを容易に形成することもできる。また、実施の形態２に係る炭化珪素半導体装置の製造方法においては、マスク層８０は単一の材料からなる単層構造として構成されていてもよい。このようにしても、他のマスク部８０Ｂと同等の膜厚を有する保護マスク部８０Ａを容易に形成することができる。また、マスク層８０，８３を構成する材料は、ポリシリコンやＳｉＯ２に限られるものではなく、ポリシリコン、ＳｉＯ２、アルミニウム（Ａｌ）、およびタングステン（Ｗ）などから選択される少なくとも１つにより構成されていてもよい。また、マスク層８０，８３は、たとえば第１マスク層８１がチタン（Ｔｉ）、第２マスク層８２がＷで構成されていてもよい。
　また、実施の形態１および実施の形態２に係る炭化珪素半導体装置は、プレナー型のＭＯＳＦＥＴとして構成されているが、これに限られるものではない。図１８を参照して、たとえば、実施の形態１および実施の形態２に係る炭化珪素半導体装置は、トレンチ型のＭＯＳＦＥＴであってもよい。つまり、トレンチＴＲの側壁ＳＷに、炭化珪素半導体層１２と、ボディ領域１３と、ソース領域１４とが表出しており、トレンチＴＲを覆うようにゲート酸化膜１６が形成されていてもよい。このとき、該ゲート酸化膜１６上にはゲート電極１７が形成されている。これにより、側壁ＳＷにおいて表出しているボディ領域１３内に、伝導チャネルが形成される。さらに、トレンチＴＲの側壁ＳＷが、面方位｛０－３３－８｝を有する第１の面を微視的に含む場合には、側壁ＳＷに表出しているボディ領域１３に形成される伝導チャネルの移動度を高めることができる。また、側壁ＳＷ上に形成されるゲート酸化膜１６とボディ領域１３との界面における界面準位密度を低減することができる。ここで、「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いることができる。
　以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０　エピタキシャル基板、１１　基板、１１ａ　第１の主面、１１ｂ　第２の主面、１２　炭化珪素半導体層、１２ａ，１２ｂ　第３の主面、１３　ボディ領域、１４　ソース領域、１４Ａ　ｎ型領域、１５　ｐ＋コンタクト領域、１６　ゲート酸化膜、１７　ゲート電極、１８　層間絶縁膜、１９　ソース電極、２０　ドレイン電極、８０，８３　マスク層、８０Ａ　保護マスク部、８０Ｂ　他のマスク部、８１　第１マスク層、８２　第２マスク層、８１Ａ　保護マスク部（第１マスク層）、８２Ａ　保護マスク部（第２マスク層）、８１Ｂ　他のマスク部（第１マスク層）、８２Ｂ　他のマスク部（第２マスク層）、９１，９２　マスクパターン、１００　炭化珪素半導体装置、ＴＲ　トレンチ、ＳＷ　側壁。

Claims (10)

  1. 　主面を含む炭化珪素半導体層と、
    　前記主面上に形成されている電極とを備え、
    　前記炭化珪素半導体層は、
    　第１の導電型を有する第１の不純物領域と、
    　前記主面を含み、前記第１の不純物領域内に設けられている、前記第１の導電型と異なる第２の導電型を有する第２の不純物領域と、
    　前記主面を含み、前記第１の不純物領域内に設けられ、かつ前記第２の不純物領域に隣接して形成されている、前記第１の導電型を有する第３の不純物領域とを含み、
    　前記第３の不純物領域における前記主面に対し垂直な方向での前記第１の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第１の位置と、
    　前記第２の不純物領域における前記主面に対し垂直な方向での前記第２の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第２の位置とを考えたときに、前記主面から前記第１の位置までの第１の深さは、前記主面から前記第２の位置までの第２の深さより浅く、
    　前記電極は、前記第２の不純物領域および前記第３の不純物領域に電気的に接続されている、炭化珪素半導体装置。
  2. 　前記第３の不純物領域において前記最大不純物濃度を示す位置は、前記主面からの深さが０．１μｍ以下である、請求項１に記載の炭化珪素半導体装置。
  3. 　前記第１の深さは０．２μｍ以下である、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記炭化珪素半導体層には、前記第１の不純物領域および前記第２の不純物領域が側壁に表出しているトレンチが設けられており、
    　前記トレンチの前記側壁上に形成されたゲート酸化膜と、
    　前記ゲート酸化膜上に形成されたゲート電極とをさらに備える、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記側壁は、面方位｛０－３３－８｝を有する第１の面を含む、請求項４に記載の炭化珪素半導体装置。
  6. 　前記第１の不純物領域は、前記主面を含み、
    　さらに、前記第１の不純物領域に含まれる前記主面上に形成されたゲート酸化膜と、
    　前記ゲート酸化膜上に形成されたゲート電極とを備える、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置。
  7. 　第１の導電型を有する第１の不純物領域を含む炭化珪素半導体層を準備する工程と、
    　前記炭化珪素半導体層の主面上にマスク層を形成する工程とを備え、
    　前記マスク層には、前記第１の不純物領域上に開口部が形成され、かつ前記マスク層は前記開口部内において前記開口部の内周壁面から間隔を隔てて配置された保護マスク部を含み、
    　さらに、前記マスク層をマスクとして用いて、前記開口部内において、少なくとも前記保護マスク部下の領域以外の前記第１の不純物領域にイオン注入することにより、前記第１の導電型と異なる第２の導電型を有する第２の不純物領域を形成する工程と、
    　前記マスク層を除去する工程と、
    　前記炭化珪素半導体層にイオン注入することにより、前記保護マスク部下に位置していた前記第１の不純物領域内の領域に前記第１の導電型を有する第３の不純物領域を形成する工程とを備える、炭化珪素半導体装置の製造方法。
  8. 　前記マスク層を形成する工程において、前記保護マスク部は、前記マスク層における前記保護マスク部以外の部分よりも薄く形成されており、
    　前記第２の不純物領域を形成する工程では、前記保護マスク部を介して前記炭化珪素半導体層にイオン注入することにより、前記第２の導電型を有する第４の不純物領域を形成する、請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 　前記第３の不純物領域を形成する工程では、
    　前記第３の不純物領域における前記主面に対し垂直な方向での前記第１の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第１の位置と、
    　前記第２の不純物領域を形成する工程において形成されている、前記第２の不純物領域における前記主面に対し垂直な方向での前記第２導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の１／１０の不純物濃度を示す第２の位置とを考えたときに、
    　前記主面から第１の位置までの第１の深さは、前記主面から前記第２の位置までの第２の深さより浅くなるように、前記第３の不純物領域が形成される、請求項７または請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 　前記マスク層を形成する工程では、前記保護マスク部が１層からなり、前記保護マスク部以外の部分が２層からなる前記マスク層を形成する、請求項７～請求項９のいずれか１項に記載の炭化珪素半導体装置の製造方法。
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