WO2015029607A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Definitions
- the present invention relates to a silicon carbide semiconductor device and a manufacturing method thereof, and more particularly, to a silicon carbide semiconductor device having an ohmic electrode with a low contact resistance and a manufacturing method thereof.
- the contact resistance between the silicon carbide semiconductor layer and the electrode is preferably low from the viewpoint of reducing on-resistance.
- a contact region having a high impurity concentration is generally formed in the silicon carbide semiconductor layer.
- the silicon carbide semiconductor device is a MOSFET
- a well region is formed in the silicon carbide semiconductor layer, and the well region includes a source region and a contact region that is in contact with the source region and has a high impurity concentration. Is formed.
- silicon carbide has a very low impurity diffusion coefficient, it is difficult to dope impurities by thermal diffusion treatment. Therefore, an ion implantation method or an epitaxial growth method is used to form an active region in a method for manufacturing a silicon carbide semiconductor device.
- the contact region forming process has been one factor that hinders the improvement of the manufacturing efficiency of the silicon carbide semiconductor device.
- a main object of the present invention is to provide a silicon carbide semiconductor device that can be manufactured with high manufacturing efficiency and a method for manufacturing the same.
- a silicon carbide semiconductor device includes a silicon carbide semiconductor layer including a main surface and an electrode formed on the main surface, wherein the silicon carbide semiconductor layer is a first impurity having a first conductivity type.
- the concentration profile of the first conductivity type impurity at the first position showing an impurity concentration of 1/10 of the maximum impurity concentration and the second position in the direction perpendicular to the main surface in the second impurity region Maximum impurity concentration in the conductivity type impurity concentration profile
- the first depth from the main surface to the first position is shallower than the second depth from
- a silicon carbide semiconductor device that can be manufactured with high manufacturing efficiency and a method for manufacturing the same can be provided.
- FIG. 1 is a cross sectional view of a silicon carbide semiconductor device according to a first embodiment.
- 3 is a flowchart of a method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
- FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
- FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
- FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
- FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
- FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
- FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
- FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
- FIG. 6 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment.
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- FIG. 5 is a cross sectional view for illustrating the function and effect of the silicon carbide semiconductor device according to the first embodiment.
- FIG. 5 is a cross sectional view for illustrating the function and effect of the silicon carbide semiconductor device according to the first embodiment.
- FIG. 5 is a cross sectional view for illustrating the function and effect of the silicon carbide semiconductor device according to the first embodiment.
- FIG. 11 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the second embodiment.
- FIG. 11 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the second embodiment.
- FIG. 11 is a cross sectional view for illustrating the method for manufacturing the silicon carbide semiconductor device according to the second embodiment.
- FIG. 7 is a cross sectional view of a modification of the silicon carbide semiconductor device according to the first embodiment.
- each impurity region in the silicon carbide semiconductor layer refers to an impurity in a direction perpendicular to the main surface when each impurity region includes the main surface of the silicon carbide layer.
- the “depth” of each impurity region refers to the distance between the main surface and a position showing an impurity concentration of 1/10 of the maximum impurity concentration at a position deeper than the position showing the maximum impurity concentration.
- the silicon carbide semiconductor device is formed on silicon carbide semiconductor layer 12 including the main surface (third main surface 12a) and main surface (third main surface 12a).
- Silicon carbide semiconductor layer 12 includes a first impurity region (body region 13) having a first conductivity type (p) and a main surface (third main surface 12a), and includes first impurity region (13 ), A second impurity region (source region 14) having a second conductivity type (n) different from the first conductivity type, and a main surface (third main surface 12a), A third impurity region (p + contact region 15) having the first conductivity type provided in the first impurity region (13) and adjacent to the second impurity region (14); including.
- the impurity concentration of 1/10 of the maximum impurity concentration Concentration of the second conductivity type in the direction perpendicular to the main surface (third main surface 12a) in the first position (C: FIG. 13) showing the second and the second impurity region (14)
- the first depth from the main surface (12a) to the first position ( D1: FIG. 12) is shallower than the second depth (D2: FIG. 12) from the main surface (12a) to the second position.
- the electrode (source electrode 19) is electrically connected to the second impurity region (14) and the third impurity region (15).
- p + contact region 15 is formed shallower than third source surface 14 in adjacent body region 13 in body region 13, but third Is connected to body region 13 in a direction perpendicular to main surface 12a. At this time, the source region 14 and the p + contact region 15 are in ohmic contact with the source electrode 19 on the third main surface 12a. Therefore, the source region 14, the p + contact region 15, and the body region 13 connected to the p + contact region 15 can be set to the same potential.
- the silicon carbide semiconductor device according to the present embodiment can improve the manufacturing efficiency while including p + contact region 15 having a high impurity concentration.
- p + contact region 15 is formed shallower with respect to third main surface 12a than adjacent source region 14 in body region 13. Therefore, the dose required to form p + contact region 15 is such that p + contact region 15 is formed to a depth equal to or greater than the second position of source region 14 with respect to third main surface 12a. Low compared to the case. Thereby, the implantation time required for forming the p + contact region 15 can be reduced. As a result, the silicon carbide semiconductor device according to the present embodiment can sufficiently reduce the contact resistance between source electrode 19 and p + contact region 15 (body region 13), and can improve manufacturing efficiency. .
- the position (D: FIG. 13) showing the maximum impurity concentration in the third impurity region (p + contact region 15) is the main surface (the third third region).
- the depth from the main surface 12a) (D1: FIG. 13) may be 0.1 ⁇ m or less.
- the first depth (D1: FIG. 13) may be 0.2 ⁇ m or less.
- the first position (C) of the p + contact region 15 is formed at a position shallower than the main surface of the p + contact region in the conventional silicon carbide semiconductor device. Even when the p + contact region 15 is formed, the implantation time can be suppressed.
- first impurity region (body region 13) and second impurity region (source region 14) are formed on sidewall SW in silicon carbide semiconductor layer (12).
- An exposed trench TR is provided, and a gate oxide film (16) formed on the sidewall SW of the trench (TR) and a gate electrode (17) formed on the gate oxide film (16) are provided. Furthermore, you may provide.
- the silicon carbide semiconductor device according to the present embodiment can be applied to a trench MOSFET (see FIG. 18). Thereby, a silicon carbide semiconductor device as a trench MOSFET having a low contact resistance between source electrode 19 and p + contact region 15 and high manufacturing efficiency can be obtained.
- sidewall SW may include a first surface having a plane orientation ⁇ 0-33-8 ⁇ .
- the silicon carbide semiconductor device according to the present embodiment is a trench type MOSFET
- a conduction channel is formed in body region 13 exposed at sidewall SW.
- side wall SW of trench TR has the first surface having the plane orientation ⁇ 0-33-8 ⁇
- the carrier of the conduction channel formed in body region 13 exposed on side wall SW. Mobility can be increased. Furthermore, the interface state density at the interface between the gate oxide film 16 formed on the sidewall SW and the body region 13 can be reduced.
- first impurity region (body region 13) includes a main surface (third main surface 12a), and further includes first impurity region (13). And a gate oxide film (16) formed on the main surface (12a) and a gate electrode (17) formed on the gate oxide film (16).
- the silicon carbide semiconductor device according to the present embodiment can be applied to a planar MOSFET (see FIG. 1). Thereby, a silicon carbide semiconductor device as a planar MOSFET having a low contact resistance between source electrode 19 and p + contact region 15 and high manufacturing efficiency can be obtained.
- a method for manufacturing a silicon carbide semiconductor device provides a silicon carbide semiconductor layer (12) including a first impurity region (body region 13) having a first conductivity type (p-type). And a step (S20) of forming a mask layer (80, 83) on the main surface of the silicon carbide semiconductor layer (12).
- a mask layer (80, 83) In the mask layer (80, 83), an opening is formed on the first impurity region (13), and the mask layer (80, 83) is spaced from the inner peripheral wall surface of the opening in the opening. It includes a protective mask part (80A) arranged at a distance.
- the step (S20) of forming the mask layer (80, 83) and the mask layer (80, 83) are used as a mask, and at least the regions other than the region below the protective mask portion (80A, 83A) in the opening.
- S30 a step (S40) of removing the mask layer (80, 83), and ion implantation into the silicon carbide semiconductor layer (12), the first position located below the protective mask portion (80A, 83A).
- the opening of the mask layer 80 is formed on the body region 13) and the region where the source region 14 is formed, while the p + contact region 15 is formed.
- the region where is formed is protected by protective mask portions 80A and 81A. Therefore, when the dose necessary for forming the source region 14 is implanted in the step (S30), the region where the p + contact region 15 is formed is prevented from being ion-implanted by the protective mask portion 80A, or the protective mask.
- the ion implantation is restricted by the part 81A.
- n-type region 14A see FIG.
- n-type region 14 ⁇ / b> A (see FIG. 8) is formed shallower than the source region 14. Therefore, in the step (S50), the dose required when forming the p + contact region 15 so as to be connected to the body region 13 can be kept low.
- source region 14 extends also in the region where p + contact region 15 is formed. (From a different point of view, the n-type region 14A is formed to the same depth as the source region 14). In this case, in order to form the p + contact region 15 so as to be connected to the body region 13, it is necessary to replace the p + contact region 15 by ion implantation of a p-type impurity into the n-type region 14A.
- the dose required to replace the n-type region 14A with the p + contact region 15 (the dose required to form the p + contact region 15 so as to be connected to the body region 13) is n-type. It depends on the thickness of the region 14A with respect to the third main surface 12a. Therefore, in the conventional manufacturing method in which the n-type region 14A is formed to the same depth as the source region 14, a high dose is required to replace the n-type region 14A with the p + contact region 15, and the implantation process is long. It took place over time.
- the dose required for forming p + contact region 15 can be kept low, so that the implantation time required for forming p + contact region 15 is as described above. This can be shortened compared to the conventional method. As a result, a silicon carbide semiconductor device having a sufficiently low contact resistance between source electrode 19 and p + contact region 15 can be obtained with high manufacturing efficiency.
- protective mask portion (81A) is other than protective mask portion (81A) in mask layer (83).
- the silicon carbide semiconductor layer (12) is formed via the protective mask portion (81A) in the step of forming the second impurity region (source region 14).
- a fourth impurity region (n-type region 14A) having the second conductivity type (n-type) may be formed by ion implantation.
- the region where the p + contact region 15 is formed in the step of forming the source region 14 (S30).
- the dose of ion implantation into the protective mask portion 81A is reduced. That is, by forming the source region 14 in this step (S30), the n-type region 14A is also formed in the region where the p + contact region 15 is formed. At this time, the dose amount of the n-type region 14A is reduced in accordance with the thickness of the protective mask portion 80A as compared with the source region 14 formed under the opening of the mask layer 83. 3 is formed shallower than the main surface 12a.
- the p + contact region 15 is formed at a position shallower than the source region 14 as long as it is formed up to a position deeper than the n-type region 14A with respect to the third main surface 12a, It can be connected to the body region 13 in place of the mold region 14A. That is, in the step of forming the p + contact region 15 (S50), even if the p + contact region 15 is formed to have a high impurity concentration, the dose required for forming the p + contact region 15 is required. The amount (dose amount necessary for replacing the n-type region 14A with the p + contact region 15) can be suppressed as compared with the conventional method. As a result, since the implantation time required to form p + contact region 15 can be shortened as described above, silicon carbide having sufficiently low contact resistance between source electrode 19 and p + contact region 15 with high manufacturing efficiency. A semiconductor device can be manufactured.
- the third impurity region (15) may be formed.
- the p + contact region 15 can be formed so as to be connected to the body region 13. Specifically, in order to form the p + contact region 15 so as to be connected to the body region 13, in the step of forming the p + contact region 15 (S50), the p + contact region 15 is a region deeper than the n-type region 14A. It is necessary to form up to. As described above, in the method for manufacturing the silicon carbide semiconductor device according to the present embodiment, mask layer 80 including protective mask portion 80A is used as an ion implantation mask in the step (S30) of forming source region 14).
- the third main surface 12a is formed shallower (thinner thickness). Therefore, even if p + contact region 15 is formed shallower than source region 14 with respect to third main surface 12a, p + contact region 15 and body region 13 can be connected. As a result, the dose required to form the p + contact region 15 can be kept low compared to the conventional method, and the contact resistance between the source electrode 19 and the p + contact region 15 is sufficiently high with high manufacturing efficiency.
- a low silicon carbide semiconductor device can be manufactured.
- the protective mask portion (80A) is composed of one layer, and the protective mask portion (80A)
- a mask layer (80) in which a portion other than (other mask portion 80B) is composed of two layers may be formed.
- the film thickness is increased by the thickness of the upper layer than the other portion (80B) composed of two layers.
- a thin protective mask portion (80A) can be easily formed.
- Silicon carbide semiconductor device 100 is configured as a planar MOSFET.
- Silicon carbide semiconductor device 100 includes an epitaxial substrate 10, a gate oxide film 16, a gate electrode 17, an interlayer insulating film 18, a source electrode 19, and a drain electrode 20.
- Epitaxial substrate 10 includes a base substrate 11, a silicon carbide semiconductor layer 12, a body region 13, a source region 14, and a p + contact region 15.
- Base substrate 11 is made of single-crystal silicon carbide having a crystal system of hexagonal crystal and has a conductivity type of n-type (second conductivity type).
- Base substrate 11 contains an impurity such as N (nitrogen) at a high concentration.
- the concentration of impurities such as nitrogen contained in the base substrate 11 is, for example, about 1.0 ⁇ 10 18 cm ⁇ 3 .
- the base substrate 11 includes a first main surface 11a and a second main surface 11b located on the opposite side of the first main surface 11a.
- Silicon carbide semiconductor layer 12 has n-type conductivity. Silicon carbide semiconductor layer 12 is an epitaxial layer formed on first main surface 11 a of base substrate 11. Silicon carbide semiconductor layer 12 contains an impurity such as nitrogen (N), for example. The impurity concentration of silicon carbide semiconductor layer 12 is lower than the impurity concentration of base substrate 1, for example, not less than 1 ⁇ 10 15 cm ⁇ 3 and not more than 5 ⁇ 10 16 cm ⁇ 3 . Silicon carbide semiconductor layer 12 includes a third main surface 12 a located on the side opposite to second main surface 11 b of base substrate 11.
- N nitrogen
- Body region 13 is p-type (first conductivity type). Body region 13 is formed on silicon carbide semiconductor layer 12 and includes third main surface 12a. Body region 13 contains impurities such as aluminum (Al) and boron (B). The impurity concentration of the body region 13 is 4 ⁇ 10 16 cm ⁇ 3 or more and 2 ⁇ 10 18 cm ⁇ 3 or less, for example, about 1 ⁇ 10 17 cm ⁇ 3 . The thickness of body region 13 is about 0.8 ⁇ m, for example.
- Source region 14 has n type conductivity.
- Source region 14 is formed on body region 13 and includes third main surface 12a.
- Source region 14 contains an impurity such as N, for example.
- the impurity concentration of the source region 14 is 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less, for example, about 2 ⁇ 10 19 cm ⁇ 3 .
- the thickness of the source region 14 is not less than 0.1 ⁇ m and not more than 0.4 ⁇ m, for example, about 0.3 ⁇ m. That is, in the impurity concentration profile in the direction perpendicular to the third main surface 12a in the source region 14, the second position (F: see FIG. 12) indicating the impurity concentration of 1/10 of the maximum impurity concentration is, for example, It is about 0.3 ⁇ m.
- the p + contact region 15 has a p-type conductivity.
- the p + contact region 15 is formed on the body region 13 so as to be adjacent to the source region 14 and in contact with the body region 13.
- the p + contact region 15 includes a third main surface 12a.
- the p + contact region 15 contains impurities such as aluminum (Al) and boron (B).
- the impurity concentration of p + contact region 15 is higher than that of body region 13 and is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
- the thickness of the p + contact region 15 is, for example, about 0.2 ⁇ m or less, and preferably about 0.1 ⁇ m. That is, in the impurity concentration profile (see FIG.
- the impurity concentration is 1/10 of the maximum impurity concentration (for example, 1 ⁇ 10 20 cm ⁇ 3 ).
- the first position indicating (position C indicating 1 ⁇ 10 19 cm ⁇ 3 ) is, for example, about 0.2 ⁇ m or less, and preferably about 0.1 ⁇ m.
- the thickness of the p + contact region 15 is smaller than the thickness of the source region 14.
- the p + contact region 15 is connected to the body region 13 at a position of about 0.1 ⁇ m from the third main surface 12a.
- Gate oxide film 16 is formed on third main surface 12a so as to extend from one upper side to the other of adjacent source regions 14 with silicon carbide semiconductor layer 12 interposed therebetween.
- the material constituting the gate oxide film 16 is a dielectric such as silicon oxide (SiO 2 ) or silicon nitride (SiN).
- the gate electrode 17 is formed on the gate oxide film 16 so as to extend from one side of the adjacent source region 14 to the other side of the silicon carbide semiconductor layer 12.
- the material constituting the gate electrode 17 is a conductor such as polysilicon or Al.
- the interlayer insulating film 18 is formed so as to cover the gate electrode 17.
- the interlayer insulating film 18 electrically insulates the gate electrode 17 from the outside.
- the material constituting the interlayer insulating film 18 is a dielectric such as silicon oxide (SiO 2 ) or silicon nitride (SiN).
- the source electrode 19 is formed in contact with each of the p + contact region 15 and the source region 14 formed so as to surround the p + contact region 15 on the third main surface 12a.
- the material constituting source electrode 19 includes, for example, titanium (Ti) atoms, aluminum (Al) atoms, and silicon (Si) atoms. Thereby, the source electrode 19 is in ohmic contact with each of the source region 14 and the p + contact region 15, and the contact resistance between them is sufficiently low.
- the drain electrode 20 is formed on the second main surface 11 b of the base substrate 11.
- the drain electrode 20 may be made of, for example, the same material as that of the source electrode 19, or may be made of another material capable of making ohmic contact with the n + substrate 11, such as Ni (nickel).
- silicon carbide semiconductor layer 12 including body region 13 is prepared (step (S10): FIG. 2). Specifically, first, a base substrate 11 having a first main surface 11a and a second main surface 11b is prepared. Next, silicon carbide semiconductor layer 12 is formed on first main surface 11a of base substrate 11 by an epitaxial growth method.
- body region 13 is formed in silicon carbide semiconductor layer 12. Specifically, a p-type impurity is ion-implanted into silicon carbide semiconductor layer 12 through a mask layer (not shown) formed on third main surface 12a, whereby a p-type body region is formed. 13 is formed.
- mask layer 80 is formed (step (S20): FIG. 2). Specifically, first, stacked body 80 ⁇ / b> L is formed on third main surface 12 a of silicon carbide semiconductor layer 12.
- the stacked body 80L has a two-layer structure including a first mask layer 81 in contact with the third major surface 12a and a second mask layer 82 formed on the first mask layer 81.
- the thickness H2 of the stacked body 80L is sufficient to prevent ion implantation under the ion implantation conditions in the step of forming the source region 14 (S30).
- the film thickness H1 of the first mask layer 81 is 0.3 ⁇ m or less, for example 0.2 ⁇ m.
- the material constituting the first mask layer 81 is, for example, polysilicon, and the material constituting the second mask layer 82 is, for example, SiO 2 .
- the laminated body 80L is processed to form a mask layer 80 having an opening.
- the mask layer 80 includes a protective mask portion 80A that is independently formed in the opening, and another mask portion 80B.
- a mask pattern 91 having an opening on the region where the source region 14 is to be formed is formed on the stacked body 80L.
- the mask pattern 91 is a resist pattern formed by, for example, a photolithography method.
- a mask layer having an opening that exposes the third main surface 12a located on the region where the source region 14 is to be formed. 80 is formed.
- the opening portion of the mask layer 80 is formed between the protective mask portion 80A formed independently in the opening portion and the other mask portion 80B formed around the protective mask portion 80A. . That is, the protective mask portion 80A defines the end of the source region 14 on the inner peripheral side of the body region 13 when the third main surface 12a is viewed in plan, and the region where the p + contact region 15 is to be formed. Protecting the top.
- the protective mask portion 80A is processed to form a mask layer 83 having the protective mask portion 81A.
- the upper surface (the surface along the third main surface 12a) of the other mask portion 80B and the side surface defining the opening are protected, and the upper surface (the third main surface 12a) of the protective mask portion 80A is protected.
- the second mask layer 82A constituting the protective mask portion 80A is removed.
- the method for removing the second mask layer 82A may be any etching method having a high etching selectivity with respect to the first mask layer 81A, for example, a dry etching method.
- the other mask part 80B is maintained before and after the etching. That is, the other mask portion 80B maintains the two-layer structure of the first mask layer 81B and the second mask layer 82.
- the other mask portion 80B having a sufficient film thickness that can prevent ion implantation, and the protection that is thinner than the other mask portion 80B.
- a mask layer 83 including the mask portion 81A is formed.
- source region 14 is formed using mask layer 83 (protective mask portion 81A and other mask portion 80B) as a mask (step (S30): FIG. 2).
- the source region is formed in the region where the opening of the mask layer 83 is formed by ion implantation of an impurity for imparting n-type into the third main surface 12a. 14 is formed.
- the impurity for imparting n-type is, for example, phosphorus (P).
- the region where the other mask portion 80B is formed (the region to be the channel region on the body region 13 and the region where the silicon carbide semiconductor layer 12 is exposed on the third main surface 12a)
- the mask portion 80B prevents ion implantation.
- the protective mask portion 81A is thinner than the other mask portion 80B by the amount of the second mask layer 82A, it has a lower ability to prevent ion implantation than the other mask portion 80B. Therefore, the region where the protective mask portion 81A is formed (the region where the p + contact region 15 is formed) is reduced in the dose amount as compared with the region where the opening of the mask layer 83 is formed, but the n-type Impurities are ion implanted. As a result, the n-type region 14A is formed in the region where the protective mask portion 81A is formed in the body region 13.
- the depth of the n-type region 14A with respect to the third main surface 12a is shallower than the depth of the source region 14 by a depth D4.
- the depth difference D4 correlates with the film thickness H1 of the first mask layer 81A, and can be equal to, for example, the film thickness H1. That is, when the film thickness H1 of the first mask layer 81A is 0.2 ⁇ m, the depth difference D4 can be 0.2 ⁇ m.
- mask layer 83 is removed (step (S40): FIG. 2).
- Mask layer 83 is removed by, for example, dry etching.
- p + contact region 15 is formed (step (S50): FIG. 2).
- mask layer 84 having an opening is formed on third main surface 12a over the region where p + contact region 15 is to be formed. That is, the opening of the mask layer 84 is formed on the n-type region 14A.
- the mask layer 84 may be formed by an arbitrary method, for example, using a photolithography method.
- the p + contact region 15 is formed in the region where the opening of the mask layer 84 is formed. It is formed.
- the p + contact region 15 is formed to replace the n-type region 14A by implanting an impurity for imparting p-type to the n-type region 14A.
- the depth of the p + contact region 15 with respect to the third main surface 12a is shallower than the depth of the source region 14 formed in the previous step (S30) with respect to the third main surface 12a.
- the p + contact region 15 is formed. Thereby, p + contact region 15 and body region 13 are connected at a position shallower than the depth of source region 14 in the direction perpendicular to third main surface 12a.
- An impurity for imparting p-type is, for example, aluminum (Al).
- a gate oxide film 16 is formed.
- the third main surface 12a is thermally oxidized. Thermal oxidation can be carried out, for example, by heating to about 1300 ° C. in an oxygen atmosphere and holding for about 40 minutes. Thereby, gate oxide film 16 made of silicon dioxide is formed on third main surface 12a. The thickness of the gate oxide film 16 is about 50 nm, for example.
- the gate electrode 17 is formed. Specifically, the gate electrode 17 is formed on the gate oxide film 16 so as to extend from above one adjacent source region 14 to above the other source region 14.
- the material constituting the gate electrode 17 is, for example, a conductive material such as polysilicon doped with impurities or Al.
- an interlayer insulating film 18 is formed. Specifically, an interlayer insulating film 18 is formed so as to be in contact with the gate oxide film 16 and cover the gate electrode 17.
- the material constituting the interlayer insulating film 18 is, for example, silicon dioxide.
- the source electrode 19 is formed. Specifically, first, a resist mask having an opening on the region where the source electrode 19 is formed is formed on the gate oxide film 16 and the interlayer insulating film 18. Next, the gate oxide film 16 and the interlayer insulating film 18 in the opening are removed by etching using the resist mask. As a result, a part of the source region 14 and the p + contact region 15 are exposed from the openings of the gate oxide film 16 and the interlayer insulating film 18. Next, a metal layer to be the source electrode 19 is formed on the resist mask. Thereafter, the source electrode 19 is formed by a lift-off method so as to be in contact with a part of the source region 14 and the p + contact region 15.
- the drain electrode 20 is formed.
- the drain electrode 20 is formed on the second main surface 11 b of the base substrate 11.
- silicon carbide semiconductor device 100 according to the present embodiment can be obtained.
- the depth D1 of the p + contact region 15 is about 0.1 ⁇ m
- the depth D2 of the source region 14 is about 0.3 ⁇ m.
- p + contact region 15 is formed shallower with respect to third main surface 12a than adjacent source region 14 in body region 13, but the third main The body region 13 is connected in a direction perpendicular to the surface 12a. At this time, the source region 14 and the p + contact region 15 are in ohmic contact with the source electrode 19 on the third main surface 12a. Therefore, the source region 14, the p + contact region 15, and the body region 13 connected to the p + contact region 15 can be set to the same potential.
- the silicon carbide semiconductor device according to the first embodiment can improve the manufacturing efficiency while including p + contact region 15 having a high impurity concentration.
- the p + contact region 15 is formed shallower than the adjacent source region 14 in the body region 13 with respect to the third main surface 12a. Therefore, it is necessary for forming the p + contact region 15.
- the dose amount can be kept low compared to the case where the p + contact region 15 is formed to a depth equal to or greater than that of the second position of the source region 14 with respect to the third main surface 12a. Thereby, the implantation time required for forming the p + contact region 15 can be reduced.
- the silicon carbide semiconductor device according to the present embodiment can sufficiently reduce the contact resistance between source electrode 19 and p + contact region 15 (body region 13), and can improve manufacturing efficiency. .
- the region where p + contact region 15 is formed is protected by protective mask portion 81A. Therefore, when the dose necessary for forming the source region 14 is implanted in the step (S30), ion implantation is restricted by the protective mask portion 81A in the region where the p + contact region 15 is formed. As a result, the n-type region 14A (see FIG. 8) is formed shallower than the source region 14 on the body region 13 where the p + contact region 15 is formed by ion implantation in the step (S30). Therefore, in the step (S50), the dose required when forming the p + contact region 15 so as to be connected to the body region 13 can be kept low.
- the implantation time required for forming p + contact region 15 can be shortened as compared with the conventional method, and the source electrode can be manufactured with high manufacturing efficiency.
- a silicon carbide semiconductor device having a sufficiently low contact resistance between 19 and p + contact region 15 can be obtained.
- the mask layer 83 includes a protective mask portion 81A made of the first mask layer 81, and another mask portion 80B made of two layers of the first mask layer 81 and the second mask layer 82. As described above, such a mask layer 83 is formed by removing the second mask layer 82A from the two-layer protective mask portion 80A, thereby protecting the thin film by the thickness of the second mask layer 82.
- the mask portion 81A can be easily formed.
- depth D1 of p + contact region 15 with respect to third main surface 12a is an impurity concentration in a direction perpendicular to third main surface 12a of the silicon carbide semiconductor device. It can be calculated from the profile.
- the impurity concentration profile of the silicon carbide semiconductor device can be measured using, for example, secondary ion mass spectrometry (SIMS).
- FIG. 13 shows impurity concentration profiles in p + contact region 15 and body region 13 in a direction perpendicular to third main surface 12a from point A on third main surface 12a in FIG. FIG.
- each impurity region in silicon carbide semiconductor layer 12 refers to the impurity concentration in a direction perpendicular to third main surface 12a of silicon carbide semiconductor layer 12. In the profile, it means the distance between the position showing the impurity concentration of 1/10 of the maximum impurity concentration and the third main surface 12a.
- the depth of the p + contact region 15 with respect to the third main surface 12a is the point C indicating the impurity concentration of 1/10 of the maximum impurity concentration P1 in the p + contact region 15 and the body region 13 and the third main surface.
- the distance D1 from 12a is the distance from 12a.
- point D indicating the maximum impurity concentration P1 of the p-type impurity concentration is located on the second main surface 11b side from point A by a depth D3.
- the maximum impurity concentration P1 is about 1 ⁇ 10 20 cm ⁇ 3
- the point D is located in the p + contact region 15.
- the point C indicating the impurity concentration of 1/10 of the maximum impurity concentration P1 is located on the second main surface 11b side from the point A by the depth D1.
- the depth D2 of the source region 14 with respect to the third main surface 12a is also perpendicular to the third main surface 12a from the point E on the third main surface 12a. Can be determined based on the impurity concentration profiles in the source region 14 and the body region 13. That is, the depth of the source region 14 with respect to the third main surface 12a is such that the point F indicating the impurity concentration of 1/10 of the maximum impurity concentration N1 in the source region 14 and the body region 13 and the third main surface 12a Distance D2.
- the depth D1 of the p + contact region 15 with respect to the third main surface 12a and the source region 14 defined based on the impurity concentration profile measured by SIMS The depth D2 with respect to the third major surface 12a satisfies the relational expression D1 ⁇ D2.
- the depth D1 of the p + contact region 15 with respect to the third main surface 12a defined based on the impurity concentration profile is deeper than the depth of the n-type region 14A with respect to the third main surface 12a. Formed as follows. At this time, the depth of the n-type region 14A formed under certain implantation conditions with respect to the third main surface 12a correlates with the film thickness H1 of the protective mask portion 81A used as the implantation mask. Therefore, by checking the correlation between the film thickness H1 of the protective mask portion 81A and the depth of the n-type region 14A with respect to the third main surface 12a in advance, the film thickness H1 of the protective mask portion 81A is controlled to be n.
- the depth of the mold region 14A can be controlled. Since the depth D1 of the p + contact region 15 with respect to the third main surface 12a needs to be at least equal to or greater than the depth of the n-type region 14A with respect to the main surface 12a, the necessary and sufficient condition of the depth D1 is the protective mask portion. It can be controlled by the film thickness H1 of 81A. At this time, the difference D3 between the depth D2 and the depth D1 of the source region 14 with respect to the third main surface 12a can be set to be approximately equal to the film thickness H1 of the protective mask portion 81A.
- ion implantation for forming the source region 14 having a depth D2 of about 0.3 ⁇ m with respect to the third main surface 12a is performed using the protective mask portion 81A having a thickness H1 of the protective mask portion 81A of about 0.2 ⁇ m.
- n-type region 14A is formed to a depth of, for example, about 0.1 ⁇ m from third main surface 12a. Therefore, p + contact region 15 can be connected to body region 13 by being formed from third main surface 12a to a depth of 0.1 ⁇ m or more.
- the silicon carbide semiconductor device according to the second embodiment basically has the same configuration as that of the silicon carbide semiconductor device according to the first embodiment and the method for manufacturing the same, but in the method for manufacturing the silicon carbide semiconductor device, the source region 14 is different in that the n-type region 14A is not formed in the region where the p + contact region 15 is formed.
- the p body A difference is that a p + contact region 15 is formed by ion implantation of a p-type impurity in the region 13.
- the structure of the silicon carbide semiconductor device obtained by the method for manufacturing the silicon carbide semiconductor device according to the second embodiment is similar to that of silicon carbide semiconductor device 100 according to the first embodiment shown in FIG.
- silicon carbide semiconductor layer 12 including body region 13 is prepared (step (S10), see FIGS. 3 and 4).
- stacked body 80L is formed on third main surface 12a of silicon carbide semiconductor layer 12 (step (S20), see FIG. 5). Specifically, first, the stacked body 80L is formed.
- the stacked body 80L has a two-layer structure including a first mask layer 81 in contact with the third major surface 12a and a second mask layer 82 formed on the first mask layer 81.
- the stacked body 80L is processed to form a mask layer 80 having an opening (see FIG. 6). Specifically, first, a mask pattern 91 having an opening on the region where the source region 14 is to be formed is formed on the stacked body 80L.
- the mask pattern 91 is a resist pattern formed by, for example, a photolithography method.
- a mask layer having an opening that exposes the third main surface 12a located on the region where the source region 14 is to be formed. 80 is formed.
- the mask layer 80 has a thickness equivalent to that of the other mask portion 80B and another mask portion 80B having a sufficient thickness that can prevent ion implantation in the step (S30) of forming the source region 14 described later.
- 80 A of protective mask parts define the edge part of the source region 14 in the inner peripheral side of the body area
- source region 14 is formed using mask layer 80 as an ion implantation mask (step (S30)). Specifically, using the mask layer 80 as an implantation mask, the source region is formed in the region where the opening of the mask layer 80 is formed by ion-implanting an impurity for imparting n-type to the third main surface 12a. 14 is formed.
- both the protective mask portion 80A and the other mask portion 80B are provided so as to be able to prevent ion implantation in this step (S30), the region (body) where the other mask portion 80B is formed (body) A region to be a channel region and a region in which silicon carbide semiconductor layer 12 is exposed on third main surface 12a) and a region in which protective mask portion 80A is formed (p + contact region 15) are formed on region 13. N-type impurity ion implantation is prevented in this region. As a result, by performing this step (S30), the n-type region 14A is not formed in the region where the protective mask portion 80A is formed in the body region 13.
- mask layer 83 is removed (step (S40)).
- Mask layer 80 is removed by dry etching, for example.
- p + contact region 15 is formed (step (S50)). Specifically, first, on the third main surface 12a, a mask layer 84 having an opening is formed on a region where the p + contact region 15 is to be formed. That is, the opening of the mask layer 84 is formed on the body region 13 surrounded by the source region 14.
- the mask layer 84 may be formed by an arbitrary method, for example, using a photolithography method.
- the p + contact region 15 is formed in the region where the opening of the mask layer 84 is formed. It is formed.
- the p + contact region 15 having a higher impurity concentration than the body region 13 is formed in the body region 13 by implanting impurities for imparting p-type to the body region 13.
- the impurity for imparting p-type is, for example, aluminum (Al).
- gate oxide film 16 is formed. Thereafter, gate electrode 17, interlayer insulating film 18, source electrode 19 and drain electrode 20 are formed in the same procedure as in the method for manufacturing the silicon carbide semiconductor device according to the first embodiment. With the above procedure, the silicon carbide semiconductor device according to the second embodiment can be obtained.
- the region where p + contact region 15 is formed has a protective mask having a thickness equivalent to that of other mask portion 80B. It is protected by the part 80A. Therefore, when a dose necessary for forming the source region 14 is implanted in the step (S30), ion implantation is blocked by the protective mask portion 80A in the region where the p + contact region 15 is formed. As a result, the n-type region 14A (see FIG. 8) having the n-type is not formed on the body region 13 where the p + contact region 15 is formed by the ion implantation in the step (S30) (FIG. 15).
- the p + contact region 15 can be formed by ion-implanting the p-type impurity into the body region 13. Therefore, it is necessary when forming the p + contact region 15 so as to be connected to the body region 13. Therefore, the dose amount can be kept low.
- the dose necessary for forming p + contact region 15 can be kept low, so that the implantation time required for forming p + contact region 15 is as described above. This can be shortened compared to the conventional method. As a result, a silicon carbide semiconductor device having a sufficiently low contact resistance between source electrode 19 and p + contact region 15 can be obtained with high manufacturing efficiency.
- mask layers 80 and 83 are formed from stacked body 80 ⁇ / b> L having a two-layer structure of first mask layer 81 and second mask layer 82.
- the stacked body 80L may be composed of three or more layers.
- the protective mask portion 80A having the same film thickness as the other mask portions 80B can be easily formed.
- the protective mask portion 81A having a smaller film thickness than the other mask portions 80B can be easily formed.
- mask layer 80 may be configured as a single layer structure made of a single material. Even in this case, the protective mask portion 80A having the same film thickness as the other mask portions 80B can be easily formed. Further, the material constituting the mask layers 80 and 83 is not limited to polysilicon or SiO 2 , but is based on at least one selected from polysilicon, SiO 2 , aluminum (Al), tungsten (W), and the like. It may be configured. In the mask layers 80 and 83, for example, the first mask layer 81 may be made of titanium (Ti) and the second mask layer 82 may be made of W.
- the silicon carbide semiconductor devices according to the first and second embodiments are configured as planar MOSFETs, but are not limited thereto.
- the silicon carbide semiconductor device according to the first and second embodiments may be a trench type MOSFET. That is, silicon carbide semiconductor layer 12, body region 13, and source region 14 may be exposed at sidewall SW of trench TR, and gate oxide film 16 may be formed to cover trench TR. At this time, a gate electrode 17 is formed on the gate oxide film 16. As a result, a conduction channel is formed in the body region 13 exposed at the sidewall SW.
- side wall SW of trench TR microscopically includes a first surface having a plane orientation ⁇ 0-33-8 ⁇
- a conduction channel formed in body region 13 exposed on side wall SW. Mobility can be increased.
- the interface state density at the interface between the gate oxide film 16 formed on the sidewall SW and the body region 13 can be reduced.
- “microscopic” means that the dimension is about enough to take into account at least a dimension of about twice the atomic spacing.
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Abstract
主面(第3の主面12a)を含む炭化珪素半導体層(12)と、主面(12a)上に形成されている電極(ソース電極19)とを備える。上記炭化珪素半導体層(12)は、第1の導電型(p)を有する第1の不純物領域(ボディ領域13)と、主面(12a)を含み、第1の不純物領域(13)内に設けられている、第1の導電型と異なる第2の導電型(n)を有する第2の不純物領域(ソース領域14)と、主面(12a)を含み、第1の不純物領域(13)内に設けられ、かつ第2の不純物領域(14)に隣接して形成されている、第1の導電型を有する第3の不純物領域(p+コンタクト領域15)とを含む。上記第3の不純物領域(15)における、主面(12a)に対し垂直な方向での第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置と、第2の不純物領域(14)における、主面(12a)に対し垂直な方向での第2の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置とを考えたときに、主面(12a)から第1の位置までの第1の深さ(D1)は、主面(12a)から第2の位置までの第2の深さ(D2)より浅い。電極(19)は、第2の不純物領域(14)および第3の不純物領域(15)に電気的に接続されている。
Description
本発明は、炭化珪素半導体装置およびその製造方法に関し、特に、接触抵抗の低いオーミック電極を有する炭化珪素半導体装置およびその製造方法に関する。
炭化珪素(SiC)を半導体材料として用いた炭化珪素半導体装置において、オン抵抗低減の観点から、炭化珪素半導体層と電極との接触抵抗は低いほうが好ましい。
炭化珪素半導体層と電極との接触抵抗を低減するために、一般に炭化珪素半導体層には不純物濃度の高いコンタクト領域が形成されている。たとえば、炭化珪素半導体装置がMOSFETである場合、炭化珪素半導体層にはウェル領域が形成されており、該ウェル領域には、ソース領域と、該ソース領域と接するとともに不純物濃度の高いコンタクト領域とが形成されている。
また、炭化珪素は不純物の拡散係数がきわめて低いため、熱拡散処理によって不純物のドーピングを行うことは困難である。そのため、炭化珪素半導体装置の製造方法において活性領域を形成するには、イオン注入法やエピタキシャル成長法が用いられている。
国際公開2009/139140号には、p+型コンタクト領域が周囲に位置するソース領域よりも深く形成された炭化珪素半導体装置が記載されている。なお、p+コンタクト領域は、イオン注入法によって形成されている。
しかしながら、不純物濃度の高いコンタクト領域を深い位置まで形成するには、高いドーズ量が必要となる。このため、コンタクト領域を形成するために必要とされる注入時間は、ソース領域などのその他の活性領域を形成するために必要とされる注入時間よりも長くなっていた。この結果、コンタクト領域の形成工程が、炭化珪素半導体装置の製造効率の向上を妨げる一因となっていた。
本発明は、上記のような課題を解決するためになされたものである。本発明の主たる目的は、高い製造効率で製造され得る炭化珪素半導体装置およびその製造方法を提供することにある。
本発明に係る炭化珪素半導体装置は、主面を含む炭化珪素半導体層と、主面上に形成されている電極とを備え、炭化珪素半導体層は、第1の導電型を有する第1の不純物領域と、主面を含み、第1の不純物領域内に設けられている、第1の導電型と異なる第2の導電型を有する第2の不純物領域と、主面を含み、第1の不純物領域内に設けられ、かつ第2の不純物領域に隣接して形成されている、第1の導電型を有する第3の不純物領域とを含み、第3の不純物領域における主面に対し垂直な方向での第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置と、第2の不純物領域における主面に対し垂直な方向での第2の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置とを考えたときに、主面から第1の位置までの第1の深さは、主面から第2の位置までの第2の深さより浅く、電極は、第2の不純物領域および第3の不純物領域に電気的に接続されている。
本発明によれば、高い製造効率で製造され得る炭化珪素半導体装置およびその製造方法を提供することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また、負の指数については、結晶学上、”-”(バー)を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を360度とする系を用いている。
また、本明細書中において、炭化珪素半導体層における各不純物領域の『深さ』とは、各不純物領域が炭化珪素層の主面を含むとき、該主面に対して垂直な方向での不純物濃度プロファイルにおいて最大不純物濃度の1/10の不純物濃度を示す位置と主面との距離をいう。また、各不純物領域の『深さ』とは、最大不純物濃度を示す位置より深い位置における最大不純物濃度の1/10の不純物濃度を示す位置と主面との距離をいう。
[本願発明の実施形態の説明]
はじめに、本発明の実施の形態の概要について説明する。
はじめに、本発明の実施の形態の概要について説明する。
(1)本実施の形態に係る炭化珪素半導体装置は、主面(第3の主面12a)を含む炭化珪素半導体層12と、主面(第3の主面12a)上に形成されている電極(ソース電極19)とを備える。上記炭化珪素半導体層12は、第1の導電型(p)を有する第1の不純物領域(ボディ領域13)と、主面(第3の主面12a)を含み、第1の不純物領域(13)内に設けられている、第1の導電型と異なる第2の導電型(n)を有する第2の不純物領域(ソース領域14)と、主面(第3の主面12a)を含み、第1の不純物領域(13)内に設けられ、かつ第2の不純物領域(14)に隣接して形成されている、第1の導電型を有する第3の不純物領域(p+コンタクト領域15)とを含む。上記第3の不純物領域(15)における、主面(第3の主面12a)に対し垂直な方向での第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置(C:図13)と、第2の不純物領域(14)における、主面(第3の主面12a)に対し垂直な方向での第2の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置(F:図14)とを考えたときに、主面(12a)から第1の位置までの第1の深さ(D1:図12)は、主面(12a)から第2の位置までの第2の深さ(D2:図12)より浅い。電極(ソース電極19)は、第2の不純物領域(14)および第3の不純物領域(15)に電気的に接続されている。
つまり、本実施の形態に係る炭化珪素半導体装置では、p+コンタクト領域15は、ボディ領域13内において隣接するソース領域14よりも第3の主面12aに対して浅く形成されていながらも、第3の主面12aに対して垂直な方向においてボディ領域13と接続されている。このとき、第3の主面12a上においてソース領域14とp+コンタクト領域15とはそれぞれソース電極19とオーミック接触している。そのため、ソース領域14、p+コンタクト領域15、さらにp+コンタクト領域15と接続されているボディ領域13とを同電位とすることができる。
さらに、本実施の形態に係る炭化珪素半導体装置は、高不純物濃度を有するp+コンタクト領域15を備えながらも、その製造効率を向上することができる。上述のように、p+コンタクト領域15は、ボディ領域13内において隣接するソース領域14よりも第3の主面12aに対して浅く形成されている。そのため、p+コンタクト領域15を形成するために必要なドーズ量は、第3の主面12aに対してソース領域14の上記第2の位置と同等以上の深さにまでp+コンタクト領域15を形成する場合と比べて低く抑えられる。これにより、p+コンタクト領域15を形成するために必要な注入時間を低減することができる。その結果、本実施の形態に係る炭化珪素半導体装置は、ソース電極19とp+コンタクト領域15(ボディ領域13)との接触抵抗を十分に低減することができるとともに、製造効率を向上させることができる。
(2)本実施の形態に係る炭化珪素半導体装置において、第3の不純物領域(p+コンタクト領域15)において最大不純物濃度を示す位置(D:図13)は、主面(第3の第3の主面12a)からの深さ(D1:図13)が0.1μm以下であってもよい。このようにすれば、p+コンタクト領域15における最大不純物濃度を示す位置(D)が第3の主面12aの近傍に形成されているため、主面(12a)上に形成されている電極(ソース電極19)と第3の不純物領域(15)との接触抵抗を効果的に低減することができる。
(3)本実施の形態に係る炭化珪素半導体装置において、第1の深さ(D1:図13)が0.2μm以下であってもよい。
このようにすれば、p+コンタクト領域15の第1の位置(C)は、従来の炭化珪素半導体装置におけるp+コンタクト領域よりも主面に対して浅い位置に形成されているため、イオン注入法によりp+コンタクト領域15を形成する場合にも、注入時間を抑えることができる。
(4)本実施の形態に係る炭化珪素半導体装置において、炭化珪素半導体層(12)には、第1の不純物領域(ボディ領域13)および第2の不純物領域(ソース領域14)が側壁SWに表出しているトレンチTRが設けられており、トレンチ(TR)の側壁SW上に形成されたゲート酸化膜(16)と、ゲート酸化膜(16)上に形成されたゲート電極(17)とをさらに備えていてもよい。
このように、本実施の形態に係る炭化珪素半導体装置は、トレンチ型のMOSFETに適用することができる(図18参照)。これにより、ソース電極19とp+コンタクト領域15との接触抵抗が低く、かつ製造効率の高い、トレンチ型のMOSFETとしての炭化珪素半導体装置を得ることができる。
(5)本実施の形態に係る炭化珪素半導体装置において、側壁SWは、面方位{0-33-8}を有する第1の面を含んでいてもよい。
本実施の形態に係る炭化珪素半導体装置がトレンチ型のMOSFETである場合、側壁SWにおいて表出しているボディ領域13内に、伝導チャネルが形成される。このとき、トレンチTRの側壁SWが、面方位{0-33-8}を有する第1の面を有する場合には、側壁SWに表出しているボディ領域13に形成される伝導チャネルのキャリアの移動度を高めることができる。さらに、側壁SW上に形成されるゲート酸化膜16とボディ領域13との界面における界面準位密度を低減することができる。
(6)本実施の形態に係る炭化珪素半導体装置において、第1の不純物領域(ボディ領域13)は、主面(第3の主面12a)を含み、さらに、第1の不純物領域(13)に含まれる主面(12a)上に形成されたゲート酸化膜(16)と、ゲート酸化膜(16)上に形成されたゲート電極(17)とを備えていてもよい。
このように、本実施の形態に係る炭化珪素半導体装置は、プレナー型のMOSFETに適用することができる(図1参照)。これにより、ソース電極19とp+コンタクト領域15との接触抵抗が低く、かつ製造効率の高い、プレナー型のMOSFETとしての炭化珪素半導体装置を得ることができる。
(7)本実施の形態に係る炭化珪素半導体装置の製造方法は、第1の導電型(p型)を有する第1の不純物領域(ボディ領域13)を含む炭化珪素半導体層(12)を準備する工程(S10)と、炭化珪素半導体層(12)の主面上にマスク層(80,83)を形成する工程(S20)とを備える。上記マスク層(80,83)には、第1の不純物領域(13)上に開口部が形成され、かつ、上記マスク層(80,83)は開口部内において開口部の内周壁面から間隔を隔てて配置された保護マスク部(80A)を含む。さらに、マスク層(80,83)を形成する工程(S20)と、マスク層(80,83)をマスクとして用いて、開口部内において、少なくとも保護マスク部(80A,83A)下の領域以外の第1の不純物領域(13)にイオン注入することにより、第1の導電型(p型)と異なる第2の導電型(n型)を有する第2の不純物領域(ソース領域14)を形成する工程(S30)と、マスク層(80,83)を除去する工程(S40)と、炭化珪素半導体層(12)にイオン注入することにより、保護マスク部(80A,83A)下に位置していた第1の不純物領域(13)内の領域に第1の導電型(p型)を有する第3の不純物領域(p+コンタクト領域15)を形成する工程(S50)とを備える。
つまり、ソース領域14を形成する工程(S30)において、ボディ領域13)上であってソース領域14が形成される領域上はマスク層80の開口部が形成されている一方で、p+コンタクト領域15が形成される領域は保護マスク部80A,81Aにより保護されている。そのため、工程(S30)においてソース領域14の形成に必要なドーズ量が注入されるとき、p+コンタクト領域15が形成される領域は、保護マスク部80Aによりイオン注入が阻止されるか、あるいは保護マスク部81Aによってイオン注入が制限される。その結果、工程(S30)におけるイオン注入によって、p+コンタクト領域15が形成されるボディ領域13上にはn型を有するn型領域14A(図8参照)が形成されないか(図15)、あるいはボディ領域13上においてn型領域14A(図8参照)がソース領域14よりも浅く形成される。そのため、工程(S50)において、ボディ領域13と接続するようにp+コンタクト領域15を形成する際に必要とされるドーズ量を低く抑えることができる。
なお、保護マスク部80Aが形成されていないマスク層80を用いてソース領域14を形成する従来の炭化珪素半導体装置の製造方法では、p+コンタクト領域15が形成される領域にもソース領域14が延びるように形成される(異なる観点から言えば、n型領域14Aがソース領域14と同等の深さまで形成される)。この場合、ボディ領域13と接続するようにp+コンタクト領域15を形成するためには、n型領域14Aにp型不純物をイオン注入することによってp+コンタクト領域15に置き換える必要がある。このとき、n型領域14Aをp+コンタクト領域15に置き換えるために必要なドーズ量(p+コンタクト領域15を、ボディ領域13と接続するように形成するために必要とされるドーズ量)は、n型領域14Aの第3の主面12aに対する厚みによる。そのため、n型領域14Aがソース領域14と同等の深さまで形成される従来の製造方法では、n型領域14Aをp+コンタクト領域15を置き換えるのに高いドーズ量が必要とされ、当該注入工程は長時間かけて行われていた。
つまり、本実施の形態に係る炭化珪素半導体装置の製造方法によれば、p+コンタクト領域15の形成に必要なドーズ量を低く抑えることができるため、p+コンタクト領域15の形成に要する注入時間を上記従来方法と比べて短縮することができる。その結果、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を得ることができる。
(8)本実施の形態に係る炭化珪素半導体装置の製造方法における、マスク層(83)を形成する工程において、保護マスク部(81A)は、マスク層(83)における保護マスク部(81A)以外の部分(他のマスク部80B)よりも薄く形成されており、第2の不純物領域(ソース領域14)を形成する工程では、保護マスク部(81A)を介して炭化珪素半導体層(12)にイオン注入することにより、第2の導電型(n型)を有する第4の不純物領域(n型領域14A)を形成してもよい。
保護マスク部81Aがマスク層83における他のマスク部80Bと比べて膜厚が薄く形成されている場合には、ソース領域14を形成する工程(S30)において、p+コンタクト領域15が形成される領域へのイオン注入のドーズ量が保護マスク部81Aによって低減される。つまり、本工程(S30)においてソース領域14が形成されることにより、p+コンタクト領域15が形成される領域にもn型領域14Aが形成される。このとき、n型領域14Aは、マスク層83の開口部下において形成されるソース領域14と比べて保護マスク部80Aの厚みに応じてドーズ量が低減されているため、ソース領域14と比べて第3の主面12aに対し浅く形成される。この結果、p+コンタクト領域15は、第3の主面12aに対して、n型領域14Aよりも深い位置まで形成されている限りにおいてソース領域14と比べて浅い位置に形成されていても、n型領域14Aと置き換わってボディ領域13と接続されることができる。つまり、p+コンタクト領域15を形成する工程(S50)において、p+コンタクト領域15が高い不純物濃度を有するように形成される場合であっても、p+コンタクト領域15を形成するために必要とされるドーズ量(n型領域14Aをp+コンタクト領域15に置き換えるために必要なドーズ量)を上記従来方法と比べて低く抑えることができる。その結果、p+コンタクト領域15を形成するために要する注入時間を上述のように短縮することができるため、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を製造することができる。
(9)本実施の形態に係る炭化珪素半導体装置の製造方法において、第3の不純物領域(p+コンタクト領域15)を形成する工程(S50)では、第3の不純物領域(15)における主面(第3の主面12a)に対し垂直な方向での第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置(C:図13)と、第2の不純物領域(ソース領域14)を形成する工程(S30)において形成されている第2の不純物領域(14)における主面(12a)に対し垂直な方向での第2の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置(F:図14)とを考えたときに、主面(12a)から第1の位置までの第1の深さ(D1:図12)は、主面(12a)から第2の位置までの第2の深さ(D2:図12)より浅くなるように、第3の不純物領域(15)が形成されていてもよい。
このようにしても、p+コンタクト領域15は、ボディ領域13と接続されるように形成されることができる。具体的には、p+コンタクト領域15をボディ領域13と接続するように形成するためには、p+コンタクト領域15を形成する工程(S50)において、p+コンタクト領域15をn型領域14Aよりも深い領域まで形成する必要がある。上述のように、本実施の形態に係る炭化珪素半導体装置の製造方法では、ソース領域14)を形成する工程(S30)において、保護マスク部80Aを含むマスク層80がイオン注入用マスクとして用いられることにより、p+コンタクト領域15が形成される領域上に対してn型のイオンの注入が阻止される(n型領域14Aが形成されない)か、あるいはn型領域14Aが隣接するソース領域14よりも第3の主面12aに対して浅く(厚みが薄く)形成される。そのため、第3の主面12aに対して、p+コンタクト領域15をソース領域14よりも浅く形成しても、p+コンタクト領域15とボディ領域13とを接続させることができる。その結果、p+コンタクト領域15を形成するために必要とされるドーズ量を上記従来方法と比べて低く抑えることができ、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を製造することができる。
(10)本実施の形態に係る炭化珪素半導体装置の製造方法は、マスク層(80)を形成する工程(S20)において、保護マスク部(80A)が1層からなり、保護マスク部(80A)以外の部分(他のマスク部80B)が2層からなるマスク層(80)が形成されてもよい。このようにすれば、工程(S20)において、たとえば2層からなる積層体のうちの上層を除去することによって、2層からなる他の部分(80B)よりも上層の膜厚分だけ膜厚の薄い保護マスク部(80A)を容易に形成することができる。
[本願発明の実施形態の詳細]
次に、本発明の実施の形態についてより詳細に説明する。
次に、本発明の実施の形態についてより詳細に説明する。
(実施の形態1)
まず、図1を参照して、実施の形態1に係る炭化珪素半導体装置100の構造を説明する。実施の形態1に係る炭化珪素半導体装置100は、プレナー型MOSFETとして構成されている。炭化珪素半導体装置100は、エピタキシャル基板10と、ゲート酸化膜16と、ゲート電極17と、層間絶縁膜18と、ソース電極19と、ドレイン電極20とを備える。エピタキシャル基板10は、ベース基板11と、炭化珪素半導体層12と、ボディ領域13と、ソース領域14と、p+コンタクト領域15とを備える。
まず、図1を参照して、実施の形態1に係る炭化珪素半導体装置100の構造を説明する。実施の形態1に係る炭化珪素半導体装置100は、プレナー型MOSFETとして構成されている。炭化珪素半導体装置100は、エピタキシャル基板10と、ゲート酸化膜16と、ゲート電極17と、層間絶縁膜18と、ソース電極19と、ドレイン電極20とを備える。エピタキシャル基板10は、ベース基板11と、炭化珪素半導体層12と、ボディ領域13と、ソース領域14と、p+コンタクト領域15とを備える。
ベース基板11は、結晶系が六方晶である単結晶炭化珪素からなり導電型がn型(第2導電型)である。ベース基板11は、たとえばN(窒素)などの不純物を高濃度で含んでいる。ベース基板11に含まれる窒素などの不純物濃度はたとえば1.0×1018cm-3程度である。ベース基板11は、第1の主面11aと、第1の主面11aと反対側に位置する第2の主面11bとを含んでいる。
炭化珪素半導体層12は、導電型がn型である。炭化珪素半導体層12はベース基板11の第1の主面11a上に形成されている、エピタキシャル層である。炭化珪素半導体層12は、たとえば窒素(N)などの不純物を含んでいる。炭化珪素半導体層12の不純物濃度は、ベース基板1の不純物濃度よりも低く、たとえば1×1015cm-3以上5×1016cm-3以下である。炭化珪素半導体層12は、ベース基板11の第2の主面11bと反対側に位置する第3の主面12aを含んでいる。
ボディ領域13は、導電型がp型(第1導電型)である。ボディ領域13は炭化珪素半導体層12上に形成されており、第3の主面12aを含んでいる。ボディ領域13は、たとえばアルミニウム(Al)、ホウ素(B)などの不純物を含んでいる。ボディ領域13の不純物濃度は、4×1016cm-3以上2×1018cm-3以下であり、たとえば1×1017cm-3程度である。ボディ領域13の厚みは、たとえば0.8μm程度である。
ソース領域14は、導電型がn型である。ソース領域14はボディ領域13上に形成されており、第3の主面12aを含んでいる。ソース領域14は、たとえばNなどの不純物を含んでいる。ソース領域14の不純物濃度は、5×1018cm-3以上1×1020cm-3以下であり、たとえば2×1019cm-3程度である。ソース領域14の厚みは、0.1μm以上0.4μm以下であり、たとえば0.3μm程度である。つまり、ソース領域14における第3の主面12aに対し垂直な方向での不純物濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置(F:図12参照)は、たとえば0.3μm程度である。
p+コンタクト領域15は、導電型がp型である。p+コンタクト領域15は、ボディ領域13上においてソース領域14に隣接し、かつボディ領域13と接触するように形成されている。p+コンタクト領域15は、第3の主面12aを含んでいる。p+コンタクト領域15は、たとえばアルミニウム(Al)、ホウ素(B)などの不純物を含んでいる。p+コンタクト領域15の不純物濃度は、ボディ領域13よりも高く、たとえば1×1020cm-3程度である。p+コンタクト領域15の厚みは、たとえば0.2μm以下程度であり、好ましくは0.1μm程度である。つまり、p+コンタクト領域15における第3の主面12aに対し垂直な方向での不純物濃度プロファイル(図13参照)において、最大不純物濃度(たとえば1×1020cm-3)の1/10の不純物濃度を示す第1の位置(1×1019cm-3を示す位置C)は、たとえば0.2μm以下程度であり、好ましくは0.1μm程度である。このように、p+コンタクト領域15の厚みは、ソース領域14の厚みよりも薄い。また、p+コンタクト領域15は、第3の主面12aから0.1μm程度の位置においてボディ領域13と接続されている。
ゲート酸化膜16は、第3の主面12a上において、炭化珪素半導体層12を挟んで隣接するソース領域14の一方上から他方上にまで延在するように形成されている。ゲート酸化膜16を構成する材料は、たとえば酸化珪素(SiO2)や窒化珪素(SiN)などの誘電体である。
ゲート電極17は、ゲート酸化膜16上において、炭化珪素半導体層12を挟んで隣接するソース領域14の一方上から他方上にまで延在するように形成されている。ゲート電極17を構成する材料は、ポリシリコン、Alなどの導電体である。
層間絶縁膜18は、ゲート電極17を覆うように形成されている。層間絶縁膜18は、ゲート電極17を外部と電気的に絶縁している。層間絶縁膜18を構成する材料は、たとえば酸化珪素(SiO2)や窒化珪素(SiN)などの誘電体である。
ソース電極19は、第3の主面12a上において、p+コンタクト領域15と、p+コンタクト領域15を囲むように形成されているソース領域14との各々に接触して形成されている。ソース電極19を構成する材料は、たとえばチタン(Ti)原子、アルミニウム(Al)原子および珪素(Si)原子を含んでいる。これにより、ソース電極19は、ソース領域14およびp+コンタクト領域15のそれぞれとオーミック接触しており、各々との間での接触抵抗は十分に低い。
ドレイン電極20は、ベース基板11の第2の主面11b上に形成されている。ドレイン電極20は、たとえば上記ソース電極19と同様の材料で構成されていてもよいし、Ni(ニッケル)など、n+基板11とオーミック接触可能な他の材料からなっていてもよい。
次に、図2~図11を参照して、実施の形態1に係る炭化珪素半導体装置の製造方法について説明する。
図3を参照して、まず、ボディ領域13を含む炭化珪素半導体層12を準備する(工程(S10):図2)。具体的には、まず、第1の主面11aおよび第2の主面11bを有するベース基板11を準備する。次に、エピタキシャル成長法によって、ベース基板11の第1の主面11a上に炭化珪素半導体層12を形成する。
図4を参照して、次に、炭化珪素半導体層12にボディ領域13を形成する。具体的には、第3の主面12a上に形成されたマスク層(図示しない)を介して、炭化珪素半導体層12にp型不純物をイオン注入することにより、導電型がp型のボディ領域13を形成する。
図5を参照して、次に、マスク層80を形成する(工程(S20):図2)。具体的には、まず、炭化珪素半導体層12の第3の主面12a上に、積層体80Lを形成する。積層体80Lは、第3の主面12aと接する第1マスク層81と、該第1マスク層81上に形成される第2マスク層82とからなる2層構造を有する。積層体80Lの厚みH2(第1マスク層81と第2マスク層82の合計の厚み)は、ソース領域14を形成する工程(S30)でのイオン注入条件において、イオン注入を十分に阻止することができる膜厚として形成される。なお、第1マスク層81の膜厚H1は、0.3μm以下であり、たとえば0.2μmである。第1マスク層81を構成する材料は、たとえばポリシリコンであり、第2マスク層82を構成する材料は、たとえばSiO2である。
図6を参照して、次に、積層体80Lを加工して、開口部を有するマスク層80を形成する。マスク層80は、開口部内において独立して形成されている保護マスク部80Aと、他のマスク部80Bとからなる。具体的には、まず、積層体80L上に、ソース領域14が形成されるべき領域上に開口部を有するマスクパターン91を形成する。マスクパターン91はたとえばフォトリソグラフィ法により形成されたレジストパターンである。次に、マスクパターン91を用いて、積層体80Lをたとえばドライエッチングすることにより、ソース領域14が形成されるべき領域上に位置する第3の主面12aを表出させる開口部を有するマスク層80が形成される。このとき、マスク層80の開口部は、開口部内において独立して形成されている保護マスク部80Aと、保護マスク部80Aの周囲に形成されている他のマスク部80Bとの間に形成される。つまり、保護マスク部80Aは、第3の主面12aを平面視したときに、ボディ領域13の内周側においてソース領域14の端部を規定するとともに、p+コンタクト領域15が形成されるべき領域上を保護している。
図7を参照して、次に、保護マスク部80Aを加工して、保護マスク部81Aを有するマスク層83を形成する。具体的には、他のマスク部80Bの上面(第3の主面12aに沿った面)および開口部を規定する側面を保護するとともに、保護マスク部80Aの上面(第3の主面12aに沿った面)および側面を表出するような開口部を有するマスクパターン92を形成する。次に、保護マスク部80Aを構成する第2マスク層82Aを除去する。第2マスク層82Aを除去する方法は、第1マスク層81Aに対して高いエッチング選択比を有する任意のエッチング方法であればよく、たとえばドライエッチング法である。このとき、他のマスク部80Bの上面および側面はマスクパターン92によって保護されているため、エッチングの前後で他のマスク部80Bは維持される。つまり、他のマスク部80Bは第1マスク層81Bと第2マスク層82との2層構造を維持している。これにより、後述するソース領域14を形成する工程(S30)においてイオン注入を阻止することができる十分な膜厚を有する他のマスク部80Bと、他のマスク部80Bと比べて膜厚の薄い保護マスク部81Aとからなるマスク層83が形成される。
図8を参照して、次に、マスク層83(保護マスク部81Aおよび他のマスク部80B)をマスクとして用いて、ソース領域14を形成する(工程(S30):図2)。具体的には、マスク層83を注入マスクとして、第3の主面12aにn型を付与するための不純物をイオン注入することにより、マスク層83の開口部が形成されている領域にソース領域14が形成される。n型を付与するための不純物は、たとえばリン(P)などである。このとき、他のマスク部80Bが形成されている領域(ボディ領域13上においてチャネル領域となるべき領域および炭化珪素半導体層12が第3の主面12aに表出している領域)は、他のマスク部80Bによりイオン注入が阻止される。
一方、保護マスク部81Aは、第2マスク層82Aの分だけ他のマスク部80Bよりも膜厚が薄いため、他のマスク部80Bと比べてイオン注入に対する阻止能が低い。そのため、保護マスク部81Aが形成されている領域(p+コンタクト領域15が形成される領域)は、マスク層83の開口部が形成されている領域と比べてドーズ量は低減されるものの、n型不純物がイオン注入される。その結果、ボディ領域13において保護マスク部81Aが形成されている領域には、n型領域14Aが形成される。このとき、n型領域14Aの第3の主面12aに対する深さは、ソース領域14の深さと比べて深さD4だけ浅い。ここで、深さの差分D4は、第1マスク層81Aの膜厚H1と相関し、たとえば膜厚H1と同等とすることができる。つまり、第1マスク層81Aの膜厚H1を0.2μmとしたときに、深さの差分D4を0.2μmとすることもできる。
図9を参照して、次に、マスク層83を除去する(工程(S40):図2)。マスク層83は、たとえばドライエッチングにより除去される。
図10および図11を参照して、次に、p+コンタクト領域15を形成する(工程(S50):図2)。具体的には、まず、図10を参照して、第3の主面12a上において、p+コンタクト領域15が形成される領域上に開口部を有するマスク層84を形成する。つまり、マスク層84の開口部は、n型領域14A上に形成されている。マスク層84は、任意の方法で形成されていればよく、たとえばフォトリソグラフィ法を用いて形成される。次に、マスク層84を注入マスクとして第3の主面12aにp型を付与するための不純物をイオン注入することにより、マスク層84の開口部が形成されている領域にp+コンタクト領域15が形成される。つまり、本工程(S50)では、n型領域14Aに対しp型を付与するための不純物を注入することにより、p+コンタクト領域15はn型領域14Aと置き換かるように形成される。異なる観点から言えば、p+コンタクト領域15の第3の主面12aに対する深さが、先の工程(S30)において形成されているソース領域14の第3の主面12aに対する深さよりも浅くなるように、p+コンタクト領域15は形成される。これにより、p+コンタクト領域15とボディ領域13とは、第3の主面12aと垂直な方向においてソース領域14の深さよりも浅い位置で接続される。p型を付与するための不純物は、たとえばアルミニウム(Al)などである。
次に、ゲート酸化膜16を形成する。具体的には、第3の主面12aが熱酸化される。熱酸化は、たとえば酸素雰囲気中で1300℃程度に加熱し、40分間程度保持することにより実施することができる。これにより第3の主面12a上に、二酸化珪素からなるゲート酸化膜16が形成される。ゲート酸化膜16の厚みは、たとえば50nm程度である。
次に、ゲート電極17を形成する。具体的には、ゲート電極17は、ゲート酸化膜16上において、隣接する一方のソース領域14の上方から他方のソース領域14の上方にまで延在するように形成される。ゲート電極17を構成する材料は、たとえば不純物がドープされたポリシリコンや、Alなどの導電材料である。
次に、層間絶縁膜18を形成する。具体的には、ゲート酸化膜16と接し、かつゲート電極17を覆うように、層間絶縁膜18が形成される。層間絶縁膜18を構成する材料は、たとえば二酸化珪素である。
次に、ソース電極19を形成する。具体的には、まず、ゲート酸化膜16および層間絶縁膜18上において、ソース電極19が形成される領域上に開口部を有するレジストマスクを形成する。次に、該レジストマスクを用いて、開口部内のゲート酸化膜16および層間絶縁膜18をエッチングにより除去する。これにより、ゲート酸化膜16および層間絶縁膜18の開口部から、ソース領域14の一部と、p+コンタクト領域15とが露出される。次に、該レジストマスク上にソース電極19となるべき金属層を形成する。その後、リフトオフ法により、ソース領域14の一部およびp+コンタクト領域15と接するように、ソース電極19を形成する。
次に、ドレイン電極20を形成する。ドレイン電極20は、ベース基板11の第2の主面11b上に形成される。以上の手順により、本実施の形態に係る炭化珪素半導体装置100を得ることができる。得られた炭化珪素半導体装置において、p+コンタクト領域15の深さD1は0.1μm程度であり、ソース領域14の深さD2は0.3μm程度である。
次に、実施の形態1に係る炭化珪素半導体装置200およびその製造方法の作用効果について説明する。
実施の形態1に係る炭化珪素半導体装置において、p+コンタクト領域15は、ボディ領域13内において隣接するソース領域14よりも第3の主面12aに対して浅く形成されていながらも、第3の主面12aに対して垂直な方向においてボディ領域13と接続されている。このとき、第3の主面12a上においてソース領域14とp+コンタクト領域15とはそれぞれソース電極19とオーミック接触している。そのため、ソース領域14、p+コンタクト領域15、さらにp+コンタクト領域15と接続されているボディ領域13とを同電位とすることができる。
さらに、実施の形態1に係る炭化珪素半導体装置は、高不純物濃度を有するp+コンタクト領域15を備えながらも、その製造効率を向上することができる。上述のように、p+コンタクト領域15は、ボディ領域13内において隣接するソース領域14よりも第3の主面12aに対して浅く形成されているため、p+コンタクト領域15を形成するために必要なドーズ量は、第3の主面12aに対してソース領域14の上記第2の位置と同等以上の深さにまでp+コンタクト領域15を形成する場合と比べて低く抑えられる。これにより、p+コンタクト領域15を形成するために必要な注入時間を低減することができる。その結果、本実施の形態に係る炭化珪素半導体装置は、ソース電極19とp+コンタクト領域15(ボディ領域13)との接触抵抗を十分に低減することができるとともに、製造効率を向上させることができる。
実施の形態1に係る炭化珪素半導体装置の製造方法によれば、ソース領域14を形成する工程(S30)において、p+コンタクト領域15が形成される領域は保護マスク部81Aにより保護されている。そのため、工程(S30)においてソース領域14の形成に必要なドーズ量が注入されるとき、p+コンタクト領域15が形成される領域は、保護マスク部81Aによってイオン注入が制限される。その結果、工程(S30)におけるイオン注入によって、p+コンタクト領域15が形成されるボディ領域13上にはn型領域14A(図8参照)がソース領域14よりも浅く形成される。そのため、工程(S50)において、ボディ領域13と接続するようにp+コンタクト領域15を形成する際に必要とされるドーズ量を低く抑えることができる。
その結果、実施の形態1に係る炭化珪素半導体装置の製造方法によれば、p+コンタクト領域15の形成に要する注入時間を上記従来方法と比べて短縮することができ、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を得ることができる。
また、マスク層83は、第1マスク層81からなる保護マスク部81Aと、第1マスク層81と第2マスク層82との2層からなる他のマスク部80Bとで構成されている。このようなマスク層83は、上述のように、2層からなる保護マスク部80Aのうちの第2マスク層82Aを除去することによって、第2マスク層82の膜厚分だけ膜厚の薄い保護マスク部81Aを容易に形成することができる。
ここで、図12および図13を参照して、p+コンタクト領域15の第3の主面12aに対する深さD1は、炭化珪素半導体装置の第3の主面12aに対して垂直な方向における不純物濃度プロファイルから算出することができる。炭化珪素半導体装置の不純物濃度プロファイルは、たとえば二次イオン質量分析法(SIMS)を用いて測定することができる。図13は、図12において第3の主面12a上の点Aから第3の主面12aに対して垂直な方向における、p+コンタクト領域15およびボディ領域13内の不純物濃度プロファイルを示す。また、図14は、図12において第3の主面12a上の点Eから第3の主面12aに対して垂直な方向における、ソース領域14およびボディ領域13内の不純物濃度プロファイルを示す。図13および図14の縦軸は第3の主面12aに対する深さを示し、横軸は不純物濃度を示す。上述のように、本明細書中において、炭化珪素半導体層12における各不純物領域の『深さ』とは、炭化珪素半導体層12の第3の主面12aに対して垂直な方向での不純物濃度プロファイルにおいて,最大不純物濃度の1/10の不純物濃度を示す位置と第3の主面12aとの距離をいう。つまり、p+コンタクト領域15の第3の主面12aに対する深さは、p+コンタクト領域15およびボディ領域13内における最大不純物濃度P1の10分の1の不純物濃度を示す点Cと第3の主面12aとの距離D1である。
図13を参照して、p型不純物濃度の最大不純物濃度P1を示す点Dは、点Aから深さD3だけ第2の主面11b側に位置する。実施の形態1において、最大不純物濃度P1は1×1020cm-3程度であり、点Dはp+コンタクト領域15内に位置している。さらに、最大不純物濃度P1の10分の1の不純物濃度を示す点Cは、点Aから深さD1だけ第2の主面11b側に位置する。
一方、図14を参照して、ソース領域14の第3の主面12aに対する深さD2も、同様に第3の主面12a上の点Eから第3の主面12aに対して垂直な方向における、ソース領域14およびボディ領域13内の不純物濃度プロファイルに基づいて決めることができる。つまり、ソース領域14の第3の主面12aに対する深さは、ソース領域14およびボディ領域13内における最大不純物濃度N1の10分の1の不純物濃度を示す点Fと第3の主面12aとの距離D2である。
このように、実施の形態1に係る炭化珪素半導体装置は、SIMSにより測定される不純物濃度プロファイルに基づいて規定されるp+コンタクト領域15の第3の主面12aに対する深さD1とソース領域14の第3の主面12aに対する深さD2とが、D1<D2の関係式を満たしている。これにより、上述のように、実施の形態1に係る炭化珪素半導体装置の製造方法において、p+コンタクト領域15を形成するために必要な注入時間を低減することができる。
なお、上述のように、不純物濃度プロファイルに基づいて規定されるp+コンタクト領域15の第3の主面12aに対する深さD1は、n型領域14Aの第3の主面12aに対する深さよりも深くなるように形成される。このとき、一定の注入条件下において形成されるn型領域14Aの第3の主面12aに対する深さは、該注入マスクとして用いられる保護マスク部81Aの膜厚H1と相関する。そのため、あらかじめ保護マスク部81Aの膜厚H1とn型領域14Aの第3の主面12aに対する深さとの相関関係を調べておくことによって、保護マスク部81Aの膜厚H1を制御することによりn型領域14Aの深さを制御することができる。p+コンタクト領域15の第3の主面12aに対する深さD1は、少なくともn型領域14Aの主面12aに対する深さと同等以上である必要があるため、当該深さD1の必要十分条件は保護マスク部81Aの膜厚H1によって制御することができる。このとき、ソース領域14の第3の主面12aに対する深さD2と深さD1との差分D3は、保護マスク部81Aの膜厚H1と同等程度とすることができる。つまり、保護マスク部81Aの膜厚H1が0.2μm程度の保護マスク部81Aを用いて、第3の主面12aに対する深さD2が0.3μm程度のソース領域14を形成するイオン注入を行う場合、n型領域14Aは第3の主面12aからたとえば0.1μm程度の深さまで形成される。そのため、p+コンタクト領域15は第3の主面12aから0.1μm以上の深さまで形成されることにより、ボディ領域13と接続されることができる。
(実施の形態2)
次に、図1および図15~図17を参照して、実施の形態2に係る炭化珪素半導体装置およびその製造方法について説明する。実施の形態2に係る炭化珪素半導体装置は、基本的には、実施の形態1に係る炭化珪素半導体装置およびその製造方法と同様の構成を備えるが、炭化珪素半導体装置の製造方法において、ソース領域14を形成する工程(S30)において、p+コンタクト領域15が形成される領域にn型領域14Aを形成しない点で異なる。つまり、p+コンタクト領域15を形成する工程(S50)において、n型領域14Aにp型不純物をイオン注入することによりp+コンタクト領域15をn型領域14Aと置き換えるように形成するのではなく、pボディ領域13にp型不純物をイオン注入することにより、p+コンタクト領域15を形成する点で異なる。なお、実施の形態2に係る炭化珪素半導体装置の製造方法により得られる炭化珪素半導体装置の構成は、図1に示す実施の形態1に係る炭化珪素半導体装置100と同様の構成を備えている。
次に、図1および図15~図17を参照して、実施の形態2に係る炭化珪素半導体装置およびその製造方法について説明する。実施の形態2に係る炭化珪素半導体装置は、基本的には、実施の形態1に係る炭化珪素半導体装置およびその製造方法と同様の構成を備えるが、炭化珪素半導体装置の製造方法において、ソース領域14を形成する工程(S30)において、p+コンタクト領域15が形成される領域にn型領域14Aを形成しない点で異なる。つまり、p+コンタクト領域15を形成する工程(S50)において、n型領域14Aにp型不純物をイオン注入することによりp+コンタクト領域15をn型領域14Aと置き換えるように形成するのではなく、pボディ領域13にp型不純物をイオン注入することにより、p+コンタクト領域15を形成する点で異なる。なお、実施の形態2に係る炭化珪素半導体装置の製造方法により得られる炭化珪素半導体装置の構成は、図1に示す実施の形態1に係る炭化珪素半導体装置100と同様の構成を備えている。
図15~図17を参照して、実施の形態2に係る炭化珪素半導体装置の製造方法について説明する。
まず、実施の形態1に係る炭化珪素半導体装置の製造方法と同様に、ボディ領域13を含む炭化珪素半導体層12を準備する(工程(S10),図3および図4参照)。次に、炭化珪素半導体層12の第3の主面12a上に、積層体80Lを形成する(工程(S20),図5参照)。具体的には、まず、積層体80Lを形成する。積層体80Lは、第3の主面12aと接する第1マスク層81と、該第1マスク層81上に形成される第2マスク層82とからなる2層構造を有する。
次に、積層体80Lを加工して、開口部を有するマスク層80を形成する(図6参照)。具体的には、まず、積層体80L上に、ソース領域14が形成されるべき領域上に開口部を有するマスクパターン91を形成する。マスクパターン91はたとえばフォトリソグラフィ法により形成されたレジストパターンである。次に、マスクパターン91を用いて、積層体80Lをたとえばドライエッチングすることにより、ソース領域14が形成されるべき領域上に位置する第3の主面12aを表出させる開口部を有するマスク層80が形成される。マスク層80は、後述するソース領域14を形成する工程(S30)においてイオン注入を阻止することができる十分な膜厚を有する他のマスク部80Bと、他のマスク部80Bと同等の膜厚を有する保護マスク部80Aとからなる。保護マスク部80Aは、第3の主面12aを平面視したときに、ボディ領域13の内周側においてソース領域14の端部を規定するとともに、p+コンタクト領域15が形成されるべき領域上を保護している。
図15を参照して、次に、マスク層80をイオン注入マスクとして用いてソース領域14を形成する(工程(S30))。具体的には、マスク層80を注入マスクとして、第3の主面12aにn型を付与するための不純物をイオン注入することにより、マスク層80の開口部が形成されている領域にソース領域14が形成される。このとき、保護マスク部80Aおよび他のマスク部80Bは、いずれも本工程(S30)におけるイオン注入を阻止可能なように設けられているため、他のマスク部80Bが形成されている領域(ボディ領域13上においてチャネル領域となるべき領域および炭化珪素半導体層12が第3の主面12aに表出している領域)と、保護マスク部80Aが形成されている領域(p+コンタクト領域15が形成される領域)には、n型不純物のイオン注入が阻止される。その結果、本工程(S30)を実施することにより、ボディ領域13において保護マスク部80Aが形成されている領域にはn型領域14Aが形成されない。
図16を参照して、次に、マスク層83を除去する(工程(S40))。マスク層80は、たとえばドライエッチングにより除去される。
図17を参照して、次に、p+コンタクト領域15を形成する(工程(S50))。具体的には、まず、第3の主面12a上において、p+コンタクト領域15が形成される領域上に開口部を有するマスク層84を形成する。つまり、マスク層84の開口部は、ソース領域14に囲まれているボディ領域13上に形成されている。マスク層84は、任意の方法で形成されていればよく、たとえばフォトリソグラフィ法を用いて形成される。次に、マスク層84を注入マスクとして第3の主面12aにp型を付与するための不純物をイオン注入することにより、マスク層84の開口部が形成されている領域にp+コンタクト領域15が形成される。つまり、本工程(S50)では、ボディ領域13に対しp型を付与するための不純物を注入することにより、ボディ領域13と比べて不純物濃度の高いp+コンタクト領域15がボディ領域13内に形成される。これにより、p+コンタクト領域15とボディ領域13とが第3の主面12aと垂直な方向において接続される。p型を付与するための不純物は、たとえばアルミニウム(Al)などである。
次に、ゲート酸化膜16を形成する。以下、実施の形態1に係る炭化珪素半導体装置の製造方法と同様の手順で、ゲート電極17、層間絶縁膜18、ソース電極19、ドレイン電極20を形成する。以上の手順により、実施の形態2に係る炭化珪素半導体装置を得ることができる。
次に、実施の形態2に係る炭化珪素半導体装置の製造方法の作用効果について説明する。
実施の形態2に係る炭化珪素半導体装置の製造方法では、ソース領域14を形成する工程(S30)において、p+コンタクト領域15が形成される領域は他のマスク部80Bと同等の厚みを有する保護マスク部80Aにより保護されている。そのため、工程(S30)においてソース領域14の形成に必要なドーズ量が注入されるとき、p+コンタクト領域15が形成される領域は、保護マスク部80Aによりイオン注入が阻止される。その結果、工程(S30)におけるイオン注入によって、p+コンタクト領域15が形成されるボディ領域13上にはn型を有するn型領域14A(図8参照)が形成されない(図15)。そのため、工程(S50)ではボディ領域13にp型不純物をイオン注入することによりp+コンタクト領域15を形成することができるため、ボディ領域13と接続するようにp+コンタクト領域15を形成する際に必要とされるドーズ量を低く抑えることができる。
つまり、実施の形態2に係る炭化珪素半導体装置の製造方法によれば、p+コンタクト領域15の形成に必要なドーズ量を低く抑えることができるため、p+コンタクト領域15の形成に要する注入時間を上記従来方法と比べて短縮することができる。その結果、高い製造効率で、ソース電極19とp+コンタクト領域15との接触抵抗が十分に低い炭化珪素半導体装置を得ることができる。
実施の形態1および実施の形態2に係る炭化珪素半導体装置の製造方法において、マスク層80,83は、第1マスク層81と第2マスク層82との2層構造を有する積層体80Lから形成されているが、これに限られるものではない。たとえば、積層体80Lは、3層以上で構成されていてもよい。このようにしても、他のマスク部80Bと同等の膜厚を有する保護マスク部80Aを容易に形成することができる。また、各層のエッチング選択比を高く設けることにより、他のマスク部80Bと比べて膜厚の薄い保護マスク部81Aを容易に形成することもできる。また、実施の形態2に係る炭化珪素半導体装置の製造方法においては、マスク層80は単一の材料からなる単層構造として構成されていてもよい。このようにしても、他のマスク部80Bと同等の膜厚を有する保護マスク部80Aを容易に形成することができる。また、マスク層80,83を構成する材料は、ポリシリコンやSiO2に限られるものではなく、ポリシリコン、SiO2、アルミニウム(Al)、およびタングステン(W)などから選択される少なくとも1つにより構成されていてもよい。また、マスク層80,83は、たとえば第1マスク層81がチタン(Ti)、第2マスク層82がWで構成されていてもよい。
また、実施の形態1および実施の形態2に係る炭化珪素半導体装置は、プレナー型のMOSFETとして構成されているが、これに限られるものではない。図18を参照して、たとえば、実施の形態1および実施の形態2に係る炭化珪素半導体装置は、トレンチ型のMOSFETであってもよい。つまり、トレンチTRの側壁SWに、炭化珪素半導体層12と、ボディ領域13と、ソース領域14とが表出しており、トレンチTRを覆うようにゲート酸化膜16が形成されていてもよい。このとき、該ゲート酸化膜16上にはゲート電極17が形成されている。これにより、側壁SWにおいて表出しているボディ領域13内に、伝導チャネルが形成される。さらに、トレンチTRの側壁SWが、面方位{0-33-8}を有する第1の面を微視的に含む場合には、側壁SWに表出しているボディ領域13に形成される伝導チャネルの移動度を高めることができる。また、側壁SW上に形成されるゲート酸化膜16とボディ領域13との界面における界面準位密度を低減することができる。ここで、「微視的」とは、原子間隔の2倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばTEM(Transmission Electron Microscope)を用いることができる。
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
10 エピタキシャル基板、11 基板、11a 第1の主面、11b 第2の主面、12 炭化珪素半導体層、12a,12b 第3の主面、13 ボディ領域、14 ソース領域、14A n型領域、15 p+コンタクト領域、16 ゲート酸化膜、17 ゲート電極、18 層間絶縁膜、19 ソース電極、20 ドレイン電極、80,83 マスク層、80A 保護マスク部、80B 他のマスク部、81 第1マスク層、82 第2マスク層、81A 保護マスク部(第1マスク層)、82A 保護マスク部(第2マスク層)、81B 他のマスク部(第1マスク層)、82B 他のマスク部(第2マスク層)、91,92 マスクパターン、100 炭化珪素半導体装置、TR トレンチ、SW 側壁。
Claims (10)
- 主面を含む炭化珪素半導体層と、
前記主面上に形成されている電極とを備え、
前記炭化珪素半導体層は、
第1の導電型を有する第1の不純物領域と、
前記主面を含み、前記第1の不純物領域内に設けられている、前記第1の導電型と異なる第2の導電型を有する第2の不純物領域と、
前記主面を含み、前記第1の不純物領域内に設けられ、かつ前記第2の不純物領域に隣接して形成されている、前記第1の導電型を有する第3の不純物領域とを含み、
前記第3の不純物領域における前記主面に対し垂直な方向での前記第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置と、
前記第2の不純物領域における前記主面に対し垂直な方向での前記第2の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置とを考えたときに、前記主面から前記第1の位置までの第1の深さは、前記主面から前記第2の位置までの第2の深さより浅く、
前記電極は、前記第2の不純物領域および前記第3の不純物領域に電気的に接続されている、炭化珪素半導体装置。 - 前記第3の不純物領域において前記最大不純物濃度を示す位置は、前記主面からの深さが0.1μm以下である、請求項1に記載の炭化珪素半導体装置。
- 前記第1の深さは0.2μm以下である、請求項1または請求項2に記載の炭化珪素半導体装置。
- 前記炭化珪素半導体層には、前記第1の不純物領域および前記第2の不純物領域が側壁に表出しているトレンチが設けられており、
前記トレンチの前記側壁上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極とをさらに備える、請求項1~請求項3のいずれか1項に記載の炭化珪素半導体装置。 - 前記側壁は、面方位{0-33-8}を有する第1の面を含む、請求項4に記載の炭化珪素半導体装置。
- 前記第1の不純物領域は、前記主面を含み、
さらに、前記第1の不純物領域に含まれる前記主面上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極とを備える、請求項1~請求項3のいずれか1項に記載の炭化珪素半導体装置。 - 第1の導電型を有する第1の不純物領域を含む炭化珪素半導体層を準備する工程と、
前記炭化珪素半導体層の主面上にマスク層を形成する工程とを備え、
前記マスク層には、前記第1の不純物領域上に開口部が形成され、かつ前記マスク層は前記開口部内において前記開口部の内周壁面から間隔を隔てて配置された保護マスク部を含み、
さらに、前記マスク層をマスクとして用いて、前記開口部内において、少なくとも前記保護マスク部下の領域以外の前記第1の不純物領域にイオン注入することにより、前記第1の導電型と異なる第2の導電型を有する第2の不純物領域を形成する工程と、
前記マスク層を除去する工程と、
前記炭化珪素半導体層にイオン注入することにより、前記保護マスク部下に位置していた前記第1の不純物領域内の領域に前記第1の導電型を有する第3の不純物領域を形成する工程とを備える、炭化珪素半導体装置の製造方法。 - 前記マスク層を形成する工程において、前記保護マスク部は、前記マスク層における前記保護マスク部以外の部分よりも薄く形成されており、
前記第2の不純物領域を形成する工程では、前記保護マスク部を介して前記炭化珪素半導体層にイオン注入することにより、前記第2の導電型を有する第4の不純物領域を形成する、請求項7に記載の炭化珪素半導体装置の製造方法。 - 前記第3の不純物領域を形成する工程では、
前記第3の不純物領域における前記主面に対し垂直な方向での前記第1の導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第1の位置と、
前記第2の不純物領域を形成する工程において形成されている、前記第2の不純物領域における前記主面に対し垂直な方向での前記第2導電型の不純物の濃度プロファイルにおいて、最大不純物濃度の1/10の不純物濃度を示す第2の位置とを考えたときに、
前記主面から第1の位置までの第1の深さは、前記主面から前記第2の位置までの第2の深さより浅くなるように、前記第3の不純物領域が形成される、請求項7または請求項8に記載の炭化珪素半導体装置の製造方法。 - 前記マスク層を形成する工程では、前記保護マスク部が1層からなり、前記保護マスク部以外の部分が2層からなる前記マスク層を形成する、請求項7~請求項9のいずれか1項に記載の炭化珪素半導体装置の製造方法。
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