WO2011089861A1 - 半導体装置およびその製造方法 - Google Patents

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channel layer
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浩一 橋本
和広 安達
正雄 内田
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パナソニック株式会社
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • Si power devices that have a high withstand voltage and can pass a large current are used in various fields.
  • Si power devices using silicon (Si) semiconductors have been the mainstream, but Si power devices have usage limits due to the properties of Si semiconductors, and in recent years have a larger band gap than Si semiconductors.
  • SiC silicon carbide
  • SiC-MISFET Metal-Insulator-Semiconductor Field-Effect Transistors
  • FIG. 16 is a schematic cross-sectional view for explaining a general structure of a SiC-MISFET. Such a structure is disclosed in Patent Document 1 as an example of the prior art.
  • An SiC-MISFET typically includes a plurality of unit cells.
  • FIG. 16 shows one unit cell 1000 in the SiC-MISFET.
  • a vertical MISFET unit cell 1000 includes a silicon carbide semiconductor layer 102 disposed on a main surface of a low-resistance n-type SiC substrate 101, a channel layer 906 disposed on the silicon carbide semiconductor layer 102, and a channel layer. Gate electrode 108 provided above gate 906 with gate insulating film 107 interposed therebetween, source electrode 109 in contact with the surface of silicon carbide semiconductor layer 102, and drain electrode 110 provided on the back surface of SiC substrate 101. Yes.
  • Silicon carbide semiconductor layer 102 has a body region 103 having a conductivity type (here, p-type) different from that of SiC substrate 101, and a drift located in a portion of silicon carbide semiconductor layer 102 where body region 103 is not disposed. Region 102d. Drift region 102d is, for example, an n ⁇ -type silicon carbide semiconductor layer containing n-type impurities at a lower concentration than SiC substrate 101. An n-type source region 104 containing n-type impurities at a high concentration and a p + -type contact region 105 containing p-type impurities at a higher concentration than the body region 103 are arranged inside the body region 103.
  • a conductivity type here, p-type
  • the source region 104 and the drift region 102d are connected via a channel layer 906.
  • Channel layer 906 is, for example, a 4H—SiC layer formed on silicon carbide semiconductor layer 102 by epitaxial growth.
  • the contact region 105 and the source region 104 are in ohmic contact with the source electrode 109, respectively. Accordingly, the body region 103 is electrically connected to the source electrode 109 through the contact region 105.
  • the gate electrode 108 is covered with an interlayer insulating film 111.
  • An opening 113 is formed in the interlayer insulating film 111, and the source electrode 109 in each unit cell is connected in parallel to the upper wiring electrode (for example, an Al electrode) 112 through the opening 113.
  • drift region 102d a region 102j sandwiched between two adjacent body regions 103 functions as a JFET (Junction Field-Effect Transistor) region.
  • JFET Joint Field-Effect Transistor
  • a current can be passed through the channel layer 906 under the gate electrode 108 by a voltage applied to the gate electrode 108. Therefore, a current (drain current) from the drain electrode 110 flows to the source electrode 109 via the SiC substrate 101, the JFET region 102j, the channel layer 906, and the source region 104 (ON state).
  • the drift resistance can be significantly reduced, the channel resistance increases, and as a result, there is a problem that the on-resistance cannot be sufficiently reduced.
  • Patent Document 2 discloses a method for reducing the on-resistance by improving the carrier mobility of the storage channel layer.
  • this method first, p-type impurities existing in the surface layer portion of the p-type body region are externally diffused into a silicon oxide film provided on the body region, and then the silicon oxide film is removed.
  • n-type impurity ions are implanted into the body region to form an n-type accumulation channel layer in the surface layer portion of the body region (FIGS. 2 and 3 of Patent Document 2).
  • the concentration of the p-type impurity in the region where the channel is formed in the accumulation channel layer can be reduced, the carrier mobility is increased. Therefore, channel resistance can be reduced and increase in on-resistance can be suppressed.
  • an n-type accumulation channel layer is formed on the surface of the silicon carbide semiconductor layer by ion implantation. For this reason, it is necessary to set the concentration of the n-type impurity implanted into the accumulation channel layer to be higher than the p-type impurity concentration in the vicinity of the body region surface. In this method, n-type impurities having the same concentration are ion-implanted into the entire accumulation channel layer. Therefore, as a result of the n-type impurity implanted on the body region canceling out with the p-type impurity, the portion of the accumulation channel layer located on the JFET region is an n-type region having a higher concentration than the portion where the channel is formed. Become. Thus, when the impurity concentration in the portion of the accumulation channel layer located on the JFET region increases, the electric field applied to the gate insulating film increases. The reason why the electric field applied to the gate insulating film is increased will be described in detail later.
  • the impurity concentration of the channel layer is appropriately set according to the characteristics (threshold voltage) of the MISFET.
  • the impurity concentration of the channel layer is substantially uniform in a plane parallel to the semiconductor substrate. Even in such a configuration, depending on the impurity concentration of the channel layer, the electric field applied to the gate insulating film may increase on the JFET region.
  • the present invention has been made in view of the above circumstances, and its main purpose is to improve device reliability by suppressing the field strength in the vicinity of the junction field effect transistor region in a semiconductor device using SiC. There is to make it.
  • the semiconductor device of the present invention is a semiconductor device including a plurality of unit cells, each unit cell including a semiconductor substrate, a silicon carbide semiconductor layer disposed on a main surface of the semiconductor substrate, and the silicon carbide semiconductor layer.
  • a second-conductivity-type body region disposed inside, a first-conductivity-type drift region located in a region of the silicon carbide semiconductor layer where the body region is not disposed, and a body region.
  • a region located between a body region of each unit cell and a body region of a unit cell adjacent to each unit cell in the silicon carbide semiconductor layer constitutes a junction field effect transistor region.
  • a first conductivity type high concentration impurity region is disposed in a portion of the channel layer located between the body region and the gate electrode, and is disposed on the junction field effect transistor region of the channel layer.
  • a low-concentration impurity region of the first conductivity type is disposed in the portion located, and the low-concentration impurity region and the high-concentration impurity region do not contain the second-conductivity type impurity or the first conductivity type in the impurity region.
  • the method for manufacturing a semiconductor device of the present invention includes: (a) a step of preparing a semiconductor substrate having a first conductivity type silicon carbide semiconductor layer on the surface; and (b) a plurality of predetermined regions in the silicon carbide semiconductor layer. Forming a second conductivity type body region at a distance from each other, wherein a region located between two adjacent body regions of the plurality of body regions is a junction type in the silicon carbide semiconductor layer A step of becoming a field effect transistor region; (c) a step of forming a first conductivity type region in each body region; and (d) a channel layer of a first conductivity type formed on the silicon carbide semiconductor layer.
  • a first conductivity type high concentration impurity region is formed in a portion of the channel layer located on the body region, and located on the junction field effect transistor region of the channel layer.
  • a low-concentration impurity region of the first conductivity type having an effective impurity concentration that is an absolute value of a difference between the concentration of the first conductivity-type impurity and the concentration of the second conductivity-type impurity is lower than that of the high-concentration impurity region.
  • the present invention in a semiconductor device using SiC, it is possible to suppress an increase in electric field in the vicinity of the JFET region while securing characteristics such as a threshold voltage. Accordingly, the reliability of the semiconductor device can be improved.
  • FIGS. 4A to 4H are process cross-sectional views for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
  • FIGS. 4A to 4H are process cross-sectional views for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
  • FIGS. 4A to 4F are process cross-sectional views for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • (A) and (b) are a cross-sectional view and a plan view, respectively, showing the structure of the SiC-MISFET of Example 1 used in the simulation.
  • (A) And (b) is a graph which shows the calculation result of the electric potential distribution of the depth direction in the SiC-MISFET of Example 2 and the comparative example 2, respectively, and the electric field distribution of the depth direction, respectively.
  • (A) is a graph which shows the result of having calculated the electric field concerning a gate insulating film at the time of changing the protrusion amount X of a high concentration impurity area
  • FIG. (A) is sectional drawing which shows typically the structure of the semiconductor device (MISFET) 300 of the 2nd Embodiment of this invention
  • (b) is the circuit abbreviation of the semiconductor device 300.
  • FIG. (A) is sectional drawing for demonstrating the potential distribution in the interface of a channel area
  • FIG. 6 is a correlation diagram between Vth in the forward direction and Vf0 in the reverse direction when the thickness and impurity concentration of the channel layer are changed. 6 is a graph showing a region where the absolute value (
  • 6 is a graph showing a region where the absolute value (
  • 6 is a graph showing a region where the absolute value (
  • 6 is a graph showing a region where the absolute value (
  • It is a circuit diagram which shows the structure of the power converter circuit using the semiconductor device 300 which concerns on embodiment of this invention. It is sectional drawing for demonstrating the conventional SiC-MISFET.
  • the semiconductor device of this embodiment is a SiC-MISFET composed of a plurality of unit cells.
  • FIGS. 1A and 1B are a schematic cross-sectional view and a plan view of the SiC-MISFET of this embodiment, respectively.
  • FIGS. 1A and 1B show two unit cells arranged adjacent to each other among the plurality of unit cells in the SiC-MISFET.
  • Each unit cell 100 includes a first conductivity type silicon carbide semiconductor substrate 101 and a silicon carbide semiconductor layer 102 disposed on the main surface of substrate 101.
  • Silicon carbide semiconductor substrate 101 of the present embodiment is an n + substrate (n + SiC substrate).
  • a silicon carbide semiconductor layer 102 is provided with a second conductivity type body region (well region) 103.
  • the region of the silicon carbide semiconductor layer 102 where the body region is not disposed is the first conductivity type drift region 102d.
  • a region 102j sandwiched between two adjacent body regions 103 functions as a JFET region.
  • the drift region 102d is n ⁇ type, and the body region 103 is p type.
  • the impurity concentration of the drift region 102d is, for example, 1.25 ⁇ 10 16 cm ⁇ 3 and the thickness is, for example, about 10 ⁇ m.
  • the impurity concentration and thickness of the drift region 102d are appropriately changed according to the breakdown voltage required for the semiconductor device.
  • the impurity concentration of the body region 103 is, for example, 2 ⁇ 10 18 cm ⁇ 3 and the thickness is, for example, about 1 ⁇ m.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the n-type and p-type may be interchanged.
  • the superscript “+” or “ ⁇ ” in the symbols “n + ” or “n ⁇ ” represents the relative concentration of the dopant. “N + ” means that the n-type impurity concentration is higher than “n”, and “n ⁇ ” means that the n-type impurity concentration is lower than “n”.
  • a first conductivity type region (here, n + -type source region) 104 is disposed in the body region 103.
  • a second contact type (here, p + -type) body contact region 105 is also disposed in the body region 103.
  • Body contact region 105 is formed to reduce contact resistance between body region 103 and source electrode 104.
  • the body contact region 105 may not be formed. In that case, part of the body region 103 is configured to be in direct contact with the source electrode 104.
  • a first ohmic electrode (source electrode) 109 is provided on the source region 104.
  • the source electrode 109 is in electrical contact with both the n + -type source region 104 and the p + -type body contact region 105.
  • the source electrode 109 is in contact with the channel layer 106, but may not be in contact with the channel layer 106.
  • the impurity concentration of the source region 104 is, for example, 5 ⁇ 10 19 cm ⁇ 3 and the thickness is, for example, about 0.3 ⁇ m. Further, the impurity concentration of the body contact region 105 is, for example, 2 ⁇ 10 20 cm ⁇ 3 and the thickness is, for example, about 0.3 ⁇ m.
  • channel layer 106 mainly composed of a silicon carbide semiconductor is formed in contact with body region 103.
  • the channel layer 106 is formed so as to connect the source region 104 and the JFET region 102j.
  • a gate insulating film 107 is disposed on the silicon carbide semiconductor layer 102.
  • the thickness of the gate insulating film 107 is appropriately selected depending on the voltage applied to the gate electrode 108. Here, it is about 70 nm, for example.
  • a gate electrode 108 is provided on the gate insulating film 107. The gate electrode 108 is disposed so as to cover at least a portion of the surface of the body region 103 located between the JFET region 102 j and the source region 104.
  • An interlayer insulating film 111 is disposed on the gate electrode 108.
  • an upper wiring (here, a source wiring) 112 is provided on the interlayer insulating film 111.
  • the source wiring 112 is in contact with the source electrode 109 through the opening 111 c of the interlayer insulating film 111.
  • a second ohmic electrode (drain electrode) 110 is disposed on the back surface of the substrate 101.
  • a back electrode 113 is provided on the surface of the drain electrode 110.
  • the channel layer 106 in the present embodiment is formed on the silicon carbide semiconductor layer 102 by epitaxial growth. A portion of the channel layer 106 located between the body region 103 and the gate electrode 108 and in contact with the body region 103 functions as a channel region.
  • a first conductivity type impurity region 106b is formed in the portion of the channel layer 106 located between the body region 103 and the gate electrode 108. Further, a portion of the channel layer 106 located on the JFET region 102j is formed with a first conductivity type impurity region 106a containing a first conductivity type impurity at a lower concentration than the impurity region 106b.
  • the impurity region 106b is referred to as a “high concentration impurity region”, and the impurity region 106a is referred to as a “low concentration impurity region”.
  • neither the low-concentration impurity region 106a nor the high-concentration impurity region 106b substantially contains the second conductivity type impurity.
  • substantially free of second conductivity type impurities means that a process (such as ion implantation or thermal diffusion) for intentionally introducing the second conductivity type impurities into the channel layer 106 is performed. Means not. Therefore, for example, when depositing the channel layer 106 or forming the gate insulating film 107, elements such as Al and B present in the process apparatus may enter the channel layer 106 at a very low concentration.
  • the concentration is smaller than, for example, the difference in the first conductivity type impurity concentration between the high concentration impurity region 106b and the low concentration impurity region 106a. (For example, 10 15 cm ⁇ 3 or less), the effects described later can be obtained.
  • the upper surface of the low-concentration impurity region 106a is in contact with the gate insulating film 107, and the lower surface is in contact with the JFET region 102j.
  • the upper surface of the high-concentration impurity region 106 b is in contact with the gate insulating film 107, and the lower surface is in contact with the base region 103. Therefore, the thickness of these impurity regions 106 a and 106 b is the same as the thickness of the channel layer 106.
  • the impurity concentration of the first conductivity type in the impurity regions 106a and 106b has a non-uniform distribution in the thickness direction
  • the impurity concentration of the first conductivity type in each of the impurity regions 106a and 106b is The average value of the impurity concentration of the first conductivity type is used.
  • both the high concentration impurity region 106b and the low concentration impurity region 106a are n-type. Further, it does not substantially contain p-type impurities.
  • the n-type impurity concentration in the high-concentration impurity region 106b is, for example, about 2 ⁇ 10 17 cm ⁇ 3 .
  • the concentration of the n-type impurity in the low concentration impurity region 106a is, for example, about 1 ⁇ 10 15 cm ⁇ 3 .
  • the thickness of these regions 106a and 106b is, for example, about 70 nm.
  • both the high-concentration impurity region 106b and the low-concentration impurity region 106a contain only the first conductivity type impurity (n-type impurity) and substantially contain the second conductivity type impurity (p-type impurity). Therefore, the effective impurity concentration in the low concentration impurity region 106a is lower than the effective impurity concentration in the high concentration impurity region 106b.
  • “effective impurity concentration” means the absolute value of the difference in concentration between the n-type impurity and the p-type impurity in the impurity regions 106a and 106b.
  • the concentration of the n-type impurity becomes the “effective impurity concentration”.
  • the effective impurity concentration is an average value of the effective impurity concentrations of the entire region.
  • the semiconductor device (MISFET) 100 when the potential of the gate electrode with respect to the potential of the source electrode is Vgs and the gate threshold voltage is Vth, when Vgs ⁇ Vth (transistor operation ON mode), high-concentration impurities in the channel layer 106
  • the drain electrode 110 and the source electrode 109 are electrically connected through the region 106b.
  • an on-current flows from the drain electrode 110 to the source electrode 109.
  • Vgs ⁇ Vth the transistor is turned off.
  • the reliability of the gate insulating film can be improved while ensuring a desired threshold voltage. The reason for this will be described in detail below.
  • the electric field applied to the inside of the SiC-MISFET semiconductor (mainly the drift region) can be set high. However, when the electric field is increased, the electric field applied to the gate insulating film also increases.
  • the magnitude E1 of the electric field in the first material and the magnitude E2 of the electric field in the second material are expressed by the following formula (2). Distributed to satisfy.
  • the electric field E applied to the portion of the gate insulating film 107 located on the JFET region is determined by the ratio of the electric field E applied to the SiC semiconductor (channel layer) immediately below the electric field E, as can be seen from Equation (2).
  • the effective impurity concentration of the portion (low concentration impurity region) 106a located on the JFET region in the channel layer 106 is on the body region.
  • the effective impurity concentration of the portion (high-concentration impurity region) 106b located and functioning as a channel is controlled independently. For this reason, the effective impurity concentration of the portion (low-concentration impurity region) 106a located on the JFET region of the channel layer 106 can be kept low, and the electric field applied to the gate insulating film 107 can be reduced.
  • the effective impurity concentration of the high concentration impurity region 106b of the channel layer 106 is appropriately optimized according to a desired threshold voltage. Accordingly, it is possible to increase the reliability of the gate insulating film 107 by suppressing the breakdown of the gate insulating film 107 while securing a desired threshold voltage.
  • the high concentration impurity region 106 b may not be formed in the entire portion located between the body region 103 and the gate electrode 108. However, the high concentration impurity region 106b preferably includes at least a portion functioning as a channel region (a portion in contact with the upper surface of the body region 103). Thereby, the channel resistance can be kept low.
  • the low concentration impurity region 106a is formed over the portion of the channel layer 106 located on the JFET region 102j, but the configuration of the present embodiment is not limited to this.
  • the configuration of the present embodiment is not limited to this.
  • FIGS. 1C and 1D if the low-concentration impurity region 106a is formed in a part of the channel layer 106 located on the JFET region 102j, the above-described effects can be obtained.
  • High-concentration impurity region 106b is of the first conductivity type (here, n-type). Thus, a channel is formed in the high concentration impurity region 106b of the channel layer 106 in the ON state of the MISFET. Further, the effective impurity concentration of the high concentration impurity region 106b is preferably higher than the effective impurity concentration of the drift region 102d, and may be, for example, about 1 ⁇ 10 17 cm ⁇ 3 or more. Thereby, an increase in channel resistance can be suppressed. If the effective impurity concentration of the high-concentration impurity region 106b is too high, it is necessary to make the channel layer 106 thin in order to obtain an appropriate threshold voltage, and it becomes difficult to control the thickness of the channel layer 106. For this reason, the effective impurity concentration of the high concentration impurity region 106b is preferably about 6 ⁇ 10 18 cm ⁇ 3 or less, for example.
  • the threshold voltage of the channel of the semiconductor device 100 is determined by the effective impurity concentration and thickness of the high concentration impurity region 106b.
  • the effective impurity concentration of the high-concentration impurity region 106b is appropriately set according to the characteristics required for the semiconductor device.
  • the low concentration impurity region 106a may be disposed on at least a part of the JFET region 102j.
  • the concentration of the first conductivity type impurity only needs to be set lower than the concentration of the first conductivity type impurity in the high concentration impurity region 106b.
  • the effective impurity concentration is lower than the effective impurity concentration of the high concentration impurity region 106b, and the voltage applied to the low concentration impurity region 106a can be suppressed low. Therefore, the effect of suppressing the electric field applied to the gate insulating film as described above can be obtained.
  • the effective impurity concentration of the low concentration impurity region 106a is preferably 2 ⁇ 10 17 cm ⁇ 3 or less, and more preferably 1 ⁇ 10 17 cm ⁇ 3 or less, for example.
  • the electric field applied to the gate insulating film can be more effectively suppressed.
  • the electric field rise in the channel can be suppressed to about 0.25 MV / cm or less (0.6 MV / cm in terms of oxide film electric field) or less.
  • the thickness of the channel layer 106 is not particularly limited. However, if the channel layer 106 is too thin, it may be difficult to sufficiently suppress the channel resistance, and it is difficult to control the film thickness. On the other hand, if the channel layer 106 is too thick, the threshold voltage of the SiC-MISFET becomes low and normally on characteristics are obtained. For example, it is preferably 200 nm or less.
  • the thickness of the gate insulating film 107 is not particularly limited, but is determined from a circuit using a semiconductor device. For example, when the gate rated voltage is 20 V, the thickness of the gate insulating film 107 is 60 nm or more and 80 nm or less, for example, 70 nm. It will be about. For example, when the gate rated voltage is 20 V, if the thickness of the gate insulating film 107 is 80 nm or less, an increase in on-resistance when a predetermined gate voltage is applied can be suppressed. On the other hand, in order to insulate the gate electrode 108 and the channel layer 106 more reliably, the thickness is preferably 60 nm or more.
  • high concentration impurity region 106b When viewed from the surface side of silicon carbide semiconductor layer 102, high concentration impurity region 106b preferably protrudes from the end of body region 103 toward JFET region 102j. In other words, when viewed from the normal direction of the main surface of silicon carbide semiconductor substrate 101, the end portion of high concentration impurity region 106b on the low concentration impurity region 106a side is preferably located on JEFT region 102j. A suitable range of the protruding length (protruding amount) of the high concentration impurity region 106b will be described later together with the simulation result.
  • the semiconductor device of the present embodiment is not limited to a MISFET, and may be an IGBT (Insulated Gate Bipolar Transistor).
  • an IGBT can be manufactured by using a second conductivity type (here, p-type) substrate as the substrate 101.
  • the first conductivity type region 104 is also called an emitter region
  • the first ohmic electrode 109 is also called an emitter electrode
  • the second ohmic electrode 110 is also called a collector electrode.
  • the same effect as described above can be obtained by providing the low concentration impurity region 106 a in the channel layer 106.
  • the semiconductor device of this embodiment has an element region in which a plurality of unit cells 100 are arranged, and a termination region that is disposed so as to surround the element region when viewed from a direction perpendicular to the surface of the substrate 101. Also good.
  • a termination structure such as a FLR (Field Limiting Ring) structure is provided in order to prevent the breakdown voltage from decreasing in the peripheral portion of the semiconductor device.
  • FIG. 2A is a schematic partial cross-sectional view showing an example of the termination structure of the semiconductor device of this embodiment
  • FIG. 2B is a partial plan view.
  • the same components as those in FIGS. 1A and 1B are denoted by the same reference numerals, and description thereof is omitted.
  • the semiconductor device has a region (element region) Re in which a large number of unit cells (unit cell 100 shown in FIG. 1A) are arranged, and a termination region Rt arranged so as to surround the element region Re.
  • a plurality of second-conductivity-type (here, p-type) guard ring regions 130 are formed in the surface layer portion of silicon carbide semiconductor layer 102. These guard ring regions 130 have a ring shape surrounding the element region Re when viewed from the direction perpendicular to the surface of the substrate 101, and are arranged apart from each other.
  • the guard impurity region 130 has an effective impurity concentration of, for example, 1 ⁇ 10 19 cm ⁇ 3 and a thickness of, for example, about 1 ⁇ m.
  • a channel layer (thickness: 30 nm, for example) 106 formed on the silicon carbide semiconductor layer 102 extends to the termination region Rt and covers the guard ring region 130 that is a termination structure.
  • a low concentration impurity region 106t lower than the effective impurity concentration of the high concentration impurity region 106b is formed in a portion of the channel layer 106 located on the termination structure.
  • the low concentration impurity region 106t may be formed simultaneously with the low concentration impurity region 106a. In that case, the effective impurity concentration of the low-concentration impurity region 106t is the same as the effective impurity concentration of the low-concentration impurity region 106a, for example, 1 ⁇ 10 15 cm ⁇ 3 .
  • an insulating film (gate insulating film) 107 and an insulating film (interlayer insulating film) 111 are formed on the channel layer 106.
  • a passivation film 120 is formed on the insulating film 111 and the source wiring 112 in the element region Re.
  • the FLR (Field Limiting Ring) structure is shown as an example of the termination structure, but the termination structure is not limited to the FLR, and JTE (Junction Termination Extension) or the like may be used.
  • the channel layer 106 is formed by epitaxial growth. Therefore, when the guard ring region 130 is formed, even if the crystallinity of the silicon carbide semiconductor layer 102 is lowered, an epitaxial growth layer (channel layer 106) with high crystallinity is formed on the silicon carbide semiconductor layer 102. The crystallinity of the surface portion of the semiconductor layer 102 can be increased. Therefore, a decrease in breakdown voltage due to a decrease in crystallinity of silicon carbide semiconductor layer 102 can be suppressed.
  • the effective impurity concentration is suppressed lower than that of the high concentration impurity region 106b.
  • the depletion layer 210 is likely to spread from the element region Re side inside the SiC semiconductor. This is because impurities are hardly supplied from channel layer 106 to silicon carbide semiconductor layer 102 in which the termination structure is formed. Accordingly, it is possible to more effectively suppress a decrease in breakdown voltage.
  • 3 and 4 are process cross-sectional views for explaining the semiconductor device manufacturing method of the present embodiment.
  • an n-type silicon carbide semiconductor layer 102 is formed on an n-type low-resistance silicon carbide semiconductor substrate 101 by epitaxial growth.
  • the impurity concentration of silicon carbide semiconductor layer 102 can be controlled by adding an impurity (for example, nitrogen) gas during epitaxial growth.
  • an SiO 2 layer 201 is formed on the silicon carbide semiconductor layer 102 as a body region forming mask. Thereafter, p-type impurity ions (here, Al (aluminum) ions) are implanted into silicon carbide semiconductor layer 102 from above SiO 2 layer 201. Thereby, a plurality of body regions 103 are formed in silicon carbide semiconductor layer 102. For simplicity, only one body region 103 is shown in FIG. The region of silicon carbide semiconductor layer 102 where body region 103 is not formed is an n-type drift region. In addition, a region sandwiched between two adjacent body regions 103 in the drift region is a JFET region 102j. Although not shown, it is preferable that a guard ring region (guard ring region 130 in FIG. 2) as a termination region is also formed at the same time in this ion implantation step.
  • p-type impurity ions here, Al (aluminum) ions
  • an SiO 2 layer 202 is formed on the silicon carbide semiconductor layer 102 as a source region forming mask.
  • the SiO 2 layer 202 is disposed so as to protect a region where a body contact region is to be formed in a later process (so that impurity ions are not implanted).
  • n-type impurity ions N (nitrogen) ions in this case
  • the source region 104 is formed in the body region 103.
  • a SiO 2 layer 203 is formed on the silicon carbide semiconductor layer 102 as a contact region forming mask.
  • p-type impurity ions Al ions
  • the body contact region 105 is formed in the body region 103.
  • annealing for activating the impurity ions implanted into the silicon carbide semiconductor layer 102 is performed.
  • the activation annealing is performed, for example, in an Ar atmosphere at a temperature of 1700 ° C. for 30 minutes.
  • silicon carbide is epitaxially grown on the silicon carbide semiconductor layer 102 to form a channel layer 106.
  • the channel layer 106 is n-type, and has an impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 and a thickness of about 100 nm.
  • the impurity concentration of the channel layer 106 can be controlled by adding an impurity (for example, nitrogen) gas during epitaxial growth, but intentional impurity addition may not be performed.
  • the thickness of the channel layer 106 decreases when a gate insulating film is formed later. For this reason, the thickness of the channel layer 106 is made larger than the design value when the MISFET is completed in consideration of the decrease.
  • a SiO 2 layer (not shown) is formed on the channel layer 106 as a mask for forming a channel high concentration impurity region, and an n-type is formed on a part of the channel layer 106.
  • Impurity ions (N ions) are implanted.
  • a high concentration impurity region (concentration of n-type impurity: for example, 2 ⁇ 10 17 cm ⁇ 3 ) 106 b is formed in the channel layer 106.
  • a region 106a of the channel layer 106 where N ions are not implanted becomes a low concentration impurity region.
  • High-concentration impurity region 106b is formed so as to cover portion 103S located between source region 104 and JFET region 102j on the surface of body region 103. As shown in the figure, the high concentration impurity region 106b may cover a part from the source region 104 to a part of the JFET region 102j across the surface portion 103S of the body region 103. N ions may be implanted up to silicon carbide semiconductor layer 102 below channel layer 106.
  • the effective impurity concentration in the portion of the channel layer 106 located on the guard ring region can be kept low.
  • the low-concentration and high-concentration impurity regions 106a and 106b thus obtained are both n-type regions containing only the first conductivity type (n-type) impurities.
  • the effective impurity concentration (here, n-type impurity concentration) contained in the high-concentration impurity region 106b is more doped in this step than the effective impurity concentration (here, n-type impurity concentration) of the low-concentration impurity region 106a. It gets higher by just that much.
  • the maximum value of the impurity concentration (here, n-type impurity concentration) of the low concentration impurity region 106a is 1 ⁇ 10 15 cm ⁇ 3 . It is smaller than the maximum value (2 ⁇ 10 17 cm ⁇ 3 ) of the impurity concentration of the high concentration impurity region 106 b and the maximum value (5 ⁇ 10 19 cm ⁇ 3 ) of the impurity concentration of the source region 104.
  • the gate insulating film 107 is formed on the channel layer 106 by thermally oxidizing the surface portion of the channel layer 106.
  • the gate insulating film 107 having a thickness of, for example, 70 nm is formed, the surface portion of the channel layer 106 is consumed by about 30 nm due to thermal oxidation, so the thickness of the channel layer 106 is about 30 nm.
  • Gate electrode 108 has an opening on at least part of body contact region 105 and at least part of source region 104. Further, the surface of the body region 103 is arranged so as to cover a portion 103S located between the source region 104 and the JFET region 102j.
  • an interlayer insulating film (for example, SiO 2 film) 111 is deposited on the entire surface of the substrate 101.
  • the thickness of the interlayer insulating film 111 is, for example, about 1 ⁇ m.
  • the interlayer insulating film 111, the gate insulating film 107, and the channel layer 106 are patterned using a resist (not shown), and the body contact region 105 and the source region 104 are formed.
  • a contact hole (contact hole for forming a source contact) 111c that exposes a part is formed.
  • the contact hole 111 c is preferably located in the opening of the gate electrode 108 when viewed from the normal direction of the surface of the substrate 101. As a result, the side wall of the opening of the gate electrode 108 is covered with the interlayer insulating film 111, so that the source wiring formed later and the gate electrode 108 can be prevented from being electrically connected.
  • a Ni (nickel) film 109 ' is deposited on the interlayer insulating film 111 and in the contact hole 111c. Thereby, the Ni film 109 ′ is brought into contact with the source region 104 and the body contact region 105 in the contact hole 111 c.
  • the source electrode 109 containing Ni silicide is formed by performing an alloying reaction between Ni and SiC in the contact hole 111c. Alloying can be performed by high-temperature treatment at about 950 ° C., for example.
  • the Ni film 109 'on the interlayer insulating film 111 that is, the portion of the Ni film 109 that has not reacted with SiC
  • the source electrode 109 obtained by alloying with SiC remains without being removed.
  • Ni is deposited on the back surface of the substrate 101 and an alloying reaction between SiC and Ni in the substrate 101 is performed to form the drain electrode 110 electrically connected to the substrate 101.
  • a source wiring 112 is formed in the contact hole 111c and on the interlayer insulating film 111 using, for example, Al.
  • the source wiring 112 is in contact with the source electrode 109 in the contact hole 111c.
  • SiN is deposited on the source wiring 112 and patterned to form a passivation film (thickness: about 1 ⁇ m, for example) on the periphery of the semiconductor device.
  • the back electrode 113 is formed on the drain electrode 110.
  • Ti thinness: for example, 0.3 ⁇ m
  • Ni thinness: for example, 1.0 ⁇ m
  • Ag thinness: for example, 1.0 ⁇ m
  • a protective film such as polyimide may be formed on the passivation film as necessary. In this way, the SiC-MISFET of this embodiment is obtained.
  • the surface portion of the channel layer 106 is thermally oxidized as the gate insulating film 107 to form a thermal oxide film made of SiO 2.
  • the gate insulating film 107 is formed into a thermal oxide film. It is not limited.
  • an insulating film such as an oxynitride film, a nitride film, or an oxide film formed by a CVD (Chemical Vapor Deposition) method may be used.
  • the impurity regions 106a and 106b in the present embodiment do not substantially contain the second conductivity type impurity, but may contain the second conductivity type impurity in addition to the first conductivity type impurity.
  • the impurity concentration of the second conductivity type is set to be lower than the impurity concentration of the first conductivity type.
  • the impurity concentration of the second conductivity type is set to be lower than the impurity concentration of the first conductivity type in the thickness direction.
  • the “effective impurity concentration” of each of the impurity regions 106 a and 106 b is changed from the concentration of the first conductivity type impurity to the concentration of the second conductivity type impurity.
  • the value obtained by subtracting Even in this case, the concentration of each impurity may be set such that the effective impurity concentration of the low concentration impurity region 106a is lower than the effective impurity concentration of the high concentration impurity region 106b.
  • the electric field E (formula (2)) applied to the low-concentration impurity region 106 can be suppressed, and the dielectric breakdown of the gate insulating film 107 can be more reliably suppressed.
  • the concentration of the second conductivity type impurity in the low concentration impurity region 106a is substantially equal to the concentration of the second conductivity type impurity in the high concentration impurity region 106b, and the concentration of the first conductivity type impurity in the low concentration impurity region 106a is high. If the concentration is lower than the concentration of the first conductivity type impurity in the impurity region 106b, the above effect can be obtained.
  • the effective impurity concentration (the value obtained by subtracting the p-type impurity concentration from the n-type impurity concentration) in the high-concentration impurity region 106b is, for example, about 2 ⁇ 10 17 cm ⁇ 3 .
  • the effective impurity concentration of the low-concentration impurity region 106a is, for example, about 1 ⁇ 10 15 cm ⁇ 3 .
  • the thickness of these regions 106a and 106b is, for example, about 70 nm.
  • the maximum profile in the thickness direction of the total concentration of the first conductivity type impurity concentration and the second conductivity type impurity concentration (hereinafter referred to as “total impurity concentration”).
  • the value (peak value) is preferably lower than the maximum value of the profile of the total impurity concentration in the thickness direction of the high concentration impurity region 106b.
  • the total impurity concentration of the low-concentration impurity region 106a is equal to or lower than the total impurity concentration of the high-concentration impurity region 106b, the low impurity region 106a does not cause a portion having further poor crystallinity. A decrease in the quality of the film 107 can be suppressed. Further, if the total impurity concentration of the high-concentration impurity region 106b is, for example, less than or equal to the total impurity concentration of the source region 104, a deterioration in channel characteristics due to deterioration of crystallinity can be suppressed.
  • the semiconductor device of this embodiment is a SiC-MISFET, but is different from the above-described embodiment in that it is designed so that a channel existing inside the MISFET functions as a free wheel diode.
  • a MISFET is referred to as “freewheeling diode fusion MISFET”.
  • a free-wheeling diode-fused MISFET is disclosed in, for example, International Publication No. 2010/125819 by the present applicant.
  • a SiC-MISFET when used as a switching element of a power converter that performs synchronous rectification type control, it is necessary to flow a “return current” when the SiC-MISFET is in an OFF state.
  • a channel inherent in the SiC-MISFET is used as a path for the return current. In such a channel diode, a current flows through the channel along the direction from the source to the drain.
  • the number of parts can be reduced as compared with the case where a freewheeling diode element is used separately from the SiC-MISFET, so that the manufacturing cost can be reduced. Also, loss can be reduced. Furthermore, the device can be reduced in size and weight.
  • the free-wheeling diode fusion MISFET can be obtained by optimizing the channel layer thickness, effective impurity concentration, body region impurity region, and the like in the SiC-MISFET.
  • the channel layer is made thinner and the effective impurity concentration of the channel layer (in this embodiment, the high-concentration impurity region in the channel layer) is higher than that of a normal MISFET.
  • the effective impurity concentration in the body region is increased.
  • Other configurations may be the same as those shown in FIG. A more specific configuration, operation, and merit of the freewheel diode fusion MISFET will be described later.
  • the reliability of the gate insulating film can be more effectively improved by reducing the concentration of the portion located on the JFET region of the channel layer as compared with other portions. .
  • FIG. 8A is a cross-sectional view schematically showing the configuration of the semiconductor device 300 of this embodiment.
  • FIG. 8B shows a circuit abbreviation of the semiconductor device 300 of this embodiment.
  • the diode symbol shown in FIG. 8B means a diode that allows current to flow through the channel region of the semiconductor device 300.
  • G represents a gate electrode
  • S represents a source electrode
  • D represents a drain electrode.
  • the potential of the drain electrode D based on the potential of the source electrode S is Vds
  • the potential of the gate electrode G based on the potential of the source electrode S is Vgs
  • the current flowing from the drain electrode D to the source electrode S Is defined as “forward direction”
  • the direction of current flowing from the source electrode S to the drain electrode D is defined as “reverse direction”.
  • the unit of potential and voltage is volt (V).
  • the semiconductor device 300 of this embodiment is a semiconductor device including a MISFET, and the channel region of the MISFET exhibits diode characteristics under a predetermined condition.
  • the configuration of the semiconductor device 300 in this embodiment is the same as the configuration of the semiconductor device 100 shown in FIG.
  • the thickness of the channel layer 106 and the effective impurity concentration of the high concentration impurity region 106b in the channel layer 106 are set so as to satisfy the relationship described later.
  • the same components as those in FIGS. 1A and 1B are denoted by the same reference numerals, and description thereof is omitted.
  • the threshold voltage of the MISFET of the semiconductor device 300 is Vth.
  • Vgs ⁇ Vth transistor operation ON mode
  • the MISFET conducts between the drain electrode 110 and the source electrode 109 via the channel layer 106 (in this embodiment, the drain electrode 110 is turned on from the source electrode 109).
  • Vgs ⁇ Vth the transistor is turned off.
  • this MISFET is a diode that allows current to flow from the source electrode 109 to the drain electrode 110 via the channel layer 106 when Vds ⁇ 0 V, even when 0 V ⁇ Vgs ⁇ Vth (transistor operation OFF mode). Function.
  • the direction from the drain electrode 110 to the source electrode 109 is defined as “forward direction”
  • the direction from the source electrode 109 to the drain electrode 110 is defined as “reverse direction”. Is the “reverse direction”.
  • This diode having the channel region of the MISFET as a current path has a characteristic that does not flow a current of 1 mA or more when Vds> Vf0 (Vf0 is a negative value) and flows a current of 1 mA or more when Vds ⁇ Vf0. is doing.
  • the current flowing through this diode is almost zero (less than 1 mA) when Vds> Vf0 (Vf0 is a negative value), but gradually decreases Vds from zero (increases the absolute value of Vds).
  • Vf0 corresponds to the “rising voltage” in the current-voltage characteristics of the diode.
  • the “rising voltage” in the current-voltage characteristic of the diode flows to the MISFET when the MISFET is on (Vgs is sufficiently larger than Vth and Vds is 1 V so that the rated current flows).
  • the definition is divided into a semiconductor element having a current of 1 A or more (a semiconductor element having a large current capacity) and a semiconductor element having a current smaller than 1A (a semiconductor element having a small current capacity).
  • the diode current rises when a voltage that is forward to the diode is applied to the diode and the absolute value of the current flowing through the diode is 1 mA or more.
  • a voltage (Vf0) applied to the diode when the absolute value of the current flowing through the diode is 1 mA is defined as a “rising voltage”.
  • the current flowing through the diode is 1 / 1,000 of the current flowing through the MISFET when the MISFET is on and Vds is 1V.
  • the voltage (Vf0) applied to the diode when the value is reached is defined as the “rising voltage”.
  • a predetermined potential is applied to the gate electrode 108 of the semiconductor device 300 by a potential setting unit including a controller and a DC power supply.
  • a potential setting unit including a controller and a DC power supply.
  • the step of conducting between the drain electrode 110 and the source electrode 109 via the channel layer 106 is performed by raising Vgs to Vth or more.
  • the MISFET functions as a “diode” that allows current to flow from the source electrode 109 to the drain electrode 110 through the channel layer 106 in the reverse direction. Step is performed.
  • the absolute value of Vf0 (the threshold voltage of the diode) is set to be smaller than 2.7 volts for the reason described later.
  • the diode current 303 when the semiconductor device 300 functions as a diode flows from the source electrode 109 to the drain electrode 110 through the channel region 301 formed in the channel layer 106.
  • the “channel region” 301 is formed in a portion of the high concentration impurity region 106 b of the channel layer 106 that is in contact with the upper surface of the body region 103.
  • the path of the diode current 303 is completely different from the path of the current 305 that flows through the parasitic body diode (the pn junction between the body region 103 and the drift region 102d).
  • the diode current 303 is caused to flow through the channel region 301 instead of the body diode that is a pn junction, so that the threshold voltage of the diode can be made lower than the threshold voltage of the body diode. Loss can be reduced.
  • the threshold voltage of the pn junction diode depends on the band gap size of the semiconductor material.
  • the threshold voltage of the body diode is particularly high, and the reduction of the threshold voltage in this embodiment is more effective.
  • the diode current 303 is allowed to flow through the channel layer 106, so that it is possible to avoid the problem of increased crystal defects due to the forward current flowing through the pn junction of the silicon carbide semiconductor.
  • the operation of the diode that allows current to flow through the channel layer 106 is not a bipolar operation using holes and electrons via the pn junction, but a unipolar operation, so that the reverse recovery current is reduced. For this reason, it becomes possible to reduce reverse recovery current loss, reduce switching loss, and increase the switching speed.
  • the switching frequency can be increased.
  • the capacitance value of the capacitor which is a passive component, and the inductance value of the reactor can be small, it is possible to reduce the size and cost of the capacitor and the reactor.
  • the number of parts can be reduced, the parasitic inductance, parasitic reactance, and parasitic resistance of the circuit can be reduced. As a result, loss can be reduced and noise can be reduced.
  • the reactor can be downsized and the cost can be reduced.
  • the semiconductor device 300 according to the present embodiment when used, for example, in the power conversion circuit, it is not necessary to connect a free wheel diode element in parallel with the MISFET. For this reason, it becomes possible to reduce the number of parts, and the circuit cost can be greatly reduced.
  • FIG. 9A is a structural model for calculating the conduction band energy distribution.
  • the BB ′ line in FIG. 9A is plotted along the horizontal axis [ ⁇ m in FIGS. 9B and 9C. ].
  • FIGS. 9B and 9C show the conduction band energy distribution in the channel lateral direction in the forward and reverse directions, respectively.
  • shaft of FIG.9 (b) and (c) represents the conduction band energy [eV].
  • the forward direction that is, the case where the voltage applied between the drain and the source (Vds)> 0V will be described.
  • the conduction band energy of the channel layer 106 located on the body region 103 that is, the conduction band energy of the location serving as the channel region 301 is the source. Since it is higher than the conduction band energy on the region 104 and on the JFET (drain region) 102j side, carriers do not flow.
  • the reverse current starts to flow in the channel region 301 of the channel layer 106 before flowing through the body diode. Since it flows through the channel layer 106, it is a unipolar operation like the forward current of the MISFET. Therefore, no reverse recovery current occurs, and therefore no recovery loss occurs. Moreover, the threshold voltage of a diode lower than the threshold voltage of a high diode resulting from the diffusion potential of the pn junction of SiC, which is a wide band gap semiconductor, can be provided.
  • the conduction band energy of the channel region 301 is reduced by the application of the gate voltage in the forward direction, and a current flows.
  • the conduction band energy on the drain side rises, so that the energy barrier existing between the channel and the drain is lowered, and current flows.
  • FIG. 10 is a graph showing the IV characteristics of the MISFET.
  • the horizontal axis of the graph of FIG. 10 is Vds, and the vertical axis is the value of current flowing in the “forward direction” from the drain electrode to the source electrode. When a current flows in the “reverse direction” from the source electrode to the drain electrode, the current has a negative value.
  • the reverse current threshold voltage (absolute value of Vf0) is smaller than the pn diffusion potential of 2.7 V (near 1 V). Therefore, since the reverse current threshold voltage (absolute value of Vf0) is lower than the threshold voltage of the body diode, the diode current can flow through the channel region of the MISFET instead of the body diode which is a pn junction. As a result, conduction loss can be reduced. Since the threshold voltage of the pn junction diode depends on the band gap size of the semiconductor material, the threshold voltage of the body diode is particularly high in a wide band gap semiconductor such as a silicon carbide semiconductor. It is effective.
  • FIG. 11 shows the IV characteristics of a MOSFET made of Si for comparison.
  • the absolute value of the reverse current threshold value Vf0 is 0.6V.
  • the reverse current at this time flows through the body diode, and the threshold voltage of the reverse current is the threshold voltage of the pn junction of the body diode.
  • Si-MISFET since Si has a lower breakdown electric field than SiC, Si-MISFET has higher conduction loss than SiC-MISFET having the same breakdown voltage. Further, since Si has a low band gap of 1.1 eV, the leakage current of the pn junction increases at about 150 ° C. Therefore, the operating temperature is limited when Si-MISFET is used.
  • FIG. 12 shows a correlation diagram between the forward current threshold voltage Vth and the reverse current threshold voltage Vf0.
  • FIG. 12A is a correlation diagram based on the actual measurement data of the prototype.
  • FIG. 12B is a correlation diagram based on simulation results for a structure in which parameters such as channel layer thickness and effective impurity concentration are changed.
  • decreases as Vth decreases. This tendency is the same also about FIG.12 (b).
  • is desirably small, but the threshold voltage Vth of the forward current is preferably 2 V or more. The reason is as follows.
  • a semiconductor device (MISFET) generally used in a power circuit is normally off (Vth> 0 V). This is because it is safe because the drain current can be cut off even if the gate control circuit fails for some reason and the gate voltage becomes 0V. Further, the threshold voltage of the MISFET decreases as the temperature rises. In the case of a SiC-MISFET, there are cases where the temperature rises by 100 ° C. and decreases by about 1V. Here, if the noise margin is 1 V so that the gate is not turned on by noise, it is preferable to set Vth at room temperature to 2 V (1 V + 1 V) or more.
  • the threshold voltage Vth of the forward current is somewhat high, and that the absolute value (
  • the inventor of the present application diligently studied whether or not such conflicting requirements could be satisfied.
  • ) of the rising voltage Vf0 of the reverse current can be adjusted by the impurity concentration and thickness of the channel layer.
  • the MISFET in the semiconductor device of the present invention includes a channel layer. Therefore, in addition to the impurity concentration and thickness of the channel layer, By appropriately selecting the impurity concentration and the thickness of the gate insulating film, the absolute value (
  • the impurity concentration range of the channel layer described below is a range obtained by using a MISFET model in which the channel layer 106 is not provided with a low concentration impurity region. This range corresponds to the impurity concentration range of the first conductivity type when the high-concentration impurity region 106b of the channel layer 106 in this embodiment does not substantially contain the second conductivity type impurity.
  • 106 includes both the first and second conductivity type impurities, it corresponds to the range of the effective impurity concentration.
  • FIG. 13 is a diagram showing the correlation between the threshold voltage Vth of the forward current and the absolute value (
  • the horizontal axis represents the forward current threshold voltage Vth
  • the vertical axis represents the absolute value (
  • the concentration of the p-type body region (well region) is 1 ⁇ 10 19 cm ⁇ 3 and the thickness of the gate insulating film is fixed at 70 nm.
  • the range of other parameters is as follows. -Channel layer (channel epi layer) thickness: 20-70 nm Channel layer (channel epi layer) concentration: 1 ⁇ 10 17 to 4 ⁇ 10 18 cm ⁇ 3
  • FIG. 13 shows that, for example, by reducing the thickness of the channel layer and increasing the impurity concentration of the channel layer, it is possible to increase Vth while keeping
  • the thickness of the channel layer corresponding to the correlation line passing through the intersection of Vth 5V and
  • the concentration at two points where data exists that is, the intermediate between 7 ⁇ 10 17 cm ⁇ 3 and 1 ⁇ 10 18 cm ⁇ 3 , may be set to about 8.5 ⁇ 10 17 cm ⁇ 3 .
  • the absolute value of the rising voltage of the diode through the channel is smaller than the absolute value of the rising voltage of the body diode by adjusting the thickness of the channel layer and the impurity concentration.
  • (i) to (v) are straight lines indicating boundary regions. These straight lines are expressed as follows.
  • ⁇ 2.0V are that the thickness d (nm) of the channel layer 106 and the impurity concentration N (cm ⁇ 3 ) are a straight line (i) and a straight line (v). That is, it is in the sandwiched region, that is, b 2 ⁇ d ⁇ a 2 ⁇ N ⁇ b 0 ⁇ d ⁇ a 0 (see FIG. 14A).
  • ⁇ 1.3V is that the thickness d (nm) of the channel layer 106 and the impurity concentration N (cm ⁇ 3 ) are sandwiched between the straight line (i) and the straight line (iv).
  • ⁇ 1.0V is that the thickness d (nm) of the channel layer 106 and the impurity concentration N (cm ⁇ 3 ) are sandwiched between the straight line (i) and the straight line (iii).
  • b 1 ⁇ d ⁇ a 1 ⁇ N ⁇ b 0 ⁇ d ⁇ a 0 see FIG. 14C.
  • ⁇ 0.6V is that the thickness d (nm) of the channel layer 106 and the impurity concentration N (cm ⁇ 3 ) are sandwiched between the straight line (i) and the straight line (ii).
  • the thickness d and the impurity concentration N of the channel layer 106 in the region sandwiched between the straight line (i) and the straight line (ii) are selected.
  • the impurity concentration and film thickness of the channel layer 106 are set to 4 ⁇ 10 18 cm ⁇ 3 and 20 nm, respectively.
  • the concentration of the p body region 103 and the thickness of the gate insulating film 107 are selected so that a further desired Vth (here, 2 V or more and 8 V or less) is obtained.
  • the concentration of the p body region 103 and the thickness of the gate insulating film 107 may be appropriately selected in consideration of required device performance and restrictions on the manufacturing process.
  • the thickness d of the channel layer is preferably 5 nm or more. This is because if the thickness d of the channel layer is 5 nm or more, the channel layer is not partially lost even if the film formation or the processing process varies.
  • the thickness d of the channel layer is 10 nm or more.
  • the uniformity of the channel layer thickness is improved.
  • the thickness d of the channel layer is 20 nm or more.
  • the uniformity of the film thickness of the channel layer is further improved and the channel layer deposition stability is improved.
  • the thickness d of the channel layer is preferably 200 nm or less. This is because, when the thickness d of the channel layer is 200 nm or less, the etching does not take a long time in the step of etching the channel layer in order to form the source electrode.
  • the thickness d of the channel layer is 100 nm or less.
  • Vth an appropriate threshold voltage for use as a MISFET and a small rising voltage
  • Vf0 an appropriate threshold voltage
  • the thickness d of the channel layer is 75 nm or less.
  • Vth when used as a MISFET
  • the rising voltage of the channel diode at room temperature is preferably as small as possible.
  • the voltage directly applied to the pn junction of the silicon carbide semiconductor can be kept below the rising voltage (2.7 V) of the body diode, and the number of crystal defects increases due to the forward current flowing through the pn junction of the silicon carbide semiconductor.
  • is approximately 0.6 V, for example, if a potential of 0 V or less is applied to the source and ⁇ 0.6 V or less to the drain, it functions as a diode. In this case, current flows through the channel 303 through the channel region 301.
  • the voltage applied between the p body region 103 and the drift region 102d is a voltage obtained by subtracting I ⁇ (Rsub + Rd) from the source-drain voltage.
  • the voltage applied to the pn junction of the body diode.
  • Vpn
  • SiC is a wide-gap semiconductor, in order to prevent current from flowing through the body diode even in a high-temperature environment in which it can be used at an environmental temperature particularly in a high-temperature region (300 ° C. or higher) compared to Si,
  • at room temperature is preferably less than 1.0V, and more preferably less than 0.6V. If
  • FIG. 15 shows a power conversion circuit (in this case, an inverter circuit) 400 and a load 320 using the semiconductor device (freewheel diode-fused MISFET) 300 of the present embodiment.
  • an inverter circuit is shown as the power conversion circuit.
  • the semiconductor device 300 of the present embodiment it is not necessary to separately provide a freewheeling diode element, so that the inverter circuit 400 can be constructed with a total of six elements.
  • the number of parts is halved, so that the cost can be significantly reduced. Further, since the number of parts is reduced, the loss of each element (connection loss and the like) can be reduced, and as a result, the performance of the inverter circuit 400 can be improved. In addition, the inverter circuit 400 can be reduced in size and weight, or noise can be reduced.
  • parasitic C capacitance
  • parasitic L inductance
  • EMC Electromagnetic compatibility
  • the amount of heat generated in the inverter circuit 400 can be reduced.
  • a heat sink can be reduced in size or the countermeasure of a cooling means can be made easy.
  • the frequency can be increased. For example, if the frequency can be doubled, the volume of the conductor element (C) and inductor element (L) to be used can be halved. As a result, it is possible to reduce the size and weight of the element used and reduce the cost.
  • the semiconductor device 300 of this embodiment can be widely used for a power converter (for example, an inverter, a converter, a matrix converter).
  • the semiconductor device 300 can be used for other circuits (for example, digital circuits such as logic) as long as the semiconductor device 300 can be used.
  • Comparative Example 1 is a normal SiC-MISFET
  • Comparative Example 2 is a free-wheeling diode fusion MISFET.
  • FIG. 5A is a cross-sectional view showing the structure of the SiC-MISFET of Example 1 used in the simulation.
  • FIG. 5B is a top view of the channel layer 106.
  • a line extending from the gate electrode 108 to the JFET region 102j through the gate insulating film 107 and the low-concentration impurity region 106a along the normal direction of the substrate 101 is taken along line AA ′.
  • the depth along the line A-A ′ from the upper surface of the silicon carbide semiconductor layer 102 is ds.
  • the end of the high-concentration impurity region 106 b formed in the channel layer 106 is located closer to the JFET region than the end of the body region 103 when viewed from the normal direction of the substrate 101.
  • the length of the high concentration impurity region 106b protruding from the end portion 103E of the body region 103 toward the JFET region 102j, that is, the end portion 106bE of the high concentration impurity region 106 is A distance X between the end 103E of the body region 103 and a plane parallel to the substrate 101 is referred to as an “extrusion amount”.
  • the thickness of the channel layer 106 is 70 nm
  • the p-type impurity concentration in the body region 103 is 2 ⁇ 10 18 cm ⁇ 3
  • the n-type impurity concentration in the high-concentration impurity region 106 b in the channel layer 106 is 2 ⁇ . 10 17 cm ⁇ 3
  • the n-type impurity concentration of the low-concentration impurity region 106 a is 1 ⁇ 10 15 cm ⁇ 3
  • the protrusion amount X is 0.1 ⁇ m.
  • the impurity regions 106a and 106b are both n-type regions that do not substantially contain p-type impurities.
  • Comparative Example 1 the potential distribution and the electric field distribution were also obtained for a structure (see FIG. 16) in which the low concentration impurity region is not provided in the portion of the channel layer located on the JFET region.
  • the n-type impurity concentration of the portion located on the JEFT region of the channel layer was set to the same impurity concentration (2 ⁇ 10 17 cm ⁇ 3 ) as the other portions of the channel layer.
  • the other numerical values were the same as in Example 1.
  • the maximum value of the total impurity concentration (here, n-type impurity concentration) of the portion located on the JFET region in the channel layers of Example 1 and Comparative Example 1 is 1 ⁇ 10 15 cm ⁇ 3 , 2 ⁇ , respectively. 10 17 cm ⁇ 3 , both of which are lower than the impurity concentration of the source region (for example, 5 ⁇ 10 19 cm ⁇ 3 ). Further, the maximum value of the total impurity concentration of the portion (low concentration impurity region 106a) located on the JFET region in the channel layer of Example 1 is the maximum value (2 ⁇ 10 17 of the total impurity concentration of the high concentration impurity region 106b. lower than cm ⁇ 3 ).
  • the potential distribution and electric field distribution in the depth direction along the A-A ′ line shown in FIG. 5 were calculated using a semiconductor device simulator.
  • the gate-source voltage Vgs was set to 0 V
  • the drain-source voltage Vds was set to 600 V
  • a two-dimensional potential and electric field distribution were obtained.
  • Example 1 the voltage applied to the portion of the gate insulating film located on the JFET region was about 7.2 V, and the electric field was 1.0 MV / cm.
  • Comparative Example 1 In contrast, in Comparative Example 1, a voltage of about 10.2 V was applied to the portion of the gate insulating film located on the JFET region, and the electric field was about 1.5 MV / cm.
  • Example 1 it was found that the electric field applied to the gate insulating film can be suppressed and the reliability of the gate insulating film can be improved as compared with Comparative Example 1.
  • Example 2 and Comparative Example 2 (1) Potential and Electric Field Applied to Gate Insulating Film
  • the MISFETs of Example 2 and Comparative Example 2 are free-wheeling diode-fused MISFETs designed so that the channel existing inside the SiC-MISFET functions as a free-wheeling diode.
  • the impurity concentration of the body region 103 is 2 ⁇ 10 19 cm ⁇ 3
  • the thickness of the channel layer 106 is 30 nm
  • the n-type impurity concentration of the high-concentration impurity region 106 b in the channel layer 106 is. 2 ⁇ 10 18 cm ⁇ 3
  • the n-type impurity concentration of the low-concentration impurity region 106 a is 1 ⁇ 10 15 cm ⁇ 3
  • the protrusion amount X is 0.1 ⁇ m.
  • the impurity regions 106a and 106b are both n-type regions that do not substantially contain p-type impurities.
  • the n-type impurity concentration of the portion located on the JEFT region of the channel layer was set to the same n-type impurity concentration (2 ⁇ 10 18 cm ⁇ 3 ) as the other portions of the channel layer.
  • Other numerical values were the same as in Example 2.
  • the maximum value of the total impurity concentration of the portion located on the JFET region in the channel layers of Example 2 and Comparative Example 2 is 1 ⁇ 10 15 cm ⁇ 3 and 2 ⁇ 10 18 cm ⁇ 3 , respectively. In either case, the impurity concentration is less than or equal to the impurity concentration of the source region (for example, 7 ⁇ 10 19 cm ⁇ 3 ). Further, the maximum value of the total impurity concentration of the portion (low concentration impurity region 106a) located on the JFET region in the channel layer of Example 2 is the maximum value (2 ⁇ 10 18 ) of the total impurity concentration of the high concentration impurity region 106b. lower than cm ⁇ 3 ).
  • the potential distribution and electric field distribution in the depth direction along the line A-A ′ shown in FIG. 5 were calculated using a semiconductor device simulator. In the calculation, a two-dimensional potential and electric field distribution were obtained with a gate-source voltage of 0 V and a drain-source voltage of 600 V. The calculation results are shown in FIGS. 6 (a) and 6 (b).
  • Example 2 a voltage of about 21 V is applied to the portion of the gate insulating film located on the JFET region, and the electric field is about 3 MV / cm.
  • the voltage applied to the portion of the gate insulating film located on the JFET region is as small as about 8 V, and the electric field is also suppressed to 1.2 MV / cm. Therefore, it can be seen that providing the low concentration impurity region in the channel layer 106 can greatly improve the reliability of the gate insulating film.
  • Example 2 since the n-type impurity concentration of the portion (low-concentration impurity region) located on the JFET region in the channel layer is lower than that in Comparative Example 2, the increase in the electric field in the channel layer is reduced. You can see that
  • Comparative Example 2 the electric field applied to the gate insulating film is larger than that in Comparative Example 1 described above. From this, it can be confirmed that the reduction in the reliability of the gate insulating film becomes particularly obvious in the freewheeling diode-fused MISFET. Therefore, it can be seen that when this embodiment is applied to a freewheeling diode fusion MISFET, a more remarkable effect can be obtained.
  • FIG. 7A is a graph showing the result of calculating the electric field applied to the portion of the gate insulating film located on the JFET region by changing the protrusion amount X.
  • FIG. 7B is a graph showing the result of calculating the normalized on-resistance of the MISFET by changing the protrusion amount X.
  • the electric field applied to the gate insulating film can be suppressed as the protrusion amount X is smaller.
  • the high concentration impurity region 106b protrudes only slightly from the end of the body region 103 (for example, 0 ⁇ X ⁇ 0.2 ⁇ m) or does not protrude from the end of the body region 103 (X ⁇ 0)
  • the channel layer This is because the entire portion located on the JFET region in 106 becomes the low-concentration impurity region 106a, so that the electric field applied to the gate insulating film can be more reliably reduced.
  • the high-concentration impurity region 106b does not protrude from the end portion of the body region 103, and the end portion 106bE of the high-concentration impurity region 106b is located on the body region 103.
  • X ⁇ 0 it can be seen that the on-resistance of the MISFET is greatly increased.
  • X ⁇ 0 part of the low-concentration impurity region 106 a is disposed on the body region 103.
  • a part of the channel is formed in the low concentration impurity region 106a.
  • the channel resistance increases as compared with the case where the entire channel is formed in the high concentration impurity region 106b.
  • the high concentration impurity region 106b of the channel layer 106 is aligned with the end portion of the body region 103 or protrudes from the end portion of the body region 103 (0 ⁇ X).
  • the electric field applied to the gate insulating film can be reduced without increasing the on-resistance.
  • the protrusion amount X is larger than 0 (0 ⁇ X). As a result, the entire channel can be more reliably formed in the high concentration impurity region 106b.
  • the protrusion amount X is, for example, preferably 0.2 ⁇ m or less (X ⁇ 0.2 ⁇ m), more preferably 0.1 ⁇ m or less (X ⁇ 0.1 ⁇ m). Thereby, the electric field applied to the gate insulating film can be reduced more effectively.
  • the protrusion amount X of the high-concentration impurity region 106b is determined in consideration of dimensional deviation due to processing and positional accuracy of photolithography.
  • the low-concentration impurity region 106a is of the second conductivity type
  • a part of the low-concentration impurity region 106b is disposed on the body region 103 (X ⁇ 0)
  • a channel is formed in the low-concentration impurity region 106b.
  • the MISFET will not operate.
  • the semiconductor device according to the present invention since the low concentration impurity region 106a is of the first conductivity type, a part of the low concentration impurity region 106b is disposed on the body region 103 due to misalignment or the like. Even in such a case (X ⁇ 0), the MISFET can be reliably operated.
  • a semiconductor device in which the reliability of the gate insulating film is improved can be provided.
  • the present invention can be applied to a semiconductor device formed using a SiC semiconductor.
  • a semiconductor device formed using a SiC semiconductor For example, it can be suitably used for an element such as MISFET or IGBT, a circuit including such an element, and a power conversion device.
  • MISFET magnetic field-effect transistor
  • IGBT indium gallium-oxide-semiconductor
  • a freewheeling diode-fused MISFET that can operate as a freewheeling diode in the off state of the MISFET, a more remarkable effect is obtained.

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Abstract

　半導体装置の各ユニットセルは、半導体基板１０１の主面上に配置された炭化珪素半導体層１０２と、炭化珪素半導体層内に配置された第２導電型のボディ領域１０３と、ボディ領域の内部に位置する第１導電型領域１０４と、炭化珪素半導体層上に、ボディ領域に接して配置された、炭化珪素半導体から構成される第１導電型のチャネル層１０６とを備え、炭化珪素半導体層において、隣接する２つのユニットセルのボディ領域の間に位置する領域はＪＦＥＴ領域１０２ｊを構成し、チャネル層のうちボディ領域とゲート電極との間に位置する部分には第１導電型の高濃度不純物領域１０６ｂが配置され、チャネル層のうちＪＦＥＴ領域上に位置する部分には第１導電型の低濃度不純物領域１０６ａが配置されることで、閾値電圧などの特性を確保しつつ、ＪＦＥＴ領域近傍にかかる電界強度を抑えて、デバイスの信頼性を向上させる。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されている。従来は、シリコン（Ｓｉ）半導体を用いたＳｉパワーデバイスが主流であったが、ＳｉパワーデバイスにはＳｉ半導体の物性に起因する使用限界があり、近年では、Ｓｉ半導体に比べてバンドギャップの大きな（ワイドバンドギャップ）半導体材料である炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。
　ＳｉＣ半導体はＳｉ半導体よりも高い絶縁耐圧性を有しているため、ＳｉＣ半導体を用いた縦型のパワーＭＩＳＦＥＴ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）では、ドリフト領域を薄くでき、かつ、ドリフト領域における不純物密度を高めることもできるので、ドリフト抵抗を大幅に低減することが可能になる。また、ＳｉＣ半導体は熱伝導特性および高温耐性に優れているため、ＳｉＣを用いたパワーＭＩＳＦＥＴ（以下、「ＳｉＣ－ＭＩＳＦＥＴ」と略す。）の電流容量を容易に向上できる。
　図１６は、ＳｉＣ－ＭＩＳＦＥＴの一般的な構造を説明するための模式的な断面図である。このような構造は、例えば特許文献１に、従来技術の一例として開示されている。
　ＳｉＣ－ＭＩＳＦＥＴは、典型的には複数のユニットセルを備えている。図１６は、ＳｉＣ－ＭＩＳＦＥＴにおける１個のユニットセル１０００を示している。
　縦型ＭＩＳＦＥＴのユニットセル１０００は、低抵抗のｎ型ＳｉＣ基板１０１の主面上に配置された炭化珪素半導体層１０２と、炭化珪素半導体層１０２の上に配置されたチャネル層９０６と、チャネル層９０６の上方にゲート絶縁膜１０７を介して設けられたゲート電極１０８と、炭化珪素半導体層１０２の表面に接するソース電極１０９と、ＳｉＣ基板１０１の裏面上に設けられたドレイン電極１１０とを備えている。
　炭化珪素半導体層１０２は、ＳｉＣ基板１０１の導電型と異なる導電型（ここではｐ型）を有するボディ領域１０３と、炭化珪素半導体層１０２のうちボディ領域１０３が配置されていない部分に位置するドリフト領域１０２ｄとを有している。ドリフト領域１０２ｄは、例えば、ＳｉＣ基板１０１よりも低濃度でｎ型不純物を含むｎ-型の炭化珪素半導体層である。ボディ領域１０３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０４、および、ボディ領域１０３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１０５が配置されている。
　ソース領域１０４とドリフト領域１０２ｄとは、チャネル層９０６を介して接続されている。チャネル層９０６は、例えば、エピタキシャル成長によって炭化珪素半導体層１０２の上に形成された４Ｈ－ＳｉＣ層である。また、コンタクト領域１０５およびソース領域１０４は、それぞれ、ソース電極１０９とオーミック接触を形成している。従って、ボディ領域１０３は、コンタクト領域１０５を介してソース電極１０９と電気的に接続される。
　ゲート電極１０８は、層間絶縁膜１１１によって覆われている。層間絶縁膜１１１には開口部１１３が形成されており、各ユニットセルにおけるソース電極１０９は、この開口部１１３を介して、上部配線電極（例えばＡｌ電極）１１２に並列に接続されている。
　ドリフト領域１０２ｄのうち隣接する２つのボディ領域１０３に挟まれた領域１０２ｊはＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　ＦＩｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域として機能する。
　このＭＩＳＦＥＴでは、ゲート電極１０８に印加する電圧により、ゲート電極１０８の下にあるチャネル層９０６に電流を流すことができる。そのため、ドレイン電極１１０からの電流（ドレイン電流）は、ＳｉＣ基板１０１、ＪＦＥＴ領域１０２ｊ、チャネル層９０６およびソース領域１０４を介してソース電極１０９へ流れる（オン状態）。
　従来のＳｉＣパワーＭＩＳＦＥＴでは、ドリフト抵抗を大幅に低減できる反面、チャネル抵抗が大きくなってしまい、結果的に、オン抵抗を十分に低減できないという問題がある。
　これに対し、特許文献２は、蓄積チャネル層のキャリア移動度を向上させることによって、オン抵抗を低減する方法を開示している。この方法では、まず、ｐ型のボディ領域の表層部に存在するｐ型不純物を、ボディ領域上に設けた酸化シリコン膜に外部拡散させた後、酸化シリコン膜を除去する。次いで、ｎ型の不純物イオンをボディ領域に注入することによって、ボディ領域の表層部にｎ型の蓄積チャネル層を形成する（特許文献２の図２および図３）。これにより、蓄積チャネル層のうちチャネルが形成される領域のｐ型不純物の濃度を低減できるので、キャリア移動度が高くなる。従って、チャネル抵抗を低減でき、オン抵抗の増加を抑制できる。
国際公開第２００７／１３５９４０号 特開平１１－２６１０６１号公報
　本発明者が検討したところ、特に特許文献２に開示されたＳｉＣ－ＭＯＳＦＥＴでは、ＪＦＥＴ領域の近傍で電界が大きくなり、デバイスの信頼性が十分に確保できない場合があることを見出した。
　特許文献２に開示された方法では、炭化珪素半導体層表面にイオン注入により、ｎ型の蓄積チャネル層を形成する。このため、蓄積チャネル層に注入するｎ型不純物の濃度は、ボディ領域表面近傍のｐ型不純物濃度より高くなるように設定する必要がある。この方法では、蓄積チャネル層全体に同じ濃度のｎ型不純物がイオン注入される。従って、ボディ領域上では注入されたｎ型不純物はｐ型不純物と打ち消しあう結果、蓄積チャネル層のうちＪＦＥＴ領域上に位置する部分は、チャネルが形成される部分よりも濃度の高いｎ型領域となる。このように、蓄積チャネル層のうちＪＦＥＴ領域上に位置する部分の不純物濃度が高くなると、ゲート絶縁膜にかかる電界が増大する。ゲート絶縁膜にかかる電界が大きくなる理由については、後で詳しく説明する。
　また、図１６に示す従来のＳｉＣ－ＭＩＳＦＥＴでは、チャネル層の不純物濃度は、ＭＩＳＦＥＴの特性（閾値電圧）に応じて適宜設定される。チャネル層の不純物濃度は、半導体基板に平行な面内において略均一である。このような構成であっても、チャネル層の不純物濃度によっては、ＪＦＥＴ領域上において、ゲート絶縁膜にかかる電界が大きくなる可能性がある。
　本発明は、上記事情に鑑みてなされたものであり、その主な目的は、ＳｉＣを用いた半導体装置において、接合型電界効果トランジスタ領域近傍にかかる電界強度を抑えて、デバイスの信頼性を向上させることにある。
　本発明の半導体装置は、複数のユニットセルを含む半導体装置であって、各ユニットセルは、半導体基板と、前記半導体基板の主面上に配置された炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型のボディ領域と、前記炭化珪素半導体層のうち前記ボディ領域が配置されていない領域に位置する第１導電型のドリフト領域と、前記ボディ領域の内部に位置する第１導電型領域と、前記炭化珪素半導体層上に、前記ボディ領域に接して配置された、炭化珪素半導体から構成される第１導電型のチャネル層と、前記第１導電型領域に接して配置された第１オーミック電極と、前記チャネル層上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記半導体基板の裏面に配置された第２オーミック電極とを備え、前記炭化珪素半導体層において、前記各ユニットセルのボディ領域と、前記各ユニットセルに隣接するユニットセルのボディ領域との間に位置する領域は接合型電界効果トランジスタ領域を構成し、前記チャネル層のうち前記ボディ領域と前記ゲート電極との間に位置する部分には、第１導電型の高濃度不純物領域が配置され、前記チャネル層のうち前記接合型電界効果トランジスタ領域上に位置する部分には第１導電型の低濃度不純物領域が配置されており、前記低濃度不純物領域および高濃度不純物領域は、第２導電型の不純物を含まないか、あるいは、その不純物領域における第１導電型の不純物濃度よりも低い濃度で第２導電型の不純物を含み、前記低濃度不純物領域における第１導電型不純物の濃度と第２導電型不純物の濃度との差の絶対値である実効不純物濃度は、前記高濃度不純物領域における実効不純物濃度よりも低い。
　本発明の半導体装置の製造方法は、（ａ）第１導電型の炭化珪素半導体層を表面に有する半導体基板を用意する工程と、（ｂ）前記炭化珪素半導体層内の所定の領域に、複数の第２導電型のボディ領域を互いに間隔をあけて形成する工程であって、前記炭化珪素半導体層において、前記複数のボディ領域のうち隣接する２つのボディ領域の間に位置する領域は接合型電界効果トランジスタ領域となる工程と、（ｃ）各ボディ領域の内部に第１導電型領域を形成する工程と、（ｄ）前記炭化珪素半導体層上に、第１導電型のチャネル層を形成する工程と、（ｅ）前記チャネル層のうち前記ボディ領域上に位置する部分に、第１導電型の高濃度不純物領域が形成され、前記チャネル層のうち前記接合型電界効果トランジスタ領域上に位置する部分に、第１導電型不純物の濃度と第２導電型不純物の濃度との差の絶対値である実効不純物濃度が、前記高濃度不純物領域よりも低い第１導電型の低濃度不純物領域が形成されるように、前記チャネル層の一部に不純物イオンを注入する工程とを包含する。
　本発明によれば、ＳｉＣを用いた半導体装置において、閾値電圧などの特性を確保しつつ、ＪＦＥＴ領域近傍にかかる電界の増大を抑制できる。従って、半導体装置の信頼性を高めることができる。
本発明による第１の実施形態の半導体装置の模式的な断面図である。 本発明による第１の実施形態の半導体装置の模式的な平面図である。 本発明の第１の実施形態の他の半導体装置を例示する平面図である。 本発明の第１の実施形態のさらに他の半導体装置を例示する平面図である。 （ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態の半導体装置における終端構造を示す断面図および平面図である。 （ａ）～（ｈ）は、それぞれ、本発明による第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）～（ｆ）は、それぞれ、本発明による第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。 （ａ）および（ｂ）は、それぞれ、シミュレーションで用いた実施例１のＳｉＣ－ＭＩＳＦＥＴの構造を示す断面図および平面図である。 （ａ）および（ｂ）は、それぞれ、実施例２および比較例２のＳｉＣ－ＭＩＳＦＥＴにおける深さ方向の電位分布および深さ方向の電界分布の計算結果を示すグラフである。 （ａ）は、高濃度不純物領域の突き出し量Ｘを変化させた場合のゲート絶縁膜にかかる電界を計算した結果を示すグラフである。（ｂ）は、突き出し量Ｘを変化させた場合のＭＩＳＦＥＴの規格化オン抵抗を計算した結果を示すグラフである。 （ａ）は、本発明の第２の実施形態の半導体装置（ＭＩＳＦＥＴ）３００の構成を模式的に示す断面図、（ｂ）は半導体装置３００の回路略号である。 （ａ）は、チャネル領域とゲート絶縁膜との界面におけるポテンシャル分布を説明するための断面図、（ｂ）および（ｃ）は、それぞれ、順方向および逆方向の場合におけるチャネル横方向のポテンシャル分布を示すグラフである。 半導体装置３００のＩ－Ｖ特性を示すグラフである。 ＳｉからなるＭＩＳＦＥＴ（比較例）のＩ－Ｖ特性を示すグラフである。 （ａ）および（ｂ）は、それぞれ、順方向のＶｔｈと逆方向のＶｆ０との相関図である。 チャネル層の厚さや不純物濃度を変化させた場合の順方向のＶｔｈと逆方向のＶｆ０との相関図である。 チャネル層の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフである。 チャネル層の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフである。 チャネル層の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフである。 チャネル層の厚さや不純物濃度を変化させた場合において、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲になる領域を示すグラフである。 本発明の実施形態に係る半導体装置３００を用いた電力変換回路の構成を示す回路図である。 従来のＳｉＣ－ＭＩＳＦＥＴを説明するための断面図である。
（第１の実施形態）
　以下、図面を参照しながら、本発明による第１の実施形態の半導体装置を説明する。本実施形態の半導体装置は、複数のユニットセルから構成されたＳｉＣ－ＭＩＳＦＥＴである。
　図１Ａおよび図１Ｂは、それぞれ、本実施形態のＳｉＣ－ＭＩＳＦＥＴの模式的な断面図および平面図である。簡単のため、図１Ａおよび図１Ｂには、ＳｉＣ－ＭＩＳＦＥＴにおける複数のユニットセルのうち隣接して配置された２つのユニットセルを示す。
　各ユニットセル１００は、第１導電型の炭化珪素半導体基板１０１と、基板１０１の主面上に配置された炭化珪素半導体層１０２とを含んでいる。本実施形態の炭化珪素半導体基板１０１は、ｎ+基板（ｎ+ＳｉＣ基板）である。炭化珪素半導体層１０２には、第２導電型のボディ領域（ウェル領域）１０３が配置されている。炭化珪素半導体層１０２のうちボディ領域が配置されていない領域は、第１導電型のドリフト領域１０２ｄである。ドリフト領域１０２ｄの表面部のうち、隣接する２つのボディ領域１０３に挟まれた領域１０２ｊは、ＪＦＥＴ領域として機能する。
　本実施形態では、ドリフト領域１０２ｄはｎ-型であり、ボディ領域１０３はｐ型である。ドリフト領域１０２ｄの不純物濃度は例えば１．２５×１０16ｃｍ-3、厚さは例えば１０μｍ程度である。ドリフト領域１０２ｄの不純物濃度および厚さは、半導体装置に求められる耐圧によって適宜変更される。ボディ領域１０３の不純物濃度は例えば２×１０18ｃｍ-3、厚さは例えば１μｍ程度である。
　本実施形態では、第１導電型がｎ型、第２導電型がｐ型であるが、ｎ型とｐ型は相互に入れ替わっても良い。なお、「ｎ+」又は「ｎ-」の符号における上付き文字の「＋」又は「－」の表記は、ドーパントの相対的な濃度を表している。「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味している。
　ボディ領域１０３内には、第１導電型領域（ここではｎ+型のソース領域）１０４が配置されている。ボディ領域１０３には、また、第２導電型（ここではｐ+型）のボディコンタクト領域１０５が配置されている。ボディコンタクト領域１０５は、ボディ領域１０３とソース電極１０４との間のコンタクト抵抗を低減するために形成される。なお、ボディコンタクト領域１０５が形成されていなくてもよい。その場合には、ボディ領域１０３の一部がソース電極１０４と直接接するように構成される。
　ソース領域１０４上には、第１オーミック電極（ソース電極）１０９が設けられている。ソース電極１０９は、ｎ+型のソース領域１０４及びｐ+型のボディコンタクト領域１０５の両方と電気的に接触している。なお、図示する例では、ソース電極１０９はチャネル層１０６と接しているが、チャネル層１０６と接していなくてもよい。
　ソース領域１０４の不純物濃度は例えば５×１０19ｃｍ-3、厚さは例えば０．３μｍ程度である。また、ボディコンタクト領域１０５の不純物濃度は例えば２×１０20ｃｍ-3、厚さは例えば０．３μｍ程度である。
　炭化珪素半導体層１０２上には、炭化珪素半導体により主に構成されるチャネル層１０６が、ボディ領域１０３に接して形成されている。チャネル層１０６は、ソース領域１０４とＪＦＥＴ領域１０２ｊとを繋ぐように形成される。
　炭化珪素半導体層１０２の上にはゲート絶縁膜１０７が配置されている。ゲート絶縁膜１０７の厚さは、ゲート電極１０８に印加する電圧によって適宜選択される。ここでは例えば７０ｎｍ程度である。ゲート絶縁膜１０７の上にはゲート電極１０８が設けられている。ゲート電極１０８は、少なくともボディ領域１０３の表面のうちＪＦＥＴ領域１０２ｊおよびソース領域１０４の間に位置する部分を覆うように配置されている。
　ゲート電極１０８の上には層間絶縁膜１１１が配置されている。層間絶縁膜１１１上には、上部配線（ここではソース配線）１１２が設けられている。ソース配線１１２は、層間絶縁膜１１１の開口部１１１ｃにより、ソース電極１０９と接している。
　一方、基板１０１の裏面には、第２オーミック電極（ドレイン電極）１１０が配置されている。ドレイン電極１１０の表面上には、裏面電極１１３が設けられている。
　本実施形態におけるチャネル層１０６は、炭化珪素半導体層１０２上に、エピタキシャル成長によって形成されている。チャネル層１０６のうちボディ領域１０３とゲート電極１０８の間に位置し、ボディ領域１０３と接する部分はチャネル領域として機能する。
　チャネル層１０６のうちボディ領域１０３とゲート電極１０８との間に位置する部分には、第１導電型の不純物領域１０６ｂが形成されている。また、チャネル層１０６のうちＪＦＥＴ領域１０２ｊ上に位置する部分には、不純物領域１０６ｂよりも低い濃度で第１導電型の不純物を含む第１導電型の不純物領域１０６ａが形成されている。本明細書では、不純物領域１０６ｂを「高濃度不純物領域」、不純物領域１０６ａを「低濃度不純物領域」と称する。
　本実施形態では、低濃度不純物領域１０６ａおよび高濃度不純物領域１０６ｂは何れも第２導電型の不純物を実質的に含んでいない。ここでいう「第２導電型の不純物を実質的に含まない」とは、チャネル層１０６に対し、第２導電型の不純物を意図的に導入するプロセス（イオン注入や熱拡散など）が行われていないことを意味する。従って、例えばチャネル層１０６を堆積する際やゲート絶縁膜１０７を形成する際などに、プロセス装置内に存在するＡｌやＢなどの元素が極めて低い濃度でチャネル層１０６に入ってしまってもよい。なお、第２導電型の不純物がチャネル層１０６に入ってしまったとしても、その濃度が例えば高濃度不純物領域１０６ｂと低濃度不純物領域１０６ａとの第１導電型の不純物濃度の差よりも小さければ（例えば１０15ｃｍ-3以下）、後述する効果が得られる。
　図示する例では、低濃度不純物領域１０６ａの上面はゲート絶縁膜１０７と接し、下面はＪＦＥＴ領域１０２ｊと接する。また、高濃度不純物領域１０６ｂの上面はゲート絶縁膜１０７と接し、下面はベース領域１０３と接する。従って、これらの不純物領域１０６ａ、１０６ｂの厚さは、チャネル層１０６の厚さと同じである。なお、不純物領域１０６ａ、１０６ｂの第１導電型の不純物濃度が厚さ方向に不均一な分布を有する場合には、各不純物領域１０６ａ、１０６ｂの第１導電型の不純物濃度は、その領域全体の第１導電型の不純物濃度の平均値とする。
　図示する例では、高濃度不純物領域１０６ｂおよび低濃度不純物領域１０６ａは何れもｎ型である。また、ｐ型不純物を実質的に含んでいない。高濃度不純物領域１０６ｂのｎ型不純物の濃度は例えば２×１０17ｃｍ-3程度である。低濃度不純物領域１０６ａのｎ型不純物の濃度は例えば１×１０15ｃｍ-3程度である。これらの領域１０６ａ、１０６ｂの厚さは、例えば７０ｎｍ程度である。
　本実施形態では、高濃度不純物領域１０６ｂおよび低濃度不純物領域１０６ａは何れも第１導電型の不純物（ｎ型不純物）のみを含み、第２導電型の不純物（ｐ型不純物）を実質的に含んでいないので、低濃度不純物領域１０６ａにおける実効不純物濃度は、高濃度不純物領域１０６ｂの実効不純物濃度よりも低くなる。本明細書において、「実効不純物濃度」とは、不純物領域１０６ａ、１０６ｂ内における、ｎ型不純物とｐ型不純物との濃度の差の絶対値を意味する。ここでは、不純物領域１０６ａ、１０６ｂがｎ型不純物のみを含むので、ｎ型不純物の濃度が「実効不純物濃度」となる。また、不純物領域１０６ａ、１０６ｂが厚さ方向に不均一な実効不純物濃度分布を有する場合、実効不純物濃度は、その領域全体の実効不純物濃度の平均値とする。
　半導体装置（ＭＩＳＦＥＴ）１００では、ソース電極の電位を基準とするゲート電極の電位をＶｇｓ、ゲート閾値電圧をＶｔｈとすると、Ｖｇｓ≧Ｖｔｈの場合（トランジスタ動作ＯＮモード）、チャネル層１０６の高濃度不純物領域１０６ｂを介してドレイン電極１１０とソース電極１０９との間を導通する。本実施形態においては、ドレイン電極１１０からソース電極１０９へオン電流が流れる。Ｖｇｓ＜Ｖｔｈの場合、トランジスタとしてはオフ状態になる。
　本実施形態によると、所望の閾値電圧を確保しつつ、ゲート絶縁膜の信頼性を向上できる。この理由を、以下に詳しく説明する。
　ＳｉＣ半導体は、Ｓｉ半導体よりも高い絶縁耐圧性を有しているため、ＳｉＣ－ＭＩＳＦＥＴの半導体内部（主にドリフト領域）にかかる電界を高く設定することができる。しかしながら、電界を高くすると、ゲート絶縁膜にかかる電界も増大する。半導体内部の電界の大きさＥは、素電荷をｑ、イオン化不純物密度をＮ、誘電率をεとすると、下記式（１）を満たすように分布する。
　　　　　　　ｄＥ／ｄｘ＝－ｑＮ／ε　　　　　　　　　　　（１）
　また、第１材料と、第１材料とは異なる第２材料との界面において、第１材料中の電界の大きさＥ１と、第２材料中の電界の大きさＥ２とは下記式（２）を満たすように分布する。式（２）中、Ｅ１およびＥ２は、それぞれ、第１および第２材料の界面に垂直な向きの電界であり、ε１は第１材料の誘電率、ε２は第２材料の誘電率である。
　　　　　　　ε１Ｅ１＝ε２Ｅ２　　　　　　　　　　　　　　（２）
　図１６に示すような従来の蓄積チャネル型のＭＩＳＦＥＴでは、ＭＩＳＦＥＴがオフ状態のとき、チャネル層９０６のうちＪＦＥＴ領域上に位置する部分は空乏化する。このとき、チャネル層の上記部分の実効不純物濃度が高いと、イオン化不純物密度Ｎが大きくなるので、式（１）からわかるように、ＳｉＣ半導体内部（チャネル層９０６）における不純物による電界Ｅが増大する。また、ゲート絶縁膜１０７のうちＪＦＥＴ領域上に位置する部分にかかる電界Ｅは、式（２）から分かるように、その直下にあるＳｉＣ半導体（チャネル層）にかかる電界Ｅとの比率で決定される。従って、チャネル層９０６のＪＦＥＴ領域上に位置する部分の実効不純物濃度が高くなると、ゲート絶縁膜１０７のうちＪＦＥＴ領域上に位置する部分にかかる電界Ｅが高くなり、その結果、ゲート絶縁膜１０７の信頼性が低下する。
　これに対し、本実施形態の半導体装置１００（図１Ａ、図１Ｂ）によると、チャネル層１０６のうちＪＦＥＴ領域上に位置する部分（低濃度不純物領域）１０６ａの実効不純物濃度は、ボディ領域上に位置し、チャネルとして機能する部分（高濃度不純物領域）１０６ｂの実効不純物濃度とは独立して制御されている。このため、チャネル層１０６のＪＦＥＴ領域上に位置する部分（低濃度不純物領域）１０６ａの実効不純物濃度を低く抑えて、ゲート絶縁膜１０７にかかる電界を低減できる。一方、チャネル層１０６の高濃度不純物領域１０６ｂの実効不純物濃度は、所望の閾値電圧に応じて適宜最適化される。従って、所望の閾値電圧を確保しつつ、ゲート絶縁膜１０７の破壊を抑制して、ゲート絶縁膜１０７の信頼性を高めることができる。
　高濃度不純物領域１０６ｂは、ボディ領域１０３とゲート電極１０８との間に位置する部分全体に形成されていなくてもよい。ただし、高濃度不純物領域１０６ｂは、少なくともチャネル領域として機能する部分（ボディ領域１０３の上面と接する部分）を含んでいることが好ましい。これにより、チャネル抵抗を低く抑えることができる。
　また、図１Ｂに示す構成では、チャネル層１０６のうちＪＦＥＴ領域１０２ｊ上に位置する部分に亘って低濃度不純物領域１０６ａが形成されているが、本実施形態の構成はこれに限定されない。例えば図１Ｃおよび図１Ｄに示すように、チャネル層１０６のうちＪＦＥＴ領域１０２ｊ上に位置する部分の一部に低濃度不純物領域１０６ａが形成されていれば、上述したような効果が得られる。
　高濃度不純物領域１０６ｂは第１導電型（ここではｎ型）である。これにより、ＭＩＳＦＥＴのオン状態において、チャネル層１０６の高濃度不純物領域１０６ｂにはチャネルが形成される。また、高濃度不純物領域１０６ｂの実効不純物濃度は、ドリフト領域１０２ｄの実効不純物濃度よりも高いことが好ましく、例えば１×１０17ｃｍ-3程度以上であればよい。これにより、チャネル抵抗の増大を抑制できる。高濃度不純物領域１０６ｂの実効不純物濃度が高くなりすぎると、適正な閾値電圧を得るためにチャネル層１０６を薄くする必要があり、チャネル層１０６の厚さの制御が困難になる。このため、高濃度不純物領域１０６ｂの実効不純物濃度は、例えば６×１０18ｃｍ-3程度以下であることが好ましい。
　なお、半導体装置１００のチャネルの閾値電圧などは、高濃度不純物領域１０６ｂの実効不純物濃度および厚さによって決まる。言い換えると、高濃度不純物領域１０６ｂの実効不純物濃度は、半導体装置に要求される特性に応じて適宜設定される。
　一方、低濃度不純物領域１０６ａは、ＪＦＥＴ領域１０２ｊのうち少なくとも一部上に配置されていればよい。また、本実施の形態における低濃度不純物領域１０６ａでは、第１導電型不純物の濃度が高濃度不純物領域１０６ｂの第１導電型不純物の濃度よりも低く設定されていればよい。これにより、低濃度不純物領域１０６ａでは、実効不純物濃度が高濃度不純物領域１０６ｂの実効不純物濃度よりも低くなり、低濃度不純物領域１０６ａにかかる電圧を低く抑えることができる。従って、上述したようなゲート絶縁膜にかかる電界を抑制する効果が得られる。低濃度不純物領域１０６ａの実効不純物濃度は例えば２×１０17ｃｍ-3以下であることが好ましく、より好ましくは１×１０17ｃｍ-3以下である。これにより、ゲート絶縁膜にかかる電界をより効果的に抑制できる。例えばチャネルでの電界上昇を０．２５ＭＶ／ｃｍ程度（酸化膜電界に換算すると０．６ＭＶ／ｃｍ）以下に抑えることができる。
　チャネル層１０６の厚さも特に限定されない。ただし、チャネル層１０６が薄すぎると、チャネル抵抗を十分に抑えることが困難になる場合があり、また、膜厚の制御が困難になるので、５ｎｍ以上であることが好ましい。一方、チャネル層１０６が厚すぎると、ＳｉＣ－ＭＩＳＦＥＴの閾値電圧が低くなり、ノーマリーオン特性となるので、例えば２００ｎｍ以下であることが好ましい。
　また、ゲート絶縁膜１０７の厚さも特に限定されないが、半導体装置を使用する回路から決定され、例えばゲート定格電圧が２０Ｖであれば、ゲート絶縁膜１０７の厚さは、６０ｎｍ以上８０ｎｍ以下、例えば７０ｎｍ程度となる。例えばゲート定格電圧が２０Ｖの場合、ゲート絶縁膜１０７の厚さが８０ｎｍ以下であれば、所定のゲート電圧を印加した時のオン抵抗の増加を抑制することができる。一方、ゲート電極１０８とチャネル層１０６とをより確実に絶縁するためには、６０ｎｍ以上であることが好ましい。
　炭化珪素半導体層１０２の表面側から見て、高濃度不純物領域１０６ｂはボディ領域１０３の端部からＪＦＥＴ領域１０２ｊ側に突き出していることが好ましい。言い換えると、炭化珪素半導体基板１０１の主面の法線方向から見て、高濃度不純物領域１０６ｂの低濃度不純物領域１０６ａ側の端部はＪＥＦＴ領域１０２ｊ上に位置していることが好ましい。高濃度不純物領域１０６ｂの突き出している長さ（突き出し量）の好適な範囲については、シミュレーション結果とともに後述する。
　なお、本実施形態の半導体装置はＭＩＳＦＥＴに限定されず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）であってもよい。例えば、図１Ａおよび図１Ｂに示す構成において、基板１０１として第２導電型（ここではｐ型）の基板を用いることにより、ＩＧＢＴを製造できる。ＩＧＢＴでは、第１導電型領域１０４はエミッタ領域、第１オーミック電極１０９はエミッタ電極、第２オーミック電極１１０はコレクタ電極とも呼ばれる。ＩＧＢＴであっても、チャネル層１０６に低濃度不純物領域１０６ａを設けることによって上記と同様の効果が得られる。
　本実施形態の半導体装置は、複数のユニットセル１００が配列された素子領域と、基板１０１の表面に垂直な方向から見て、素子領域を囲むように配置された終端領域とを有していてもよい。終端領域には、半導体装置の周辺部で耐圧が低下すること防ぐために、ＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）構造などの終端構造が設けられる。
　図２（ａ）は、本実施形態の半導体装置の終端構造の一例を示す模式的な部分断面図であり、図２（ｂ）は部分平面図である。簡単のため、図１Ａおよび図１Ｂと同様の構成要素には同じ参照符号を付し、説明を省略する。
　半導体装置は、多数のユニットセル（図１Ａに示すユニットセル１００）が配列された領域（素子領域）Ｒｅと、素子領域Ｒｅを取り囲むように配置された終端領域Ｒｔとを有している。
　終端領域Ｒｔにおいて、炭化珪素半導体層１０２の表層部に第２導電型（ここではｐ型）の複数のガードリング領域１３０が形成されている。これらのガードリング領域１３０は、基板１０１の表面に垂直な方向から見て、素子領域Ｒｅを囲むリング状であり、互いに離間して配置されている。ガードリング領域１３０の実効不純物濃度は例えば１×１０19ｃｍ-3、厚さは例えば１μｍ程度である。
　本実施形態では、炭化珪素半導体層１０２上に形成されたチャネル層（厚さ：例えば３０ｎｍ）１０６は終端領域Ｒｔまで延びて、終端構造であるガードリング領域１３０を覆っている。チャネル層１０６のうち終端構造上に位置する部分には、高濃度不純物領域１０６ｂの実効不純物濃度よりも低い低濃度不純物領域１０６ｔが形成されている。低濃度不純物領域１０６ｔは、低濃度不純物領域１０６ａと同時に形成されてもよい。その場合、低濃度不純物領域１０６ｔの実効不純物濃度は、低濃度不純物領域１０６ａの実効不純物濃度と同じであり、例えば１×１０15ｃｍ-3である。
　終端領域Ｒｔでは、チャネル層１０６上には、絶縁膜（ゲート絶縁膜）１０７および絶縁膜（層間絶縁膜）１１１が形成されている。絶縁膜１１１上および素子領域Ｒｅのソース配線１１２上には、パッシベーション膜１２０が形成されている。
　ここでは、終端構造の例としてＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）構造を示したが、終端構造はＦＬＲに限定されるものではなく、ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）などを用いても良い。
　図２に示す構成の終端構造では、炭化珪素半導体層１０２に対するイオン注入によってガ－ドリング領域１３０を形成した後に、エピタキシャル成長によってチャネル層１０６を形成する。このため、ガードリング領域１３０を形成する際に、炭化珪素半導体層１０２の結晶性が低下しても、その上に、結晶性の高いエピタキシャル成長層（チャネル層１０６）を形成することによって、炭化珪素半導体層１０２の表面部の結晶性を高めることができる。従って、炭化珪素半導体層１０２の結晶性の低下に起因する耐圧の低下を抑制できる。
　さらに、チャネル層１０６のうち終端構造上に位置する部分では、高濃度不純物領域１０６ｂよりも実効不純物濃度が低く抑えられている。これにより、ＭＩＳＦＥＴがオフ状態のとき、ＳｉＣ半導体内部において、素子領域Ｒｅ側から空乏層２１０が広がりやすくなる。これは、終端構造が形成された炭化珪素半導体層１０２に、チャネル層１０６から不純物が供給されにくくなるからである。従って、耐圧の低下をより効果的に抑制できる。
　次に、本実施形態の半導体装置の製造方法の一例を説明する。図３および図４は、本実施形態の半導体装置の製造方法を説明するための工程断面図である。
　まず、図３（ａ）に示すように、ｎ型低抵抗炭化珪素半導体基板１０１上に、エピタキシャル成長によって、ｎ型の炭化珪素半導体層１０２を形成する。炭化珪素半導体層１０２の不純物濃度は、エピタキシャル成長中に不純物（例えば窒素）ガスを添加することによって制御できる。
　次に、図３（ｂ）に示すように、炭化珪素半導体層１０２の上に、ボディ領域形成用マスクとして、ＳｉＯ2層２０１を形成する。この後、ＳｉＯ2層２０１の上方から、炭化珪素半導体層１０２にｐ型不純物イオン（ここではＡｌ（アルミニウム）イオン）を注入する。これにより、炭化珪素半導体層１０２に複数のボディ領域１０３が形成される。簡単のため、図３（ｂ）には１個のボディ領域１０３のみを示している。炭化珪素半導体層１０２のうちボディ領域１０３が形成されなかった領域は、ｎ型のドリフト領域となる。また、ドリフト領域のうち隣接する２つのボディ領域１０３に挟まれた領域はＪＦＥＴ領域１０２ｊとなる。なお、図示しないが、このイオン注入工程において、終端領域のガードリング領域（図２のガードリング領域１３０）も同時に形成されることが好ましい。
　続いて、図３（ｃ）に示すように、炭化珪素半導体層１０２の上に、ソース領域形成用マスクとしてＳｉＯ2層２０２を形成する。ＳｉＯ2層２０２は、ボディ領域１０３の周縁部に加えて、後の工程によりボディコンタクト領域を形成しようとする領域も保護するように（不純物イオンが注入されないように）配置される。次いで、ＳｉＯ2層２０２をマスクとして、炭化珪素半導体層１０２にｎ型不純物イオン（ここではＮ（窒素）イオン）を注入する。これにより、ボディ領域１０３内にソース領域１０４が形成される。
　次に、図３（ｄ）に示すように、炭化珪素半導体層１０２の上に、コンタクト領域形成用マスクとして、ＳｉＯ2層２０３を形成する。続いて、ＳｉＯ2層２０３の上方から、炭化珪素半導体層１０２にｐ型不純物イオン（Ａｌイオン）を注入する。これにより、ボディ領域１０３内にボディコンタクト領域１０５が形成される。
　ＳｉＯ2層２０３を除去した後、図３（ｅ）に示すように、炭化珪素半導体層１０２に注入した不純物イオンを活性化させるためのアニール（活性化アニール）を行う。活性化アニールは、例えばＡｒ雰囲気中、１７００℃の温度で３０分間行う。
　次に、図３（ｆ）に示すように、炭化珪素半導体層１０２上に、炭化珪素をエピタキシャル成長させてチャネル層１０６を形成する。チャネル層１０６はｎ型であり、その不純物濃度は１×１０15ｃｍ-3、厚さは１００ｎｍ程度とする。チャネル層１０６の不純物濃度は、エピタキシャル成長中に不純物（例えば窒素）ガスを添加することによって制御できるが、意図的な不純物添加を行わなくても良い。
　なお、チャネル層１０６の厚さは、後にゲート絶縁膜を形成する際に減少する。このため、この時点では、減少分を考慮して、チャネル層１０６の厚さを、ＭＩＳＦＥＴ完成時の設計値よりも大きくする。
　次に、図３（ｇ）に示すように、チャネル層１０６の上に、チャネル高濃度不純物領域形成用マスクとしてＳｉＯ2層（図示せず）を形成し、チャネル層１０６の一部にｎ型不純物イオン（Ｎイオン）を注入する。これにより、チャネル層１０６内に高濃度不純物領域（ｎ型不純物の濃度：例えば２×１０17ｃｍ-3）１０６ｂが形成される。チャネル層１０６のうちＮイオンが注入されなかった領域１０６ａは、低濃度不純物領域となる。高濃度不純物領域１０６ｂは、ボディ領域１０３の表面のうちソース領域１０４とＪＦＥＴ領域１０２ｊとの間に位置する部分１０３Ｓを覆うように形成される。高濃度不純物領域１０６ｂは、図示するように、ソース領域１０４の一部から、ボディ領域１０３の表面部分１０３Ｓを挟んで、ＪＦＥＴ領域１０２ｊの一部までを覆っていてもよい。なお、Ｎイオンは、チャネル層１０６の下方の炭化珪素半導体層１０２まで注入される場合もある。
　このとき、チャネル層１０６のうちガードリング領域上に位置する部分にはイオン注入を行なわないことが望ましい。これにより、チャネル層１０６のうちガードリング領域上に位置する部分の実効不純物濃度を低く抑えることができる。なお、ガードリング領域よりも外側に位置する部分にはイオン注入を行なってもよい。
　このようにして得られた低濃度および高濃度不純物領域１０６ａ、１０６ｂは何れも第１導電型（ｎ型）の不純物のみを含むｎ型領域となる。また、高濃度不純物領域１０６ｂに含まれる実効不純物濃度（ここではｎ型不純物の濃度）は、低濃度不純物領域１０６ａの実効不純物濃度（ここではｎ型不純物の濃度）よりも、本工程でドープされた分だけ高くなる。また、チャネル層１０６の厚さ方向における不純物濃度プロファイルが略均一とすると、低濃度不純物領域１０６ａの不純物濃度（ここではｎ型不純物の濃度）の最大値は１×１０15ｃｍ-3であり、高濃度不純物領域１０６ｂの不純物濃度の最大値（２×１０17ｃｍ-3）およびソース領域１０４の不純物濃度の最大値（５×１０19ｃｍ-3）よりも小さい。
　この後、チャネル層１０６に注入した不純物イオンを活性化させるためのアニールを行う。次いで、チャネル層１０６の表面部分を熱酸化させることにより、チャネル層１０６上にゲート絶縁膜１０７を形成する。厚さが例えば７０ｎｍのゲート絶縁膜１０７を形成する場合、熱酸化によってチャネル層１０６の表面部分が３０ｎｍ程度消費されるので、チャネル層１０６の厚さは３０ｎｍ程度になる。
　続いて、図３（ｈ）に示すように、ゲート絶縁膜１０７上に、ｎ型の多結晶Ｓｉ膜を堆積し、これをパターニングすることにより、ゲート電極１０８を形成する。ゲート電極１０８は、ボディコンタクト領域１０５の少なくとも一部およびソース領域１０４の少なくとも一部上に開口部を有している。また、ボディ領域１０３の表面のうちソース領域１０４とＪＦＥＴ領域１０２ｊとの間に位置する部分１０３Ｓを覆うように配置されている。
　次に、図４（ａ）に示すように、基板１０１の表面全体に層間絶縁膜（例えばＳｉＯ2膜）１１１を堆積する。層間絶縁膜１１１の厚さは例えば約１μｍである。
　次に、図４（ｂ）に示すように、レジスト（図示せず）を用いて、層間絶縁膜１１１、ゲート絶縁膜１０７およびチャネル層１０６のパターニングを行い、ボディコンタクト領域１０５およびソース領域１０４の一部を露出させるコンタクトホール（ソースコンタクト形成用コンタクトホール）１１１ｃを形成する。コンタクトホール１１１ｃは、基板１０１の表面の法線方向から見て、ゲート電極１０８の開口部内に位置していることが好ましい。これにより、ゲート電極１０８の開口部の側壁が層間絶縁膜１１１で覆われるので、後から形成するソース配線とゲート電極１０８とが電気的に接続されることを防止できる。
　この後、図４（ｃ）に示すように、層間絶縁膜１１１上およびコンタクトホール１１１ｃ内にＮｉ（ニッケル）膜１０９’を堆積する。これにより、コンタクトホール１１１ｃにおいて、Ｎｉ膜１０９’と、ソース領域１０４およびボディコンタクト領域１０５とを接触させる。
　次に、図４（ｄ）に示すように、コンタクトホール１１１ｃ内において、ＮｉとＳｉＣとの合金化反応を行うことにより、Ｎｉシリサイドを含むソース電極１０９を形成する。合金化は、例えば９５０℃程度の高温処理によって行うことができる。
　次に、図４（ｅ）に示すように、層間絶縁膜１１１上のＮｉ膜１０９’（すなわち、Ｎｉ膜１０９のうちＳｉＣと反応しなかった部分）を除去する。このとき、ＳｉＣと合金化して得られたソース電極１０９は除去されずに残る。
　続いて、基板１０１の裏面にＮｉを堆積し、基板１０１中のＳｉＣとＮｉとの合金化反応を行うことにより、基板１０１に電気的に接続されたドレイン電極１１０を形成する。
　次に、図４（ｆ）に示すように、コンタクトホール１１１ｃ内および層間絶縁膜１１１上に、例えばＡｌを用いてソース配線１１２を形成する。ソース配線１１２は、コンタクトホール１１１ｃ内においてソース電極１０９と接する。
　この後、図示しないが、ソース配線１１２の上に例えばＳｉＮを堆積し、これをパターニングすることにより、半導体装置の周辺部にパッシベーション膜（厚さ：例えば約１μｍ）を形成する。また、ドレイン電極１１０上に裏面電極１１３を形成する。ここでは、裏面電極１１３として、ドレイン電極１１０上にＴｉ（厚さ：例えば０．３μｍ）、Ｎｉ（厚さ：例えば１．０μｍ）、Ａｇ（厚さ：例えば１．０μｍ）をこの順で形成してもよい。さらに、必要に応じて、パッシベーション膜上にポリイミド等の保護膜を形成してもよい。このようにして、本実施形態のＳｉＣ－ＭＩＳＦＥＴを得る。
　なお、上記方法では、ゲート絶縁膜１０７として、チャネル層１０６の表面部分を熱酸化することによって、ＳｉＯ2から構成される熱酸化膜を形成しているが、ゲート絶縁膜１０７は熱酸化膜に限定されない。例えば、酸窒化膜、窒化膜、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって形成された酸化膜などの絶縁膜であってもよい。
　本実施形態における不純物領域１０６ａ、１０６ｂは、第２導電型の不純物を実質的に含んでいないが、第１導電型の不純物に加えて第２導電型の不純物を含んでいてもよい。ただし、不純物領域１０６ａ、１０６ｂにおいて、第２導電型の不純物濃度は第１導電型の不純物濃度より低くなるように設定される。好ましくは、第２導電型の不純物濃度は、厚さ方向に亘って第１導電型の不純物濃度より低くなるように設定される。これにより、チャネル層１０６の全体が第１導電型領域となり、チャネル層１０６内に第２導電型領域が形成されない。よって、ボディ領域１０３の上面（ボディ領域１０３のうち炭化珪素半導体層１０２表面に露出した部分）とゲート絶縁膜１０７との間に、第２導電型領域が存在しないので、トランジスタの閾値設計が容易となる。
　チャネル層１０６が第１導電型不純物および第２導電型不純物の両方を含む場合、各不純物領域１０６ａ、１０６ｂの「実効不純物濃度」は、第１導電型不純物の濃度から第２導電型不純物の濃度を差し引いた値になる。この場合でも、低濃度不純物領域１０６ａの実効不純物濃度が高濃度不純物領域１０６ｂの実効不純物濃度よりも低くなるように、各不純物の濃度が設定されていればよい。これにより、低濃度不純物領域１０６にかかる電界Ｅ（式（２））を抑えて、ゲート絶縁膜１０７の絶縁破壊をより確実に抑制できる。例えば、低濃度不純物領域１０６ａの第２導電型不純物の濃度と高濃度不純物領域１０６ｂの第２導電型不純物の濃度とが略等しく、低濃度不純物領域１０６ａの第１導電型不純物の濃度が高濃度不純物領域１０６ｂの第１導電型不純物の濃度よりも低ければ、上記の効果を得ることができる。
　高濃度不純物領域１０６ｂにおける実効不純物濃度（ｎ型不純物の濃度からｐ型不純物の濃度を差し引いた値）は、例えば２×１０17ｃｍ-3程度である。低濃度不純物領域１０６ａの実効不純物濃度は、例えば１×１０15ｃｍ-3程度である。これらの領域１０６ａ、１０６ｂの厚さは、例えば７０ｎｍ程度である。
　本実施形態では、低濃度不純物領域１０６ａにおいて、第１導電型不純物の濃度と第２導電型不純物の濃度との合計濃度（以下、「合計不純物濃度」と称する）の厚さ方向におけるプロファイルの最大値（ピーク値）は、高濃度不純物領域１０６ｂの厚さ方向における合計不純物濃度のプロファイルの最大値よりも低いことが好ましい。イオン注入によって生じる半導体層の結晶性の劣化は合計不純物濃度によって決まり、結晶性の劣化がその上に形成される絶縁膜の耐圧低下につながる。したがって、低濃度不純物領域１０６ａの合計不純物濃度が高濃度不純物領域１０６ｂの合計不純物濃度以下であれば、低不純物領域１０６ａによってさらに結晶性が悪い箇所が生じることがないので、上述したようなゲート絶縁膜１０７の品質の低下を抑制できる。また、高濃度不純物領域１０６ｂの合計不純物濃度が例えばソース領域１０４の合計不純物濃度以下であれば、結晶性の劣化に起因するチャネル部の特性低下を抑制できる。
　（第２の実施形態）
　以下、本発明の第２の実施形態の半導体装置を説明する。
　本実施形態の半導体装置はＳｉＣ－ＭＩＳＦＥＴであるが、ＭＩＳＦＥＴ内部に存在するチャネルを還流ダイオードとして機能させるように設計されている点で、前述の実施形態と異なる。本明細書では、このようなＭＩＳＦＥＴを「還流ダイオード融合ＭＩＳＦＥＴ」と称する。還流ダイオード融合ＭＩＳＦＥＴは、例えば本出願人による国際公開第２０１０／１２５８１９号に開示されている。
　例えば同期整流型制御を行う電力変換器のスイッチング素子としてＳｉＣ－ＭＩＳＦＥＴを用いる場合、ＳｉＣ－ＭＩＳＦＥＴがオフ状態のときに「還流電流」を流す必要がある。この還流電流の経路として、ＳｉＣ－ＭＩＳＦＥＴに内在するチャネルを用いる。このようなチャネルダイオードでは、チャネルに、ソースからドレインへ向かう方向に沿って電流を流すことになる。
　還流ダイオード融合ＭＩＳＦＥＴを用いると、ＳｉＣ－ＭＩＳＦＥＴと別個に還流ダイオード素子を用いる場合と比べて、部品点数を少なくできるので、製造コストを低減できる。また、損失も低減できる。さらに、デバイスの小型化、軽量化を実現できる。
　還流ダイオード融合ＭＩＳＦＥＴは、ＳｉＣ－ＭＩＳＦＥＴにおけるチャネル層の厚さや実効不純物濃度、ボディ領域の不純物領域などを最適化することによって得られる。例えば、還流ダイオード融合ＭＩＳＦＥＴでは、通常のＭＩＳＦＥＴよりも、チャネル層を薄く、かつ、チャネル層（本実施形態ではチャネル層における高濃度不純物領域）の実効不純物濃度を高くする。また、ボディ領域の実効不純物濃度を高くする場合もある。その他の構成は、図１に示す構成と同様であってもよい。還流ダイオード融合ＭＩＳＦＥＴのより具体的な構成、動作およびメリットなどは後述する。
　従来の還流ダイオード融合ＭＩＳＦＥＴでは、チャネル層の実効不純物濃度が通常のＭＩＳＦＥＴよりも高いので、ゲート絶縁膜のＪＦＥＴ領域上に位置する部分にかかる電界が通常のＭＩＳＦＥＴよりも大きくなる。このため、ゲート絶縁膜の信頼性の低下が特に問題となる可能性があった。
　このような構成を有する還流ダイオード融合ＭＩＳＦＥＴにおいて、チャネル層のＪＦＥＴ領域上に位置する部分を他の部分よりも低濃度化させると、ゲート絶縁膜の信頼性をより効果的に向上させることができる。
　以下、図８（ａ）及び（ｂ）を参照しながら、本実施形態の半導体装置３００を説明する。図８（ａ）は、本実施形態の半導体装置３００の構成を模式的に示す断面図である。図８（ｂ）は、本実施形態の半導体装置３００の回路略号を表している。図８（ｂ）に記されているダイオード記号は、半導体装置３００のチャネル領域を介して電流を流すダイオードを意味する。Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電極を示す。
　本明細書では、ソース電極Ｓの電位を基準とするドレイン電極Ｄの電位をＶｄｓ、ソース電極Ｓの電位を基準とするゲート電極Ｇの電位をＶｇｓとし、ドレイン電極Ｄからソース電極Ｓへ流れる電流の向きを「順方向」、ソース電極Ｓからドレイン電極Ｄへ流れる電流の向きを「逆方向」と定義する。なお、電位および電圧の単位は、いずれも、ボルト（Ｖ）である。
　本実施形態の半導体装置３００は、ＭＩＳＦＥＴを含む半導体装置であり、所定条件下でＭＩＳＦＥＴのチャネル領域がダイオード特性を発揮する。
　図８（ａ）に示すように、本実施形態における半導体装置３００の構成は、図１に示す半導体装置１００の構成と同様である。ただし、チャネル層１０６の厚さおよびチャネル層１０６における高濃度不純物領域１０６ｂの実効不純物濃度が、後述する関係を満足するように設定されている。簡単のため、図１Ａおよび図１Ｂと同様の構成要素には同じ参照符号を付し、説明を省略する。
　半導体装置３００のＭＩＳＦＥＴの閾値電圧をＶｔｈとする。ＭＩＳＦＥＴは、Ｖｇｓ≧Ｖｔｈの場合（トランジスタ動作ＯＮモード）、チャネル層１０６を介してドレイン電極１１０とソース電極１０９との間を導通する（本実施形態においては、ドレイン電極１１０からソース電極１０９へオン電流が流れる）が、Ｖｇｓ＜Ｖｔｈの場合、トランジスタとしてはオフ状態になる。
　しかし、このＭＩＳＦＥＴは、０Ｖ≦Ｖｇｓ＜Ｖｔｈの場合（トランジスタ動作ＯＦＦモード）であっても、Ｖｄｓ＜０Ｖのときは、チャネル層１０６を介してソース電極１０９からドレイン電極１１０へ電流を流すダイオードとして機能する。本明細書では、ドレイン電極１１０からソース電極１０９への向きを「順方向」、ソース電極１０９からドレイン電極１１０への向きを「逆方向」と定義しているため、このダイオードが電流を流す方向は、「逆方向」である。
　ＭＩＳＦＥＴのチャネル領域を電流経路とする、このダイオードは、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）の場合に１ｍＡ以上の電流を流さず、Ｖｄｓ≦Ｖｆ０の場合に１ｍＡ以上の電流を流す特性を有している。言い換えると、このダイオードを流れる電流は、Ｖｄｓ＞Ｖｆ０（Ｖｆ０は負の値）のとき、ほとんどゼロ（１ｍＡ未満）であるが、Ｖｄｓをゼロから徐々に小さくしていく（Ｖｄｓの絶対値を増加させていく）と、ＶｄｓがＶｆ０に達したとき、１ｍＡの電流を流し始め、更にＶｄｓの絶対値を増加させていくと、電流が更に増加していくことになる。この意味で、Ｖｆ０は、ダイオードの電流－電圧特性における「立ち上がり電圧」に相当する。
　本願明細書では、ダイオードの電流－電圧特性における「立ち上がり電圧」を、ＭＩＳＦＥＴがオンの状態（定格電流が流れるようにＶｇｓがＶｔｈよりも十分に大きく、かつＶｄｓが１Ｖ）のときにＭＩＳＦＥＴに流れる電流が１Ａ以上である半導体素子（電流容量の大きい半導体素子）と、１Ａより小さい半導体素子（電流容量の小さい半導体素子）とに分けて定義する。
　前者の半導体素子（電流容量の大きい半導体素子）の場合、ダイオードにとって順方向となる電圧がダイオードに印加され、ダイオードを流れる電流の絶対値が１ｍＡ以上となるとき、ダイオード電流が立ち上がったと定義する。そして、ダイオードを流れる電流の絶対値が１ｍＡとなるときにダイオードに印加されている電圧（Ｖｆ０）を「立ち上がり電圧」と定義する。一方、後者の半導体素子（電流容量の小さい半導体素子）の場合は、ダイオードを流れる電流が、ＭＩＳＦＥＴがオンの状態であってＶｄｓが１ＶのときにＭＩＳＦＥＴに流れる電流の１千分の１の電流値となるときにダイオードに印加されている電圧（Ｖｆ０）を「立ち上がり電圧」と定義する。
　本発明では、コントローラおよび直流電源によって構成される電位設定部により、半導体装置３００のゲート電極１０８に所定の電位が付与される。こうして、ＶｇｓをＶｔｈ以上に上昇させることにより、チャネル層１０６を介してドレイン電極１１０とソース電極１０９との間を導通させるステップが実行される。また、電位設定部により、Ｖｇｓを０ボルト以上ゲート閾値電圧Ｖｔｈ未満にすることにより、ＭＩＳＦＥＴを、ソース電極１０９からチャネル層１０６を介してドレイン電極１１０へ逆方向に電流を流す「ダイオード」として機能させるステップが実行される。
　本発明では、後述する理由により、Ｖｆ０の絶対値（ダイオードの閾値電圧）を２．７ボルトよりも小さく設定している。
　本実施形態の半導体装置３００では、半導体装置３００がダイオードとして機能する際のダイオード電流３０３は、チャネル層１０６に形成されるチャネル領域３０１を通って、ソース電極１０９からドレイン電極１１０へと流れる。「チャネル領域」３０１は、チャネル層１０６の高濃度不純物領域１０６ｂのうちボディ領域１０３の上面に接する部分に形成される。このようなダイオード電流３０３の経路は、寄生のボディダイオード（ボディ領域１０３とドリフト領域１０２ｄとのｐｎ接合）を流れる電流３０５の経路とは全く異なる。
　従来の還流ダイオード融合ＭＩＳＦＥＴでは、一般に、通常のＭＩＳＦＥＴよりもチャネル層の実効不純物濃度が高いために、ゲート絶縁膜のうちＪＦＥＴ領域上に位置する部分の信頼性の低下が問題であった。これに対し、本実施形態によると、チャネル層１０６に低濃度不純物領域１０６ａが設けられているので、ゲート絶縁膜にかかる電界を低減できる。従って、ゲート絶縁膜の信頼性を向上できる。このような効果は、後述する実施例２および比較例２のシミュレーション結果（図６、図７）から確認できる。
　また、本実施形態によると、ダイオード電流３０３をｐｎ接合であるボディダイオードでなく、チャネル領域３０１を介して流すので、ダイオードの閾値電圧をボディダイオードの閾値電圧よりも低くすることが可能となり、導通損失を低減できる。
　ｐｎ接合ダイオードの閾値電圧は半導体材料のバンドギャップの大きさに依存する。炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの閾値電圧が特に高く、本実施形態における閾値電圧の低減はより効果的である。
　さらに、本実施形態の半導体装置３００では、チャネル層１０６を介してダイオード電流３０３を流すので、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。チャネル層１０６を介して電流を流すダイオードの動作は、ｐｎ接合を介した正孔、電子によるバイポーラ動作でなく、ユニポーラ動作となるので、逆回復電流が軽減される。このため、逆回復電流損失の低減、スイッチング損失の低減、スイッチングの高速化が可能となる。
　スイッチング損失が低減すると、スイッチング周波数を上げることが可能になる。その結果、受動部品であるキャパシターのキャパシタンスの値とリアクトルのインダクタンスの値が小さくてよくなるため、キャパシターとリアクトルの小型化とコストの低減が可能になる。また、部品点数が低減できることにより、回路の寄生インダクタンス、寄生リアクタンス、寄生抵抗の低減ができ、その結果、損失の低減が可能になり、また、ノイズの低減ができるためノイズフィルタを構成するキャパシターとリアクトルの小型化とコストの低減も可能になる。
　加えて、本実施形態の半導体装置３００を用いた場合、例えば電力変換回路において、ＭＩＳＦＥＴと並列に還流ダイオード素子を接続する必要がない。このため、部品点数を低減することが可能となり、回路コストを大幅に低減できる。
　＜還流ダイオード融合ＭＩＳＦＥＴの動作＞
　次に、図９を参照しながら、さらに、還流ダイオード融合ＭＩＳＦＥＴの動作を説明する。ここでは、分かり易さのため、チャネル層１０６に低濃度不純物領域を設けない構造を有するＭＩＳＦＥＴを例に説明する。
　図９（ａ）は、コンダクションバンドエネルギー分布を計算するための構造モデルであり、図９（ａ）中のＢ－Ｂ’ラインが、図９（ｂ）及び（ｃ）の横軸［μｍ］に相当する。図９（ｂ）および（ｃ）は、それぞれ、順方向および逆方向の場合におけるチャネル横方向のコンダクションバンドエネルギー分布を示している。なお、図９（ｂ）及び（ｃ）の縦軸は、コンダクションバンドエネルギー［ｅＶ］を表している。
　まず、順方向、すなわち、ドレイン・ソース間に印加する電圧（Ｖｄｓ）＞０Ｖの場合について説明する。図９（ｂ）に示すように、順方向の場合、ボデイ領域１０３上に位置する箇所のチャネル層１０６のコンダクションバンドエネルギー（すなわち、チャネル領域３０１となる箇所のコンダクションバンドエネルギー）が、ソース領域１０４上およびＪＦＥＴ（ドレイン領域）１０２ｊ側のコンダクションバンドエネルギーよりも高いため、キャリアが流れない。
　ゲート・ソース間に印加する正の電圧（Ｖｇｓ）を上げていくと、チャネル領域３０１のコンダクションバンドエネルギーが下がり、ソース領域１０４上とチャネル領域３０１との間の障壁がなくなる。したがって、ソース領域１０４からチャネル領域３０１へキャリアが流れ込む。
　次に、逆方向、すなわち、Ｖｄｓ≦０Ｖの場合について説明する。図９（ｃ）に示すように、Ｖｄｓ＝０Ｖの状態からスタートして、Ｖｄｓを０Ｖから下げていくと、ＪＦＥＴ（ドレイン領域）１０２ｊ側のコンダクションバンドエネルギーが上がっていき、チャネル領域３０１との障壁が低くなる。したがって、ＪＦＥＴ（ドレイン領域）１０２ｊ側からキャリア（電子）が流れ込む。
　すなわち、逆電流は、ボディダイオードを流れるよりも前に、チャネル層１０６のチャネル領域３０１に流れ始める。チャネル層１０６を流れるので、ＭＩＳＦＥＴの順方向電流と同じく、ユニポーラ動作である。したがって、逆回復電流も生じず、それゆえに、リカバリー損失を発生しない。また、ワイドバンドギャップ半導体であるＳｉＣのｐｎ接合の拡散電位に起因する高いダイオードの閾値電圧よりも低いダイオードの閾値電圧を持たせることができる。
　要約すると、本実施形態の半導体装置３００においては、順方向ではゲート電圧の印加によってチャネル領域３０１のコンダクションバンドエネルギーが低下して電流が流れる。一方、逆方向では、ドレイン側のコンダクションバンドエネルギーが上昇することによって、チャネル・ドレイン間に存在するエネルギー障壁が低くなり、電流が流れる。
　＜還流ダイオード融合ＭＩＳＦＥＴの特性＞
　次に、図１０を参照しながら、還流ダイオード融合ＭＩＳＦＥＴの特性について説明する。ここでも、分かり易さのため、チャネル層１０６に低濃度不純物領域を設けない構造を有するＭＩＳＦＥＴを例に説明する。
　図１０は、ＭＩＳＦＥＴのＩ－Ｖ特性を示すグラフである。図１０のグラフの横軸はＶｄｓであり、縦軸はドレイン電極からソース電極へ「順方向」に流れる電流の値である。電流がソース電極からドレイン電極へ「逆方向」に流れるとき、その電流は負の値を有しているものとする。
　順方向（Ｖｄｓ＞０Ｖ）のＩ－Ｖ特性は、Ｖｇｓ＝０Ｖ、５Ｖ、１０Ｖ、１５Ｖ、２０Ｖの場合に測定されたカーブである。逆方向（Ｖｄｓ≦０Ｖ）のＩ－Ｖ特性は、Ｖｇｓ＝０Ｖの場合に測定されたカーブである。
　図１０からわかるように、還流ダイオード融合ＭＩＳＦＥＴでは、逆方向電流の閾値電圧（Ｖｆ０の絶対値）が、ＳｉＣのｐｎ拡散電位である２．７Ｖよりも小さい値（１Ｖ付近）である。したがって、逆方向電流の閾値電圧（Ｖｆ０の絶対値）がボディダイオードの閾値電圧よりも低いため、ダイオード電流をｐｎ接合であるボディダイオードでなく、ＭＩＳＦＥＴのチャネル領域を介して流すことができる。その結果、導通損失を低減できる。ｐｎ接合ダイオードの閾値電圧は半導体材料のバンドギャップの大きさに依存するので、炭化珪素半導体のようなワイドバンドギャップ半導体では、ボディダイオードの閾値電圧が特に高く、本発明における閾値電圧の低減はより効果的である。
　図１１は、比較のため、ＳｉからなるＭＯＳＦＥＴのＩ－Ｖ特性を示している。Ｓｉ－ＭＩＳＦＥＴの場合、逆方向電流の閾値Ｖｆ０の絶対値は０．６Ｖである。このときの逆方向電流は、ボディダイオードを流れており、逆方向電流の閾値電圧はボディダイオードのｐｎ接合の閾値電圧である。比較例の場合、ＳｉはＳｉＣに比べ絶縁破壊電界が低いので、Ｓｉ－ＭＩＳＦＥＴは同じ耐圧を持つＳｉＣ－ＭＩＳＦＥＴに比べ導通損失が高くなる。また、Ｓｉはバンドギャップが１．１ｅＶと低いので、１５０℃程度でｐｎ接合のリーク電流が増大する。したがってＳｉ－ＭＩＳＦＥＴを用いる場合は動作温度が限定される。
　図１２は、順方向電流の閾値電圧Ｖｔｈと、逆方向電流の閾値電圧Ｖｆ０との相関図を示している。図１２（ａ）は、試作品の実測値データに基づいた相関図である。図１２（ｂ）は、チャネル層の厚さや実効不純物濃度などのパラメータを変更した構造についてのシミュレーション結果に基づいた相関図である。
　図１２（ａ）から分かるように、Ｖｔｈが低いほど、｜Ｖｆ０｜も小さくなることがわかる。この傾向は、図１２（ｂ）についても同様である。ここで、本実施形態の半導体装置３００において｜Ｖｆ０｜は小さいことが望ましいが、順方向電流の閾値電圧Ｖｔｈは２Ｖ以上あることが好ましい。その理由は次の通りである。
　パワー回路において一般的に使用する半導体装置（ＭＩＳＦＥＴ）は、ノーマリーオフ（Ｖｔｈ＞０Ｖ）であることが好ましい。何らかの要因でゲート制御回路が故障し、ゲート電圧が０Ｖになってしまっても、ドレイン電流を遮断することができるので、安全だからである。また、ＭＩＳＦＥＴの閾値電圧は高温になると低下する。ＳｉＣ－ＭＩＳＦＥＴの場合、１００℃の温度上昇で約１Ｖ低下する場合がある。ここで、ノイズでゲートがオンになってしまわないようにノイズマージンを１Ｖとすれば、室温でのＶｔｈは２Ｖ（１Ｖ＋１Ｖ）以上に設定することが好ましい。
　したがって、順方向電流の閾値電圧Ｖｔｈはある程度高く、しかも、逆方向電流の閾値電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）はできるだけ低くという、相反する要求を満たすことが求められる。
　本願発明者は、そのように相反する要求を満たすことができるかどうか鋭意検討した。種々の検討の結果、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）は、チャネル層の不純物濃度および厚さにより調節することができることを見出した。また、チャネル層を備えていない反転型のＭＩＳＦＥＴとは異なり、本発明の半導体装置におけるＭＩＳＦＥＴは、チャネル層を備えていることから、チャネル層の不純物濃度および厚さに加えて、ｐボディ領域の不純物濃度やゲート絶縁膜の膜厚を適切に選択することにより、順方向電流の閾値電圧Ｖｔｈと逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）とをそれぞれ独立に制御することができることを見出した。
　なお、以下で説明するチャネル層の不純物濃度の範囲は、チャネル層１０６に低濃度不純物領域が設けられていないＭＩＳＦＥＴモデルを用いて求めた範囲である。この範囲は、本実施形態におけるチャネル層１０６の高濃度不純物領域１０６ｂが第２導電型の不純物を実質的に含まない場合には、その第１導電型の不純物濃度の範囲に相当し、チャネル層１０６が第１および第２導電型の不純物を両方含む場合には、その実効不純物濃度の範囲に相当する。
　図１３は、本発明の半導体装置における、順方向電流の閾値電圧Ｖｔｈと逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）との相関を示す図である。図１３において、横軸は順方向電流の閾値電圧Ｖｔｈ、縦軸は逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）を示す。本図を得るために実施したシミュレーションにおいて、ｐ型ボディ領域（ウェル領域）の濃度は１×１０19ｃｍ-3、ゲート絶縁膜の厚さは７０ｎｍで固定している。他のパラメータの範囲は以下の通りである。
・チャネル層（チャネルエピ層）の厚さ：２０～７０ｎｍ
・チャネル層（チャネルエピ層）の濃度：１×１０17～４×１０18ｃｍ-3
　図１３から、例えば、チャネル層の厚さを薄くし、かつチャネル層の不純物濃度を高くすることにより、｜Ｖｆ０｜を一定にしながら、Ｖｔｈを大きくすることが可能であることがわかる。したがって、チャネル層の不純物濃度と厚さを適度に設定することにより、Ｖｔｈと｜Ｖｆ０｜とをそれぞれ独立に制御することが可能である。
　例えばＶｔｈ＝５Ｖ、｜Ｖｆ０｜＝１Ｖに制御する場合のチャネル層の厚さと不純物濃度の設定方法を、この図を用いて説明する。
　まず、Ｖｔｈ＝５Ｖと、｜Ｖｆ０｜＝１Ｖとの交点を通る相関直線に対応するチャネル層の厚さを読み取る。図１３では約４０ｎｍと読み取ることができる。したがって、チャネル層の厚さを４０ｎｍに設定する。次に上記のチャネル層の厚さにおいて、Ｖｔｈ＝５Ｖとなる不純物濃度を設定すればよい。ここでは、データが存在する２点の濃度、すなわち７×１０17ｃｍ-3と１×１０18ｃｍ-3の中間をとって、約８．５×１０17ｃｍ-3に設定すればよい。
　このように、本発明にかかる半導体装置において、チャネル層の厚さと不純物濃度を調整することにより、チャネルを介したダイオードの立ち上がり電圧の絶対値が、ボディダイオードの立ち上がり電圧の絶対値よりも小さくなるように設定することができる。
　図１４Ａ～図１４Ｄは、逆方向電流の立ち上がり電圧Ｖｆ０の絶対値（｜Ｖｆ０｜）が所定範囲の値となるために、チャネル層１０６の厚さｄ（ｎｍ）およびイオン化不純物密度（ここではドナー密度）Ｎ（ｃｍ-3）が取る必要のある条件の領域を示すグラフである。グラフの縦軸はチャネル層の不純物濃度［ｃｍ-3］、横軸はチャネル層の厚さ［ｎｍ］を示している。縦軸の例えば「１Ｅ＋２０」の標記は、１×１０20を意味している。図中の点はシミュレーションで得た値をプロットしたものである。本図を得るために実施したシミュレーションにおけるパラメータの範囲は以下の通りである。
・ゲート絶縁膜の厚さ：６０～１２０ｎｍ
・ｐ型ボディ領域（ウェル領域）の濃度：２×１０18～２×１０19ｃｍ-3
・チャネル層の厚さ：１０～７０ｎｍ
・チャネル層の濃度：１×１０17～１．５×１０19ｃｍ-3
なお、いずれの場合も、順方向電流の閾値電圧Ｖｔｈが０Ｖ以上、すなわちＭＩＳＦＥＴがノーマリオフとなるように調整されている。
　図１４Ａから図１４Ｄにおいて、（ｉ）～（ｖ）はそれぞれ境界領域を示す直線である。これらの直線を式で表すと、以下の通りである。
直線（ｉ）に対応する式：
        Ｎ＝ｂ0×ｄ＾ａ0
        ｂ0＝１．３４９×１０21
        ａ0＝－１．８２４
直線（ｉｉ）に対応する式：
        Ｎ＝ｂ0.6×ｄ＾ａ0.6
        ｂ0.6＝７．６０９×１０20
        ａ0.6＝－１．８８１、
直線（ｉｉｉ）に対応する式：Ｎ＝ｂ1×ｄ＾ａ1
        ｂ1＝２．１８８×１０20
        ａ1＝－１．６８３、
直線（ｉｖ）に対応する式：
        Ｎ＝ｂ1.3×ｄ＾ａ1.3
        ｂ1.3＝２．３９９×１０20
        ａ1.3＝－１．７７４、
直線（ｖ）に対応する式：
        Ｎ＝ｂ2×ｄ＾ａ2
        ｂ2＝５．７５４×１０20
        ａ2＝－２．３８０
である。
ここで、＾は冪乗を示し、Ａ＾Ｂは、ＡBを意味する。
　例えば、０＜｜Ｖｆ０｜≦２．０Ｖを満たすために必要な条件は、チャネル層１０６の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｖ）で挟まれた領域にあること、すなわち、ｂ2×ｄ＾ａ2≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１４Ａ参照）。
　０＜｜Ｖｆ０｜≦１．３Ｖを満たすために必要な条件は、チャネル層１０６の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｉｖ）で挟まれた領域にあること、すなわち、ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１４Ｂ参照）。
　０＜｜Ｖｆ０｜≦１．０Ｖを満たすために必要な条件は、チャネル層１０６の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｉｉｉ）で挟まれた領域にあること、すなわち、ｂ1×ｄ＾ａ1≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１４Ｃ参照）。
　０＜｜Ｖｆ０｜≦０．６Ｖを満たすために必要な条件は、チャネル層１０６の厚さｄ（ｎｍ）および不純物濃度Ｎ（ｃｍ-3）が直線（ｉ）と直線（ｉｉ）で挟まれた領域にあること、すなわち、ｂ0.6×ｄ＾ａ0.6≦Ｎ＜ｂ0×ｄ＾ａ0を満足することである（図１４Ｄ参照）。
　なお、シミュレーションのパラメータ範囲内でグラフを作成したが、シミュレーションのパラメータ範囲外の点であっても、Ｎとｄが上記の各領域に対応する数式で示された範囲内であれば、それぞれ、０＜｜Ｖｆ０｜≦２．０Ｖ、０＜｜Ｖｆ０｜≦１．３Ｖ、０＜｜Ｖｆ０｜≦１．０Ｖ、０＜｜Ｖｆ０｜≦０．６Ｖを満たすと考えられる。
　例えば、０＜｜Ｖｆ０｜≦０．６Ｖの特性を実現したい場合、直線（ｉ）と直線（ｉｉ）で挟まれた領域における、チャネル層１０６の厚さｄおよび不純物濃度Ｎを選択する。例えば、チャネル層１０６の不純物濃度と膜厚を、それぞれ、４×１０18ｃｍ-3、２０ｎｍと設定する。ここで、さらに所望のＶｔｈ（ここでは２Ｖ以上８Ｖ以下）が得られるように、ｐボディ領域１０３の濃度、および、ゲート絶縁膜１０７の膜厚を選択する。ｐボディ領域１０３の不純物（アクセプタ）濃度を例えば１×１０19ｃｍ-3、および、ゲート絶縁膜１０７の膜厚を例えば７０ｎｍに設定することにより、｜Ｖｆ０｜＝約０．５Ｖとすることが可能となり、Ｖｔｈも約３．８Ｖという値が得られる。
　ｐボディ領域１０３の濃度やゲート絶縁膜１０７の厚さは、要求されるデバイス性能や、製造プロセス上の制約を考慮した上で、適宜選択すればよい。
　チャネル層の厚さｄは５ｎｍ以上であることが好ましい。チャネル層の厚さｄを５ｎｍ以上にすると、成膜や加工プロセスのばらつきが生じても、チャネル層が一部消失してしまうことがないためである。
　チャネル層の厚さｄは１０ｎｍ以上であることがさらに好ましい。チャネル層の厚さｄを１０ｎｍ以上にすると、チャネル層の膜厚の均一性が向上する。
　チャネル層の厚さｄは２０ｎｍ以上であることがさらに好ましい。チャネル層の厚さｄを２０ｎｍ以上にすると、チャネル層の膜厚の均一性がさらに向上し、チャネル層成膜安定性が向上する。
　また、チャネル層の厚さｄは２００ｎｍ以下であることが好ましい。チャネル層の厚さｄが２００ｎｍ以下であると、ソース電極を形成するためにチャネル層をエッチングする工程において、エッチングに長時間を要することがないためである。
　チャネル層の厚さｄは１００ｎｍ以下であることがさらに好ましい。１００ｎｍ以下であると、ＭＩＳＦＥＴとして使用する場合の適度な閾値電圧Ｖｔｈと、還流ダイオードの小さな立ち上がり電圧｜Ｖｆ０｜とを容易に両立することができる。
　チャネル層の厚さｄは７５ｎｍ以下であることがさらに好ましい。７５ｎｍ以下であると、ＭＩＳＦＥＴとして使用する場合の適度な閾値電圧Ｖｔｈと、還流ダイオードの小さな立ち上がり電圧｜Ｖｆ０｜とをさらに容易に両立することができる。
　室温におけるチャネルダイオードの立ち上がり電圧はできるだけ小さいことが好ましい。これにより、炭化珪素半導体のｐｎ接合に直接印加される電圧をボディダイオードの立ち上がり電圧（２．７Ｖ）以下に保つことができ、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。これについて、図８を用いて説明する。｜Ｖｆ０｜が例えば約０．６Ｖの場合、例えばソースに０Ｖ、ドレインに－０．６Ｖ以下の電位を与えるとダイオードとして機能する。この場合、電流はチャネル領域３０１を介して経路３０３で流れる。次に、ソースに０Ｖ、ドレインに－２．７Ｖの電位を与えた場合であっても、ダイオードの電流は経路３０５を通らず、経路３０３で流れる。この理由を以下に述べる。ソースに０Ｖ、ドレインに－２．７Ｖより大きい電位を与えた場合、まず経路３０３に対してダイオード電流が流れる。ここで、基板１０１およびドリフト領域１０２ｄが経路３０３に含まれている。ここで流れている電流をＩ、基板抵抗をＲｓｕｂ、ドリフト層２０のうち、ｐ型のボディ領域１０３より下の抵抗をＲｄとすると、ボディ領域１０３とドレイン電極１１０との間において、Ｉ×（Ｒｓｕｂ＋Ｒｄ）の分だけ電圧降下が起こる。このとき、ｐボディ領域１０３とドリフト領域１０２ｄとの間にかかる電圧は、ソース－ドレイン間電圧からＩ×（Ｒｓｕｂ＋Ｒｄ）を差し引いた電圧となる。つまり、ソース－ドレイン間電圧として、本来ボディダイオードに電流が流れうる２．７Ｖの電圧を印加しても、ボディダイオードに並列する形でチャネルダイオードが存在しているため、ソースドレイン間の電圧を｜Ｖｄｓ｜、ボディダイオードのｐｎ接合にかかる電圧をＶｐｎとすると、
　Ｖｐｎ＝｜Ｖｄｓ｜－Ｉ×（Ｒｓｕｂ＋Ｒｄ）
となる。経路３０３で示されるチャネルダイオードの｜Ｖｆ０｜が小さいほど、同じ｜Ｖｄｓ｜に対してＩが大きくなるため、ボディダイオードのｐｎ接合にかかる電圧Ｖｐｎは小さくなる。そのため、ボディダイオードのｐｎ接合にかかる電圧Ｖｐｎが、本来ボディダイオードに電流が流れ始める２．７Ｖの電圧に到達しないので、ボディダイオードには電流が流れない。つまり、炭化珪素半導体のｐｎ接合に順方向電流を流すことによる結晶欠陥増加の問題を回避することができる。
　ＳｉＣはワイドギャップ半導体であるので、Ｓｉと比較して特に高温領域（３００℃以上）の環境温度での使用が可能となる高温環境においてもボディダイオードに電流が流れないようにするために、室温における｜Ｖｆ０｜は１．３Ｖ以下であることが好ましい。
　また、室温における｜Ｖｆ０｜は、１．０Ｖ未満であることが好ましく、０．６Ｖ未満であることが更に好ましい。室温における｜Ｖｆ０｜が１．０Ｖ未満であれば、ＳｉＣ－ＳＢＤ（逆方向電流の立ち上がり電圧：１．０Ｖ程度）を還流ダイオード素子として用いた場合よりも優れた動作が実現する。また、室温における｜Ｖｆ０｜が０．６Ｖ未満であると、Ｓｉ－ｐｉｎダイオード（逆方向電流の立ち上がり電圧：０．６Ｖ程度）を還流ダイオード素子として用いた場合よりも優れた動作が実現する。
　図１５は、本実施形態の半導体装置（還流ダイオード融合ＭＩＳＦＥＴ）３００を用いた電力変換回路（ここでは、インバータ回路）４００および負荷３２０を示している。ここでは、電力変換回路として、インバータ回路を示している。本実施形態の半導体装置３００を用いると、還流ダイオード素子を別個に設ける必要がないので、合計６個の素子でインバータ回路４００を構築することができる。
　本実施形態のインバータ回路４００では、部品点数が半分になることにより、コストの大幅な低減を図ることができる。また、部品点数が少なくなることにより、各素子の損失（接続損失など）を低減することができ、その結果、インバータ回路４００の性能を向上させることができる。加えて、インバータ回路４００を小型化・軽量化させることができ、あるいは、ノイズ低減を図ることが可能となる。
　さらに、部品点数が少なくなることによって、寄生のＣ（容量）及び／または寄生のＬ（インダクタンス）を低減することができるので、その点でも、損失を低減でき、そして、ＥＭＣ（Ｅｌｅｃｔｒｏ　Ｍａｇｎｅｔｉｃ　Ｃｏｍｐａｔｉｂｉｌｉｔｙ：電磁的両立性）の問題（ノイズの問題）を緩和することができる。さらに、損失を低減できることから、インバータ回路４００において発生熱量を減らすことができる。このため、ヒートシンクを小型化でき、あるいは、冷却化手段の対策を容易にすることが可能となる。損失を低減できると、周波数を上げることができる。例えば周波数を２倍にすることができれば、それにより、使用するコンダクタ素子（Ｃ）、インダクタ素子（Ｌ）の体積を１／２にすることが可能となる。その結果、使用する素子の小型化・軽量化と、コスト低減を図ることができる。
　なお、本実施形態ではインバータ回路を例にして説明したが、本実施形態の半導体装置３００は、広く電力変換器（例えば、インバータ、コンバータ、マトリックスコンバータ）に用いることができる。また、半導体装置３００が使用できる用途であれば、電力変換回路に限らず、他の回路（例えば、ロジックなどのデジタル回路）に用いることができる。
（シミュレーション方法および結果）
　第１および第２の実施形態のＳｉＣ－ＭＩＳＦＥＴについて、ゲート絶縁膜にかかる電界の大きさを計算し、従来のＳｉＣ－ＭＩＳＦＥＴの場合と比較したので、その方法および結果を説明する。また、高濃度不純物領域の最適な配置（突き出し量Ｘ）についても検討したので、その結果を説明する。
　以下の説明では、第１および第２の実施形態に対応するＳｉＣ－ＭＩＳＦＥＴモデルを、それぞれ、「実施例１」および「実施例２」とする。また、チャネル層に低濃度不純物領域を設けない構造のＳｉＣ－ＭＩＳＦＥＴを「比較例１」および「比較例２」とする。比較例１は通常のＳｉＣ－ＭＩＳＦＥＴ、比較例２は還流ダイオード融合ＭＩＳＦＥＴである。
＜実施例１および比較例１＞
　図５（ａ）は、シミュレーションで用いた実施例１のＳｉＣ－ＭＩＳＦＥＴの構造を示す断面図である。図５（ｂ）は、チャネル層１０６の上面図である。
　図５（ａ）に示すように、基板１０１の法線方向に沿って、ゲート電極１０８から、ゲート絶縁膜１０７および低濃度不純物領域１０６ａを介してＪＦＥＴ領域１０２ｊに向かう線をＡ―Ａ’線とする。また、炭化珪素半導体層１０２の上面からＡ－Ａ’線に沿った深さをｄｓとする。
　チャネル層１０６に形成された高濃度不純物領域１０６ｂの端部は、基板１０１の法線方向から見て、ボディ領域１０３の端部よりもＪＦＥＴ領域側に位置している。本明細書では、炭化珪素半導体層１０２の表面において、高濃度不純物領域１０６ｂがボディ領域１０３の端部１０３ＥからＪＦＥＴ領域１０２ｊ側に突き出した長さ、すなわち、高濃度不純物領域１０６の端部１０６ｂＥとボディ領域１０３の端部１０３Ｅとの、基板１０１に平行な面内における距離Ｘを「突き出し量」と称する。突き出し量Ｘは、ボディ領域１０３の端部１０３Ｅと高濃度不純物領域１０６ｂの端部１０６ｂＥとが整合しているときには０（Ｘ＝０）となる。また、高濃度不純物領域１０６ｂの端部１０６ｂＥがＪＦＥＴ領域１０２ｊ上に位置するとき、突き出し量Ｘの符号はプラスとなり、ボディ領域１０３上に位置するとき、突き出し量Ｘの符号はマイナスとなる。
　実施例１のＭＩＳＦＥＴでは、チャネル層１０６の厚さを７０ｎｍ、ボディ領域１０３におけるｐ型不純物濃度を２×１０18ｃｍ-3、チャネル層１０６における高濃度不純物領域１０６ｂのｎ型不純物濃度を２×１０17ｃｍ-3、低濃度不純物領域１０６ａのｎ型不純物濃度を１×１０15ｃｍ-3、突き出し量Ｘを０．１μｍとした。不純物領域１０６ａ、１０６ｂは、何れもｐ型不純物を実質的に含まないｎ型領域とした。
　さらに、比較例１として、チャネル層のうちＪＦＥＴ領域上に位置する部分に低濃度不純物領域を設けない構造（図１６参照）についても、電位分布および電界分布を求めた。比較例１では、チャネル層のＪＥＦＴ領域上に位置する部分のｎ型不純物濃度を、チャネル層の他の部分と同じ不純物濃度（２×１０17ｃｍ-3）とした。その他の数値は実施例１と同様とした。
　なお、実施例１および比較例１のチャネル層のうちＪＦＥＴ領域上の位置する部分の合計不純物濃度（ここではｎ型不純物濃度）の最大値は、それぞれ、１×１０15ｃｍ-3、２×１０17ｃｍ-3であり、何れもソース領域の不純物濃度（例えば５×１０19ｃｍ-3）以下である。また、実施例１のチャネル層のうちＪＦＥＴ領域上の位置する部分（低濃度不純物領域１０６ａ）の合計不純物濃度の最大値は、高濃度不純物領域１０６ｂの合計不純物濃度の最大値（２×１０17ｃｍ-3）よりも低い。
Figure JPOXMLDOC01-appb-T000001
　実施例１および比較例１のＭＩＳＦＥＴを用いて、図５に示すＡ－Ａ’線における深さ方向の電位分布および電界分布を、半導体デバイスシミュレータを用いて計算した。計算では、ゲート－ソース間電圧Ｖｇｓを０Ｖ、ドレイン－ソース間電圧Ｖｄｓを６００Ｖとし、２次元の電位、電界分布を求めた。
　この結果、実施例１では、ゲート絶縁膜のうちＪＦＥＴ領域上に位置する部分にかかる電圧は約７．２Ｖであり、電界は１．０ＭＶ／ｃｍであった。
　これに対し、比較例１では、ゲート絶縁膜のうちＪＦＥＴ領域上に位置する部分に約１０．２Ｖの電圧がかかり、電界は約１．５ＭＶ／ｃｍとなった。
　従って、実施例１では、比較例１よりも、ゲート絶縁膜にかかる電界を抑制でき、ゲート絶縁膜の信頼性を向上できることがわかった。
　＜実施例２および比較例２＞
（１）ゲート絶縁膜にかかる電位および電界
　実施例２および比較例２のＭＩＳＦＥＴは、ＳｉＣ－ＭＩＳＦＥＴ内部に存在するチャネルを還流ダイオードとして機能させるように設計された還流ダイオード融合ＭＩＳＦＥＴである。
　実施例２では、図５に示す構成において、ボディ領域１０３の不純物濃度を２×１０19ｃｍ-3、チャネル層１０６の厚さを３０ｎｍ、チャネル層１０６における高濃度不純物領域１０６ｂのｎ型不純物濃度を２×１０18ｃｍ-3、低濃度不純物領域１０６ａのｎ型不純物濃度を１×１０15ｃｍ-3、突き出し量Ｘを０．１μｍとした。不純物領域１０６ａ、１０６ｂは、何れもｐ型不純物を実質的に含まないｎ型領域とした。
　比較例２では、チャネル層のＪＥＦＴ領域上に位置する部分のｎ型不純物濃度を、チャネル層の他の部分と同じｎ型不純物濃度（２×１０18ｃｍ-3）とした。その他の数値は実施例２と同様とした。
　なお、実施例２および比較例２のチャネル層のうちＪＦＥＴ領域上に位置する部分の合計不純物濃度の最大値は、それぞれ、１×１０15ｃｍ-3、２×１０18ｃｍ-3であり、何れもソース領域の不純物濃度（例えば７×１０19ｃｍ-3）以下である。また、実施例２のチャネル層のうちＪＦＥＴ領域上に位置する部分（低濃度不純物領域１０６ａ）の合計不純物濃度の最大値は、高濃度不純物領域１０６ｂの合計不純物濃度の最大値（２×１０18ｃｍ-3）よりも低い。
Figure JPOXMLDOC01-appb-T000002
　図５に示すＡ－Ａ’線における深さ方向の電位分布および電界分布を、半導体デバイスシミュレータを用いて計算した。計算では、ゲート－ソース間電圧を０Ｖ、ドレイン－ソース間電圧を６００Ｖとし、２次元の電位、電界分布を求めた。計算結果を図６（ａ）および図６（ｂ）に示す。
　図６（ａ）および（ｂ）に示す結果から、以下のことが分かる。
　比較例２では、ゲート絶縁膜のうちＪＦＥＴ領域上に位置する部分に約２１Ｖの電圧がかかり、電界は約３ＭＶ／ｃｍとなっている。これに対し、実施例２では、ゲート絶縁膜のうちＪＦＥＴ領域上に位置する部分にかかる電圧は約８Ｖと小さく、電界も１．２ＭＶ／ｃｍに抑制されている。従って、チャネル層１０６に低濃度不純物領域を設けることにより、ゲート絶縁膜にかかる信頼性を大幅に向上できることが分かる。
　また、図６（ｂ）に示すグラフから、比較例２では、チャネル層で電界の増大が起こっていることが確認できる。これに対し、実施例２では、チャネル層のうちＪＦＥＴ領域上に位置する部分（低濃度不純物領域）のｎ型不純物濃度が比較例２よりも低いために、チャネル層での電界の増大が低減されていることがわかる。
　さらに、比較例２では、前述の比較例１よりも、ゲート絶縁膜にかかる電界が大きい。このことから、還流ダイオード融合ＭＩＳＦＥＴでは、ゲート絶縁膜の信頼性の低下が特に顕在化されることが確認できる。従って、本実施形態を還流ダイオード融合ＭＩＳＦＥＴに適用すると、より顕著な効果が得られることがわかる。
（２）突き出し量Ｘの検討
　続いて、実施例２のＭＩＳＦＥＴを用いて、高濃度不純物領域１０６ｂのボディ領域１０３の端部からの突き出し量Ｘが、ゲート絶縁膜にかかる電界およびオン抵抗に与える影響を検討したので、その結果を説明する。
　なお、ここでは、実施例２のＭＩＳＦＥＴを用いたが、実施例１のＭＩＳＦＥＴを用いても同様の傾向が得られる。
　図７（ａ）は、突き出し量Ｘを変化させて、ゲート絶縁膜のうちＪＦＥＴ領域上に位置する部分にかかる電界を計算した結果を示すグラフである。図７（ｂ）は、突き出し量Ｘを変化させて、ＭＩＳＦＥＴの規格化オン抵抗を計算した結果を示すグラフである。
　図７（ａ）に示す結果から、突き出し量Ｘが小さいほど、ゲート絶縁膜にかかる電界を抑制できることが分かる。高濃度不純物領域１０６ｂが、ボディ領域１０３の端部から少ししか突き出していなかったり（例えば０＜Ｘ≦０．２μｍ）、ボディ領域１０３の端部から突き出していない場合（Ｘ≦０）、チャネル層１０６のうちＪＦＥＴ領域上に位置する部分の全体が低濃度不純物領域１０６ａとなるので、より確実にゲート絶縁膜にかかる電界を低減できるからである。
　一方、図７（ｂ）に示す結果から、高濃度不純物領域１０６ｂがボディ領域１０３の端部から突き出しておらず、高濃度不純物領域１０６ｂの端部１０６ｂＥがボディ領域１０３上に位置している場合（Ｘ＜０）、ＭＩＳＦＥＴのオン抵抗が大幅に増大することが分かる。Ｘ＜０のときには、低濃度不純物領域１０６ａの一部がボディ領域１０３上に配置される。このため、ＭＩＦＥＴのオン状態において、低濃度不純物領域１０６ａにチャネルの一部が形成される。この結果、チャネルの全体が高濃度不純物領域１０６ｂに形成される場合よりも、チャネル抵抗が増大するからである。
　従って、チャネル層１０６の高濃度不純物領域１０６ｂは、ボディ領域１０３の端部と整合するか、あるいは、ボディ領域１０３の端部から突き出していることが好ましい（０≦Ｘ）。これにより、オン抵抗を増大させることなく、ゲート絶縁膜にかかる電界を低減できる。より好ましくは、突き出し量Ｘは０より大きい（０＜Ｘ）。これによって、より確実にチャネル全体を高濃度不純物領域１０６ｂ内に形成できる。
　一方、突き出し量Ｘが大きくなりすぎると、ＪＦＥＴ領域上において、ゲート絶縁膜にかかる電界を十分に低減できないおそれがある。突き出し量Ｘは例えば０．２μｍ以下であることが好ましく（Ｘ≦０．２μｍ）、より好ましくは０．１μｍ以下である（Ｘ≦０．１μｍ）。これにより、ゲート絶縁膜にかかる電界をより効果的に低減できる。
　実際のプロセスにおいては、高濃度不純物領域１０６ｂの突き出し量Ｘは、加工による寸法のずれやフォトリソグラフィの位置精度を考慮して決定される。
　低濃度不純物領域１０６ａを第２導電型とした場合には、ボディ領域１０３上に低濃度不純物領域１０６ｂの一部が配置されると（Ｘ＜０）、低濃度不純物領域１０６ｂ内にチャネルが形成されずＭＩＳＦＥＴが動作しなくなるおそれがある。これに対して本発明に係る半導体装置では、低濃度不純物領域１０６ａを第１導電型としているため、位置合わせのずれ等に起因してボディ領域１０３上に低濃度不純物領域１０６ｂの一部が配置された場合であっても（Ｘ＜０）、ＭＩＳＦＥＴを確実に動作させることができる。
　本発明によると、ゲート絶縁膜の信頼性を高めた半導体装置を提供できる。
　本発明は、ＳｉＣ半導体を用いて形成される半導体装置に適用できる。例えばＭＩＳＦＥＴあるいはＩＧＢＴなどの素子、そのような素子を含む回路や電力変換装置に好適に用いられ得る。特に、ＭＩＳＦＥＴのオフ状態において還流ダイオードとして動作可能な還流ダイオード融合ＭＩＳＦＥＴに適用すると、より顕著な効果が得られる。
　　１００　　ユニットセル
　　１０１　　半導体基板
　　１０２　　炭化珪素半導体層
　　１０２ｄ　ドリフト領域
　　１０２ｊ　ＪＦＥＴ領域
　　１０３　　ボディ領域
　　１０４　　ソース領域（第１導電型領域）
　　１０５　　ボディコンタクト領域
　　１０６　　チャネル層
　　１０６ａ　低濃度不純物領域
　　１０６ｂ　高濃度不純物領域
　　１０７　　ゲート絶縁膜
　　１０８　　ゲート電極
　　１０９　　ソース電極（第１オーミック電極）
　　１１０　　ドレイン電極（第２オーミック電極）
　　１１１　　層間絶縁膜
　　１１２　　ソース配線
　　１１３　　裏面電極
　　１２０　　パッシベーション膜
　　１３０　　ガードリング領域
　　２０１　　ボディ領域形成用マスク
　　２０２　　ソース領域形成用マスク
　　２０３　　ボディコンタクト領域形成用マスク

Claims (19)

  1. 　複数のユニットセルを含む半導体装置であって、各ユニットセルは、
    　　半導体基板と、
    　　前記半導体基板の主面上に配置された炭化珪素半導体層と、
    　　前記炭化珪素半導体層内に配置された第２導電型のボディ領域と、
    　　前記炭化珪素半導体層のうち前記ボディ領域が配置されていない領域に位置する第１導電型のドリフト領域と、
    　　前記ボディ領域の内部に位置する第１導電型領域と、
    　　前記炭化珪素半導体層上に、前記ボディ領域に接して配置された、炭化珪素半導体から構成される第１導電型のチャネル層と、
    　　前記第１導電型領域に接して配置された第１オーミック電極と、
    　　前記チャネル層上に配置されたゲート絶縁膜と、
    　　前記ゲート絶縁膜上に配置されたゲート電極と、
    　　前記半導体基板の裏面に配置された第２オーミック電極と
    を備え、
    　前記炭化珪素半導体層において、前記各ユニットセルのボディ領域と、前記各ユニットセルに隣接するユニットセルのボディ領域との間に位置する領域は接合型電界効果トランジスタ領域を構成し、
    　前記チャネル層のうち前記ボディ領域と前記ゲート電極との間に位置する部分には、第１導電型の高濃度不純物領域が配置され、
    　前記チャネル層のうち前記接合型電界効果トランジスタ領域上に位置する部分には第１導電型の低濃度不純物領域が配置されており、
    　前記低濃度不純物領域および高濃度不純物領域は、第２導電型の不純物を含まないか、あるいは、その不純物領域における第１導電型の不純物濃度よりも低い濃度で第２導電型の不純物を含み、
    　前記低濃度不純物領域における第１導電型不純物の濃度と第２導電型不純物の濃度との差の絶対値である実効不純物濃度は、前記高濃度不純物領域における実効不純物濃度よりも低い半導体装置。
  2. 　前記低濃度不純物領域において、第１導電型不純物の濃度と第２導電型不純物の濃度との和である合計不純物濃度の厚さ方向におけるプロファイルの最大値は、前記高濃度不純物領域における合計不純物濃度の厚さ方向におけるプロファイルの最大値よりも低い請求項１に記載の半導体装置。
  3. 　前記低濃度不純物領域は、前記高濃度不純物領域よりも低い濃度で第１導電型の不純物を含み、
    　前記高濃度不純物領域および前記低濃度不純物領域は、第２導電型の不純物を実質的に含んでいない、請求項１または２に記載の半導体装置。
  4. 　前記半導体基板の前記主面の法線方向から見て、前記高濃度不純物領域の低濃度不純物領域側の端部は前記接合型電界効果トランジスタ領域上に位置している請求項１から３のいずれかに記載の半導体装置。
  5. 　前記チャネル層は、エピタキシャル層である請求項１から４のいずれかに記載の半導体装置。
  6. 　前記複数のユニットセルが配置される素子領域と、
    　前記半導体基板の前記主面の法線方向から見て、前記素子領域の周囲に位置する終端領域と
    をさらに含み、
    　前記終端領域において、前記炭化珪素半導体層は、表層部に終端構造を有し、
    　前記終端構造は前記チャネル層で覆われており、
    　前記チャネル層のうち前記終端構造上に位置する部分は、第２導電型の不純物を含まないか、あるいは、その部分における第１導電型の不純物濃度よりも低い濃度で第２導電型の不純物を含み、
    　前記チャネル層のうち前記終端構造上に位置する部分の実効不純物濃度は、前記高濃度不純物領域の実効不純物濃度よりも低い、請求項１から５のいずれかに記載の半導体装置。
  7. 　前記チャネル層のうち前記終端構造上に位置する部分は、前記高濃度不純物領域よりも低い濃度で第１導電型の不純物を含み、
    　前記高濃度不純物領域および前記チャネル層のうち前記終端構造上に位置する部分は、第２導電型の不純物を実質的に含んでいない、請求項６に記載の半導体装置。
  8. 　前記半導体装置は金属－絶縁体－半導体電界効果トランジスタを含み、
    　前記第１オーミック電極の電位を基準とする前記第２オーミック電極の電位をＶｄｓ、
    　前記第１オーミックの電位を基準とする前記ゲート電極の電位をＶｇｓ、
    　前記金属－絶縁体－半導体電界効果トランジスタのゲート閾値電圧をＶｔｈ、
    　前記第２オーミック電極から前記第１オーミック電極へ流れる電流の向きを順方向、
    　前記第１オーミック電極から前記第２オーミック電極へ流れる電流の向きを逆方向と定義すると、
    　Ｖｇｓ≧Ｖｔｈの場合、
    　前記チャネル層を介して前記第２オーミック電極と前記第１オーミック電極との間が導通し、
    　０ボルト≦Ｖｇｓ＜Ｖｔｈの場合、
    　前記金属－絶縁体－半導体電界効果トランジスタは、前記順方向に電流を流さず、Ｖｄｓ＜０ボルトのとき、前記第１オーミック電極から前記チャネル層を介して前記第２オーミック電極へ前記逆方向に電流を流すダイオードとして機能する請求項１から７のいずれかに記載の半導体装置。
  9. 　前記チャネル層の前記高濃度不純物領域における不純物濃度の平均をＮ（ｃｍ-3）、厚さをｄ（ｎｍ）とすると、
    ｂ1.3×ｄ＾ａ1.3≦Ｎ＜ｂ0×ｄ＾ａ0
    ｂ0＝１．３４９×１０21
    ａ0＝－１．８２４
    ｂ1.3＝２．３９９×１０20
    ａ1.3＝－１．７７４
    の関係を満足する、請求項８に記載の半導体装置。
  10. 　さらに、
    Ｎ≧ｂ1×ｄ＾ａ1
    ｂ1＝２．１８８×１０20
    ａ1＝－１．６８３
    の関係を満足する、請求項９に記載の半導体装置。
  11. 　さらに、
    Ｎ≧ｂ0.6×ｄ＾ａ0.6
    ｂ0.6＝７．６０９×１０20
    ａ0.6＝－１．８８１
    の関係を満足する、請求項９に記載の半導体装置。
  12. 　ｄが５ｎｍ以上２００ｎｍ以下である、請求項９に記載の半導体装置。
  13. 　ｄが１０ｎｍ以上１００ｎｍ以下である、請求項９に記載の半導体装置。
  14. 　ｄが２０ｎｍ以上７５ｎｍ以下である、請求項９に記載の半導体装置。
  15. 　前記ゲート絶縁膜の厚さは６０ｎｍ以上８０ｎｍ以下である請求項１から１４のいずれかに記載の半導体装置。
  16. 　（ａ）第１導電型の炭化珪素半導体層を表面に有する半導体基板を用意する工程と、
    　（ｂ）前記炭化珪素半導体層内の所定の領域に、複数の第２導電型のボディ領域を互いに間隔をあけて形成する工程であって、前記炭化珪素半導体層において、前記複数のボディ領域のうち隣接する２つのボディ領域の間に位置する領域は接合型電界効果トランジスタ領域となる工程と、
    　（ｃ）各ボディ領域の内部に第１導電型領域を形成する工程と、
    　（ｄ）前記炭化珪素半導体層上に、第１導電型のチャネル層を形成する工程と、
    　（ｅ）前記チャネル層のうち前記ボディ領域上に位置する部分に、第１導電型の高濃度不純物領域が形成され、前記チャネル層のうち前記接合型電界効果トランジスタ領域上に位置する部分に、第１導電型不純物の濃度と第２導電型不純物の濃度との差の絶対値である実効不純物濃度が、前記高濃度不純物領域よりも低い第１導電型の低濃度不純物領域が形成されるように、前記チャネル層の一部に不純物イオンを注入する工程と
    を包含する半導体装置の製造方法。
  17. 　前記工程（ｅ）は、前記チャネル層のうち前記ボディ領域上に位置する部分に、第１導電型の不純物イオンを注入する工程を含む請求項１６に記載の半導体装置の製造方法。
  18. 　前記炭化珪素半導体層の表層部に終端構造を形成する工程（ｆ）をさらに含み、
    　前記工程（ｅ）は、前記チャネル層のうち前記ボディ領域上に位置する部分に、第１導電型の高濃度不純物領域が形成され、前記チャネル層のうち前記接合型電界効果トランジスタ領域上に位置する部分および前記終端構造上に位置する部分に、前記高濃度不純物領域よりも実効不純物濃度の低い低濃度不純物領域が形成されるように、前記チャネル層の一部に不純物イオンを注入する工程である請求項１６に記載の半導体装置の製造方法。
  19. 　前記低濃度不純物領域は、前記高濃度不純物領域よりも低い濃度で第１導電型の不純物を含み、
    　前記高濃度不純物領域および前記低濃度不純物領域は、第２導電型の不純物を実質的に含んでいない、請求項１６から１８のいずれかに記載の半導体装置の製造方法。
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