CN108538915A - 半导体外延晶片、半导体元件以及半导体元件的制造方法 - Google Patents

半导体外延晶片、半导体元件以及半导体元件的制造方法 Download PDF

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Abstract

本发明提供一种半导体外延晶片、半导体元件以及半导体元件的制造方法。半导体外延晶片具备半导体晶片、和配置在半导体晶片的主面上的第1导电型的半导体层。半导体外延晶片具有多个元件区域。多个元件区域各自包括：与半导体层相接的第2导电型的体区域、与体区域相接的第1导电型的源极区域、和配置在半导体层上且配置为与体区域的至少一部分相接的由半导体构成的沟道层。沟道层以1×1018/cm3以上且1×1019/cm3以下的浓度包括第1导电型的杂质，并且沟道层的厚度为10nm以上且100nm以下，与半导体晶片的主面平行的面内的、沟道层的厚度分布与沟道层的第1导电型的杂质的浓度分布具有负相关。

Description

半导体外延晶片、半导体元件以及半导体元件的制造方法
技术领域
本公开涉及半导体外延晶片、半导体元件以及半导体元件的制造方法。
背景技术
碳化硅(Silicon carbide：SiC)是与硅(Si)相比带隙大且高硬度的半导体材料。SiC例如应用于开关元件以及整流元件等功率元件。利用了SiC的功率元件与利用了Si的功率元件相比，例如具有能够降低电力损失的优点。
利用了SiC的代表性半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-Effect Transistor：MISFET)以及肖特基势垒二极管(Schottky-Barrier Diode：SBD)。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)是MISFET的一种。
利用了SiC的MISFET(以下称为“SiC-MISFET”)是利用形成在碳化硅晶片的主面上的碳化硅外延层来形成的。通常，由一个碳化硅晶片来制作多个碳化硅半导体元件(芯片)。在各碳化硅半导体元件中，碳化硅外延层包括漂移层。在碳化硅外延层上，也有时还配置作为沟道层发挥功能的碳化硅层。
在本说明书中，“碳化硅晶片”是指将通过改良Lely法、升华法等制作出的单晶SiC切断/研磨成给定的尺寸而获得的基板。此外，将在碳化硅晶片上形成了碳化硅外延层等碳化硅半导体层的基板称为“碳化硅外延晶片”。“碳化硅外延晶片”也包括在形成有碳化硅外延层的碳化硅晶片仅形成了多个碳化硅半导体元件(SiC-MISFET)或其元件构造的一部分的基板。另外，形成有多个碳化硅半导体元件的碳化硅外延晶片然后被切断(切割)成给定的芯片尺寸，由此多个碳化硅半导体元件相互分离。此外，在本说明书中，将SiC、氮化镓(GaN)等半导体的晶片总称为“半导体晶片”，将在半导体晶片上形成了SiC、GaN等半导体层的基板总称为“半导体外延晶片”。半导体外延晶片也包括仅形成有多个半导体元件或者其元件构造的一部分的基板。
作为SiC-MISFET的沟道层，有时利用具有比较高的杂质浓度的碳化硅层。由此，能够减小电流流经沟道层时的电阻(沟道电阻)成分，因此能够降低SiC-MISFET的导通电阻Ron。
此外，通过提高沟道层的杂质浓度，从而还依赖于沟道层的厚度，但在晶体管动作OFF模式下，能够使SiC-MISFET作为经由沟道层从源极电极向漏极电极流动电流的二极管发挥功能。将这种二极管称为“沟道二极管”。在本说明书中，将从漏极电极向源极电极的朝向定义为“正向”，将从源极电极向漏极电极的朝向定义为“反向”。沟道二极管流动电流的方向为“反向”。沟道二极管的启动电压的绝对值|Vf0|被设定为小于包含在SiC-MISFET内的利用了pn结的二极管(以下称为“体二极管”)的启动电压的绝对值|Vf|。内置沟道二极管的SiC-MISFET例如已被专利文献1以及2公开。
在将SiC-MISFET例如作为电力变换器的开关元件来利用的情况下，在MISFET为截止状态时，有时在电力变换器中流动回流电流。在一般的转换器电路中，相对于SiC-MISFET而以反并联且外接的方式连接SBD等回流二极管，将回流二极管作为回流电流的路径。相对于此，在内置沟道二极管的SiC-MISFET中，无需以外接的方式设置回流二极管，因此具有能够降低部件数的优点。
在先技术文献
专利文献
专利文献1：日本特开2012-104856号公报
专利文献2：国际公开第2010/125819号
专利文献3：日本特开2012-94648号公报
为了提高SiC-MISFET等半导体元件的成品率，要求在与半导体晶片的主面平行的面内(以下称为“半导体晶片面内”)，即，在形成于半导体晶片的多个芯片间或者芯片内，降低栅极阈值电压Vth、导通电阻Ron等元件特性的偏差。详细将后述。
发明内容
发明要解决的课题
本公开的一实施方式提供一种能够降低与半导体晶片的主面平行的面内的元件特性的偏差的半导体外延晶片或者半导体元件。
用于解决课题的手段
本公开的第1形态所涉及的半导体外延晶片具备半导体晶片和配置在半导体晶片的主面上的第1导电型的半导体层。半导体外延晶片具有多个元件区域。多个元件区域各自包括：与半导体层相接的第2导电型的体区域、与体区域相接的第1导电型的源极区域、和配置在半导体层上且配置为与体区域的至少一部分相接的由半导体构成的沟道层。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且沟道层的厚度为10nm以上且100nm以下。与半导体晶片的主面平行的面内的、沟道层的厚度分布与沟道层的第1导电型的杂质的浓度分布具有负相关。
本公开的第2形态所涉及的半导体外延晶片具备半导体晶片、和配置在半导体晶片的主面上的第1导电型的半导体层。半导体外延晶片具有多个元件区域。多个元件区域各自包括：与半导体层相接的第2导电型的体区域、与体区域相接的第1导电型的源极区域、配置在半导体层上且配置为与体区域的至少一部分相接的由半导体构成的沟道层、配置在沟道层上的栅极绝缘膜、和配置在栅极绝缘膜上的栅极电极。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且沟道层的厚度为10nm以上且100nm以下。与半导体晶片的主面平行的面内的、沟道层的厚度分布与栅极绝缘膜的厚度分布具有正相关。
发明效果
根据本公开的上述形态，能够提供一种能够降低与半导体晶片的主面平行的面内的元件特性的偏差的半导体外延晶片或者半导体元件。
附图说明
图1是例示实施方式的碳化硅外延晶片300的俯视图。
图2是例示碳化硅半导体元件200的俯视图。
图3A是例示碳化硅半导体元件200中的单元格(Unit Cell)100的剖视图。
图3B是表示沟道层106的一例的放大剖视图。
图4A是例示通过碳化硅外延晶片300的中心的剖面中的沟道层的厚度以及杂质浓度的分布的图。
图4B是例示碳化硅半导体元件200的某剖面中的沟道层的厚度以及杂质浓度的分布的图。
图5A是例示通过碳化硅外延晶片300的中心的剖面中的沟道层106的厚度以及栅极绝缘膜107的厚度的分布的图。
图5B是例示碳化硅半导体元件200的某剖面中的沟道层106的厚度以及栅极绝缘膜107的厚度的分布的图。
图6A是例示通过碳化硅外延晶片300的中心的剖面中的沟道层106的厚度、沟道层106的杂质浓度、以及栅极绝缘膜107的厚度的分布的图。
图6B是例示碳化硅半导体元件200的某剖面中的沟道层106的厚度、沟道层106的杂质浓度、以及栅极绝缘膜107的厚度的分布的图。
图7A是用于说明碳化硅半导体元件200的制造方法的剖视图。
图7B是用于说明碳化硅半导体元件200的制造方法的剖视图。
图7C是用于说明碳化硅半导体元件200的制造方法的剖视图。
图7D是用于说明碳化硅半导体元件200的制造方法的剖视图。
图7E是用于说明碳化硅半导体元件200的制造方法的剖视图。
图7F是用于说明碳化硅半导体元件200的制造方法的剖视图。
图8A是表示比较例中的沟道层106的厚度分布以及杂质浓度分布的测定结果的图。
图8B是表示比较例中的多个MISFET的栅极阈值电压Vth以及导通电阻Ron的偏差的图。
图9A是表示实施例中的沟道层106的厚度分布以及杂质浓度分布的测定结果的图。
图9B是表示实施例中的多个MISFET的栅极阈值电压Vth以及导通电阻Ron的偏差的图。
符号说明
100：单元格
101：碳化硅基板
102：漂移区域
103：体区域
104：源极区域
105：接触区域
106：沟道层
107：栅极绝缘膜
108：栅极电极
109：源极电极
110：碳化硅外延层
111：层间绝缘层
112：源极布线
114：漏极电极
120：JFET区域
160：高浓度杂质层
161：底层
162：覆盖层
200：碳化硅半导体元件
201：源极焊盘
202：栅极焊盘
300：碳化硅外延晶片
301：碳化硅晶片
Rc：元件区域
Ru：单元格形成区域
具体实施方式
成为本发明的基础的见解如下所述。
如上述，在SiC-MISFET中，例如通过控制沟道层的杂质浓度(载流子浓度)以及厚度，从而在晶体管动作OFF状态下能够作为沟道二极管发挥功能。此时，虽然也依赖于沟道层的厚度，但沟道层的杂质浓度被设定得比较高(例如1×1018cm-3以上)。但是，若提高沟道层的杂质浓度，则SiC-MISFET的栅极阈值电压Vth容易受到沟道层的厚度、杂质浓度等面内偏差的影响。其结果，有可能在形成于碳化硅晶片面的多个芯片间或者芯片内产生栅极阈值电压Vth、导通电阻Ron等元件特性的偏差。根据后述的实验结果可知，在3英寸的碳化硅晶片中，在沟道层的厚度的偏差为±5％、杂质浓度的偏差为±20％时，栅极阈值电压Vth的偏差成为±0.6V，导通电阻Ron的偏差成为±6mΩ。
为了降低元件特性的面内偏差，以往选择沟道层的形成条件以使得沟道层的面内偏差更小。然而，本发明的发明人研讨时发现，根据沟道层的形成方法、条件，要降低沟道层的面内偏差是有限度的。尤其是，在以高浓度包括杂质的沟道层中，难以在碳化硅晶片面内将杂质浓度的偏差抑制至几％以内。此外，若今后碳化硅晶片的大口径化(6英寸、8英寸等)得到发展，则认为降低沟道层的面内偏差变得更加困难。
另外，在利用了碳化硅以外的半导体的MISFET中，若提高沟道层的杂质浓度，则与上述同样，也可以在半导体晶片面内于沟道层产生偏差。
为此，本发明的发明人研讨了即便在沟道层产生面内偏差也能够降低其所引起的元件特性的偏差的方法。其结果发现：使沟道层产生给定的厚度分布以及杂质浓度分布，利用这些分布能够降低元件特性的偏差。并且发现：或者能够利用沟道层的厚度分布以及栅极绝缘膜的厚度分布来降低元件特性的偏差。根据本公开的一实施方式，例如，沟道层的厚度分布所引起的栅极阈值电压Vth变动量、和沟道层的杂质浓度分布所引起的栅极阈值电压Vth变动量相互补偿，因此可提供降低了元件特性的面内偏差的半导体外延晶片或者半导体元件。
本公开的形态的概要如下所述。
本公开的第1形态所涉及的实施方式的半导体外延晶片具备：半导体晶片、和配置在半导体晶片的主面上的第1导电型的半导体层。半导体外延晶片具有多个元件区域。多个元件区域各自包括：第2导电型的体区域、第1导电型的源极区域、和由半导体构成的沟道层。体区域与半导体层相接。源极区域与体区域相接。沟道层配置在半导体层上且配置为与体区域的至少一部分相接。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且沟道层的厚度为10nm以上且100nm以下。与半导体晶片的主面平行的面内的、沟道层的厚度分布与沟道层的第1导电型的杂质的浓度分布具有负相关。
也可以，在将与半导体晶片的主面平行的面内的任意决定的两点a、b处的沟道层的厚度分别设为Da、Db，将两点a、b处的沟道层的第1导电型的杂质的浓度分别设为Ca、Cb的情况下，在Da＞Db时Ca＜Cb，或者，在Da＜Db时Ca＞Cb。
多个元件区域各自例如可以还包括：配置在沟道层上的栅极绝缘膜、和配置在栅极绝缘膜上的栅极电极，与半导体晶片的主面平行的面内的、沟道层的厚度分布与栅极绝缘膜的厚度分布具有正相关。
也可以，与半导体晶片平行的面内的、沟道层的厚度分布中的最大值与最小值之差例如为2nm以上且20nm以下，沟道层的第1导电型的杂质的浓度分布中的最大值与最小值之差例如为2×1017cm-3以上且2×1018cm-3以下。
也可以，沟道层的第1导电型的杂质浓度例如在半导体晶片的中央部比周缘部低，沟道层的厚度例如在半导体晶片的中央部比周缘部高。
本公开的第2形态所涉及的实施方式的半导体外延晶片具备：半导体晶片、和配置在半导体晶片的主面上的第1导电型的半导体层。半导体外延晶片具有多个元件区域。多个元件区域各自包括：第2导电型的体区域、第1导电型的源极区域、由半导体构成的沟道层、栅极绝缘膜、和栅极电极。体区域与半导体层相接。源极区域与体区域相接。沟道层配置在半导体层上且配置为与体区域的至少一部分相接。栅极绝缘膜配置在沟道层上。栅极电极配置在栅极绝缘膜上。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且沟道层的厚度为10nm以上且100nm以下。与半导体晶片平行的面内的、沟道层的厚度分布与栅极绝缘膜的厚度分布具有正相关。
也可以，在将与半导体晶片的主面平行的面内的任意决定的两点a、b处的沟道层的厚度分别设为Da、Db，将两点a、b处的栅极绝缘膜的厚度分别设为Ta、Tb的情况下，在Da＞Db时Ta＞Tb，或者，在Da＜Db时Ta＜Tb。
也可以沟道层以及栅极绝缘膜均在半导体晶片的中央部比周缘部厚。
栅极绝缘膜例如为热氧化膜。
半导体晶片例如为碳化硅晶片，半导体层例如为碳化硅半导体层，沟道层例如由碳化硅半导体构成。
本公开的第3形态所涉及的实施方式的半导体元件具备：半导体基板、第1导电型的半导体层、第2导电型的体区域、第1导电型的源极区域、和由半导体构成的沟道层。半导体层配置在半导体基板的主面上。体区域与半导体层相接。源极区域与体区域相接。沟道层配置在半导体层上且配置为与体区域的至少一部分相接。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且沟道层的厚度为10nm以上且100nm以下。与半导体基板的主面平行的面内的、沟道层的厚度分布与沟道层的第1导电型的杂质的浓度分布具有负相关。
也可以，上述半导体元件例如还包括：配置在沟道层上的栅极绝缘膜、和配置在栅极绝缘膜上的栅极电极，与半导体基板的主面平行的面内的、沟道层的厚度分布与栅极绝缘膜的厚度分布具有正相关。
与半导体基板的主面平行的面内的、沟道层的厚度分布中的最大值与最小值之差例如为1nm以上且5nm以下，沟道层的第1导电型的杂质的浓度分布中的最大值与最小值之差例如为1×1017cm-3以上且1×1018cm-3以下。
与半导体基板的主面平行的面内的、沟道层的厚度分布中的最大值与最小值之差例如为1nm以上且2nm以下，沟道层的第1导电型的杂质的浓度分布中的最大值与最小值之差例如为1×1017cm-3以上且2×1017cm-3以下。
本公开的第4形态所涉及的实施方式的半导体元件具备：半导体基板、第1导电型的半导体层、第2导电型的体区域、第1导电型的源极区域、由半导体构成的沟道层、栅极绝缘膜、和栅极电极。半导体层配置在半导体基板的主面上。体区域与半导体层相接。源极区域与体区域相接。沟道层配置在半导体层上且配置为与体区域的至少一部分相接。栅极绝缘膜配置在沟道层上。栅极电极配置在栅极绝缘膜上。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且沟道层的厚度为10nm以上且100nm以下。与半导体基板的主面平行的面内的、沟道层的厚度分布与栅极绝缘膜的厚度分布具有正相关。
半导体基板例如为碳化硅基板，半导体层例如为碳化硅半导体层，沟道层例如由碳化硅半导体构成。
本公开的第5形态所涉及的实施方式的半导体元件的制造方法包括工序(A)和工序(B)。工序(A)准备半导体外延晶片，该半导体外延晶片具备半导体晶片、和配置在半导体晶片的主面上且包括第1导电型的杂质的半导体层，该半导体外延晶片具有多个元件区域，多个元件区域各自包括与半导体层相接的第2导电型的体区域、和与体区域相接的第1导电型的源极区域。工序(B)通过使半导体在半导体层的表面外延生长，由此形成与体区域的至少一部分相接的沟道层。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且沟道层的厚度为10nm以上且100nm以下。在工序(B)中，控制外延生长的条件，使得与半导体晶片的主面平行的面内的、沟道层的厚度分布与沟道层的第1导电型的杂质的浓度分布具有负相关。
上述的制造方法例如还包括在沟道层上形成栅极绝缘膜的工序(C)。也可以，在工序(B)以及工序(C)中，控制外延生长的条件以及栅极绝缘膜的形成条件，使得与半导体晶片的主面平行的面内的、沟道层的厚度分布与栅极绝缘膜的厚度分布具有正相关。
本公开的第6形态所涉及的实施方式的半导体元件的制造方法包括工序(A)、工序(B)和工序(C)。工序(A)准备半导体外延晶片，该半导体外延晶片具备半导体晶片、和配置在半导体晶片的主面上且包括第1导电型的杂质的半导体层，该半导体外延晶片具有多个元件区域，多个元件区域各自包括与半导体层相接的第2导电型的体区域、和与体区域相接的第1导电型的源极区域。工序(B)通过使半导体在半导体层的表面外延生长，由此形成与体区域的至少一部分相接的沟道层。工序(C)在沟道层上形成栅极绝缘膜。沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且沟道层的厚度为10nm以上且100nm以下。在工序(B)以及工序(C)中，控制外延生长的条件以及栅极绝缘膜的形成条件，使得与半导体晶片的主面平行的面内的、沟道层的厚度分布与栅极绝缘膜的厚度分布具有正相关。
半导体晶片例如为碳化硅晶片，半导体层例如为碳化硅半导体层，沟道层例如由碳化硅半导体构成。
(第1实施方式)
以下，边参照附图边以碳化硅外延晶片以及碳化硅半导体元件(MISFET)为例来说明半导体外延晶片以及半导体元件的第1实施方式。在此，以作为第1导电型而具有n型的导电型、作为第2导电型而具有p型的导电型的MISFET为例来进行说明，但本实施方式的碳化硅半导体元件也可以是作为第1导电型而具有p型的导电型、作为第2导电型而具有n型的导电型的MISFET。
图1是例示本实施方式的碳化硅外延晶片300的俯视图。碳化硅外延晶片300具备第1导电型的碳化硅晶片301、和配置在碳化硅晶片301上的碳化硅半导体层(未图示)。碳化硅半导体层可以是外延层。碳化硅晶片301的直径例如可以为3英寸以上。碳化硅外延晶片300具有排列为二维的多个元件区域Rc。在各元件区域Rc形成有碳化硅半导体元件200整体或者一部分。在仅形成有碳化硅半导体元件200的一部分的情况下，至少形成由碳化硅半导体构成的沟道层即可。
图2是例示碳化硅半导体元件200的俯视图。各碳化硅半导体元件200由排列为二维的多个单元格(未图示)构成。在各碳化硅半导体元件200中，在碳化硅晶片301的主面侧，在多个单元格的上方设置有源极焊盘201以及栅极焊盘202。源极焊盘201以及栅极焊盘202相互绝缘。另外，在本说明书中，有时将碳化硅半导体元件200中的形成有各单元格的区域称呼为“单元格形成区域Ru”。
图3A是例示碳化硅半导体元件200中的两个单元格100的剖视图。
各单元格100包括：第1导电型的碳化硅半导体基板(以下，简单称呼为“碳化硅基板”)101、和配置在碳化硅基板101的主面上的碳化硅外延层(漂移层)110。
碳化硅基板101是碳化硅晶片301的一部分。碳化硅基板101例如是n+基板(n+SiC基板)。
在碳化硅外延层110，配置有第2导电型的体区域(阱区域)103。碳化硅外延层110之中的未配置体区域103的区域是第1导电型的漂移区域102。漂移区域102的表面部之中的被相邻的两个体区域103夹着的区域120，作为JFET区域发挥功能。在本实施方式中，漂移区域102为n-型，体区域103为p型。漂移区域102的杂质浓度以及厚度根据半导体装置所谋求的耐压来适当变更。
在本实施方式中，第1导电型为n型，第2导电型为p型，但n型和p型可以相互调换。另外，“n+”或者“n-”的符号中的上标的“+”或者“-”的标记表示掺杂物的相对浓度。“n+”意味着n型杂质浓度比“n”高，“n-”意味着n型杂质浓度比“n”低。
在体区域103内，配置有第1导电型(在此为n+型)的源极区域104。此外，在体区域103，配置有第2导电型(在此为p+型)的接触区域105。接触区域105是为了降低体区域103与源极电极109之间的接触电阻而形成的。另外，也可以不形成接触区域105。在该情况下，构成为体区域103的一部分与源极电极109直接相接。
在源极区域104上设置有源极电极109。源极电极109与n+型的源极区域104以及p+型的接触区域105这两方电接触。另外，在图示的例子中，源极电极109与沟道层106相接，但也可以不与沟道层106相接。
在碳化硅外延层110上，沟道层106形成为与体区域103相接。沟道层106主要由碳化硅半导体构成，并且包括第1导电型的杂质。沟道层106形成为将源极区域104和JFET区域120相连。沟道层106例如在碳化硅外延层110上通过外延生长而形成。沟道层106之中的位于体区域103与栅极电极108之间且与体区域103相接的部分，作为沟道区域发挥功能。
在沟道层106上配置有栅极绝缘膜107。栅极绝缘膜107的厚度根据施加于栅极电极108的电压来适当选择。在栅极绝缘膜107上设置有栅极电极108。栅极电极108配置为至少覆盖体区域103的表面之中的位于JFET区域120与源极区域104之间的部分。
多个单元格100的栅极电极108例如一体式形成，相互电连接。栅极电极108与图2所示的栅极焊盘202电连接。虽然未图示，但在源极电极109上设置有源极布线。多个单元格100的源极电极109通过源极布线而相互电连接。源极布线与图2所示的源极焊盘201电连接。另一方面，在碳化硅基板101的背面配置有漏极电极114。
在碳化硅半导体元件200中，若将以源极电极109的电位为基准的栅极电极108的电位设为Vgs，将栅极阈值电压设为Vth，则在Vgs≥Vth的情况下，在正向流动电流(晶体管动作ON模式)。在此，沿着箭头90，从漏极电极114经由沟道层106而向源极电极109流动导通电流。另一方面，在0(V)≤Vgs＜Vth的情况下，在正向不流动电流(晶体管动作OFF模式)。在晶体管动作OFF模式下，在Vds＜0(V)时，作为在反向流动电流的沟道二极管发挥功能。在此，沟道二极管沿着箭头91从源极电极109经由沟道层106而向漏极电极114流动电流。
<沟道层106的厚度分布与沟道层106的杂质浓度分布的关系>
在本实施方式中，在碳化硅晶片301面内、或者碳化硅半导体元件200中的碳化硅基板101面内，沟道层106的厚度分布与沟道层106的第1导电型的杂质的浓度分布具有负相关。所谓“负相关”，例如在与碳化硅晶片301或者碳化硅基板101平行的面内，取沟道层106的厚度不同的两点a、b，若将点a、b的沟道层106的厚度分别设为Da、Db，将沟道层106的第1导电型杂质的浓度分别设为Ca、Cb，则是指在Da＞Db时Ca＜Cb、或者在Da＜Db时Ca＞Cb的情况。
另外，在沟道层106具有层叠构造的情况下，沟道层106整体的厚度的分布与沟道层106之中的杂质浓度最高的层(高浓度杂质层)的杂质浓度的分布具有负相关即可。在沟道层106包括n型杂质以及p型杂质这两方的情况下，将n型杂质以及p型杂质的浓度之差的绝对值称呼为沟道层106的有效杂质浓度。在该情况下，沟道层106的厚度分布与沟道层106的第1导电型的有效杂质浓度的分布具有负相关即可。
图4A是例示通过碳化硅外延晶片300的中心的线(例如，图1的A-B线)上的沟道层的厚度以及杂质浓度的分布的图。图4B是例示横穿碳化硅半导体元件200的线(例如，图2的C-D线)上的沟道层的厚度以及杂质浓度的分布的图。
也可以，如图4A所例示的那样，在碳化硅晶片301面内，沟道层106的厚度具有在中央部比周缘部大的同心圆状的分布，并且沟道层106的杂质浓度具有在中央部比周缘部低的同心圆状的分布。或者，虽然未图示，但也可以在碳化硅晶片301面内，沟道层106的厚度具有在中央部比周缘部小的同心圆状的分布，并且沟道层106的杂质浓度具有在中央部比周缘部高的同心圆状的分布。沟道层106的厚度以及杂质浓度的分布可以不是同心圆状。在碳化硅晶片301面内，至少包括一个沟道层106的厚度分布与杂质浓度分布具有负相关的方向即可。例如，虽然未图示，但也可以沟道层106的杂质浓度具有如从一个端部A朝向另一个端部B变高那样的分布，沟道层106具有如从端部B朝向端部A变厚那样的分布。
在碳化硅半导体元件200，也同样在碳化硅基板101面内，至少包括一个沟道层106的厚度分布与杂质浓度分布具有负相关的方向即可。例如，可以如图4B所示，沟道层106具有如从一个端部C朝向另一个端部D变厚那样的分布，沟道层106的杂质浓度具有如从端部D朝向端部C变高那样的分布。
在沟道层106薄时，栅极阈值电压Vth增加，在沟道层106的杂质浓度高时，栅极阈值电压Vth下降。因此，若在面内的两点a、b之中使沟道层106薄的一方的点比另一点的杂质浓度高，则起因于厚度偏差而在两点a、b间产生的栅极阈值电压Vth的变动量被起因于杂质浓度偏差而在两点a、b间产生的变动量补偿。其结果，能够减小两点a、b间的栅极阈值电压Vth之差(绝对值)。
如此，根据本实施方式，在碳化硅外延晶片300或者碳化硅半导体元件200中，能够抵消沟道层106的厚度分布所引起的栅极阈值电压Vth变动量、和沟道层106的杂质浓度分布所引起的栅极阈值电压Vth变动量。因而，能够降低沟道层106的面内偏差所引起的元件特性的偏差，因此能够提高成品率。另外，在此提及的“抵消”，也可以是沟道层106的厚度分布所引起的栅极阈值电压Vth变动量、和沟道层106的杂质浓度分布所引起的栅极阈值电压Vth变动量不完全相互抵消。这些参数的栅极阈值电压Vth变动量的一方被另一方补偿，结果，总计的栅极阈值电压Vth变动变小即可。
优选沟道层106的厚度以及杂质浓度控制为碳化硅半导体元件200能够作为沟道二极管发挥功能。在该情况下，沟道层106的杂质浓度设定得比较高，给栅极阈值电压Vth带来的影响大。因此，通过补偿该栅极阈值电压Vth变动量，从而可获得显著的效果。
另外，在不包含沟道二极管在内的以往的MISFET中，由于沟道层的杂质浓度为1017cm-3级别程度以下，因此沟道层的面内偏差所引起的栅极阈值电压Vth变动不会成为问题的情况较多。例如，专利文献3公开了降低体区域的杂质分布所引起的栅极阈值电压Vth的偏差的方法，但关于沟道层的面内偏差所引起的栅极阈值电压Vth变动并未提及到。当然，关于沟道层的厚度与杂质浓度的相关关系也并未提及到。相对于此，在本申请的实施方式中，由于沟道层的杂质浓度高，因此沟道层的杂质浓度分布所引起的栅极阈值电压Vth变动比体区域的杂质浓度分布所引起的栅极阈值电压Vth变动大。因而，通过抵消沟道层的厚度以及杂质浓度的偏差所引起的栅极阈值电压Vth变动，从而能够实现降低了栅极阈值电压Vth的偏差的碳化硅半导体元件。
<沟道层106的构造>
沟道层106可以为单一的n型杂质层或者p型杂质层。也可以在沟道层106由单一的杂质层构成的情况下，沟道层106的第1导电型杂质的浓度例如为1×1018cm-3以上且1×1019cm-3以下，厚度为10nm以上且100nm以下。
沟道层106可以具有层叠构造。在该情况下，沟道层106可以是层叠n型杂质层或者p型杂质层(以下称呼为“高浓度杂质层”)、和以比高浓度杂质层低的浓度包括杂质的低浓度杂质层的构造。高浓度杂质层的第1导电型杂质的浓度例如可以为1×1018cm-3以上且1×1019cm-3以下。“低浓度杂质层”可以是实质上不包括杂质的未掺杂层。在沟道层106具有层叠构造的情况下，高浓度杂质层的杂质浓度的面内分布与沟道层106整体的厚度的面内分布具有负相关即可。
图3B是表示沟道层106的一例的放大剖视图。沟道层106可以具有从碳化硅基板101侧起例如包括n型的低浓度杂质层或者未掺杂层的底层161、n型的高浓度杂质层160、以及n型的低浓度杂质层或者未掺杂层的覆盖层162的层叠构造。也可以，底层161的厚度为5nm以上且40nm以下，高浓度杂质层160的厚度为10nm以上且40nm以下，覆盖层162的厚度为5nm以上且40nm以下。此外，这些层的合计厚度D例如可以为20nm以上且100nm以下。也可以，底层161的n型杂质浓度小于1×1018cm-3，高浓度杂质层160的n型杂质浓度为1×1018至1×1019cm-3程度，覆盖层162的n型杂质浓度小于1×1018cm-3。另外，各层的杂质浓度未必需要为一定，也可以在各层的厚度方向上具有分布。
通过设置覆盖层162，从而具有如下的优点。在牺牲氧化以及栅极氧化等制造工序中，有时沟道层106的厚度会减少。此时，若沟道层106不具有覆盖层，则高浓度杂质层160的厚度会减少，根据其减少量的偏差，正向的栅极阈值电压以及反向的启动电压等电气特性可能产生偏差。相对于此，通过在高浓度杂质层160的表面形成作为低浓度杂质层的覆盖层162，从而能够抑制Vth灵敏度高的高浓度杂质层160的厚度的减少，因此能够降低MISFET的电气特性的偏差。
此外，通过设置底层161，从而具有如下的优点。在使沟道层106外延生长时，生长初期有时生长速率不稳定，杂质浓度也不稳定。相对于此，使得在生长初期不流动掺杂物气体，作为底层161而使未掺杂层、或者仅包括残留氮的低浓度杂质层生长，生长速率稳定之后使高浓度杂质层160生长，从而能够降低生长初期的生长速率不稳定所引起的杂质浓度的变动。
另外，在图3B中，虽然图示了具有3层构造的沟道层106，但沟道层106也可以具有底层161以及高浓度杂质层160、或者高浓度杂质层160以及覆盖层162的2层构造。或者，也可以具有4层以上的层叠构造。
<沟道层106的厚度分布与栅极绝缘膜107的厚度分布的关系>
也可以除了沟道层106的厚度分布与杂质浓度分布的相关关系(负相关)之外、或者取代该相关关系，在碳化硅晶片301面内或者碳化硅半导体元件200中的碳化硅基板101面内，沟道层106的厚度分布与栅极绝缘膜107的厚度分布具有正相关。所谓“正相关”，例如在与碳化硅晶片301或者碳化硅基板101平行的面内，取沟道层106的厚度不同的两点a、b，若将点a、b处的沟道层106的厚度分别设为Da、Db，将栅极绝缘膜107的厚度分别设为Ta、Tb，则是指在Da＞Db时Ta＞Tb、或者在Da＜Db时Ta＜Tb的情况。
另外，在栅极绝缘膜107是对沟道层106的表面区域进行热氧化而形成的热氧化膜的情况下，优选沟道层106考虑热氧化所引起的消失量而成膜为满足上述的相关关系。
图5A是例示通过碳化硅外延晶片300的中心的线(例如，图1的A-B线)上的沟道层106的厚度以及栅极绝缘膜107的厚度的分布的图。图5B是例示横穿碳化硅半导体元件200的线(例如，图2的C-D线)上的沟道层106的厚度以及栅极绝缘膜107的厚度的分布的图。
也可以如图5A所例示的那样，在碳化硅晶片301面内，沟道层106以及栅极绝缘膜107的厚度均具有在中央部比周缘部大的同心圆状的分布。或者，虽然未图示，但也可以在碳化硅晶片301面内，沟道层106以及栅极绝缘膜107的厚度均具有在中央部比周缘部小的同心圆状的分布。厚度分布也可以不是同心圆状。在碳化硅晶片301面内，至少包括一个沟道层106以及栅极绝缘膜107的厚度分布具有正相关的方向即可。
在碳化硅半导体元件200中也同样，如图5B所例示的那样，在碳化硅基板101面内，至少包括一个沟道层106以及栅极绝缘膜107的厚度分布具有正相关的方向即可。
根据本实施方式，在碳化硅外延晶片300或者碳化硅半导体元件200中，沟道层106的厚度分布所引起的栅极阈值电压Vth变动量、和栅极绝缘膜107的厚度分布所引起的栅极阈值电压Vth变动量相互补偿。因而，能够降低沟道层106的面内偏差所引起的元件特性的偏差。
另外，如图6A所示，也可以在碳化硅晶片301面内，沟道层106的厚度分布以及沟道层106的杂质浓度分布具有负相关，并且沟道层106以及栅极绝缘膜107的厚度分布具有正相关。同样，如图6B所示，也可以在碳化硅基板101面内，沟道层106的厚度分布以及沟道层106的杂质浓度分布具有负相关，并且沟道层106以及栅极绝缘膜107的厚度分布具有正相关。由此，能够更有效地降低碳化硅晶片301或者碳化硅基板101面内的栅极阈值电压Vth的偏差。
(在MISFET的各工序中产生的偏差量以及相对于栅极阈值电压Vth的灵敏度)
本发明的发明人估算出了在MISFET的各工序中产生的偏差量对栅极阈值电压Vth带来的影响，因此以下进行说明。
在MISFET的制造工序中，在碳化硅外延晶片300的面内，可能产生沟道层106的厚度、沟道层106的杂质浓度以及栅极绝缘膜107的厚度、体区域103的杂质浓度、沟道长度L等的偏差。这些可能成为栅极阈值电压Vth的偏差的主要原因。因此，关于各主要原因，计算出偏差量、和相对于栅极阈值电压Vth的灵敏度(Vth灵敏度)。在表1中示出结果。另外，“Vth灵敏度”是指栅极阈值电压Vth相对于单位偏差量的正方向或者负方向的变化量。例如，沟道层106的厚度的Vth灵敏度为-0.15V。这意味着例如在沟道层106的厚度变大(或变小)1nm时栅极阈值电压Vth在负方向上变化0.15V，变低(或变高)0.15V。进而，根据偏差量以及Vth灵敏度，求出了各主要原因所引起的栅极阈值电压Vth偏差量、和这些主要原因所引起的栅极阈值电压Vth的偏差量的合计(总计Vth偏差量)，因此在表1中一并示出。
根据表1可知，栅极阈值电压Vth的偏差的主要的原因是沟道层106的厚度、沟道层106的杂质浓度以及栅极绝缘膜107的厚度的偏差。通过抵消这些主要原因所引起的栅极阈值电压Vth变动量，从而能够大幅降低总计Vth偏差量。
例如，沟道层106的厚度偏差所引起的栅极阈值电压Vth变动量用沟道层106的杂质浓度的偏差所引起的栅极阈值电压Vth变动量进行补偿，从而如表1所示那样，能够将总计Vth偏差量降低±1.1V～±0.5V。
进而，也可以将栅极绝缘膜107的厚度分布控制为与沟道层106的厚度分布具有正相关。由此，沟道层106的厚度的偏差所引起的栅极阈值电压Vth变动量能够用沟道层106的杂质浓度以及栅极绝缘膜107的厚度的偏差所引起的栅极阈值电压Vth变动量进行补偿。因此，如表1所示那样，能够将总计Vth偏差量降低±0.35V。
根据该估算结果能够确认，通过控制在各工序中可能产生的厚度或者浓度的偏差量的分布，从而能够降低总计Vth偏差量。
【表1】
<碳化硅半导体元件200的制造方法>
接下来，边参照附图边说明本实施方式的碳化硅半导体元件200的制造方法。
图7A～图7F分别是用于说明碳化硅半导体元件200的制造方法的剖视图。图7A表示碳化硅外延晶片300的一部分。图7B～图7F表示碳化硅外延晶片300中的一个单元格形成区域Ru。
首先，如图7A所示，在碳化硅晶片301的主面上，通过外延生长而使第1导电型(n型)的碳化硅外延层110生长，来获得碳化硅外延晶片300。
作为碳化硅晶片301，例如利用使4H-SiC(0001)面在[11-20]方向上偏斜4°的偏切基板。碳化硅晶片301的直径例如为75mm。碳化硅晶片301为n型，碳化硅晶片301中的杂质浓度例如为5×1018cm-3以上且1×1019cm-3以下程度。
在碳化硅外延层110的形成工序中，首先，在外延生长前进行碳化硅晶片301的升温。在该升温过程中，不供给原料气体，在至少包括氢的气氛中对碳化硅晶片301进行加热。在碳化硅晶片301的温度(晶片温度)达到了给定的生长温度(在此为1600℃)的时间点，开始原料气体和作为掺杂物气体的氮的供给。如此，在碳化硅晶片301的主面上，例如形成厚度为5μm以上且100μm以下程度(例如10μm)的碳化硅外延层110。碳化硅外延层110的n型杂质浓度设定得比碳化硅晶片301的n型杂质浓度低，例如为1×1014cm-3以上且1×1017cm-3以下(例如1×1016cm-3)。
接下来，如图7B所示，在单元格形成区域Ru中，在碳化硅外延层110之中的被选择的区域注入p型或者n型的杂质离子，由此形成体区域103、源极区域104以及接触区域105。
具体而言，在碳化硅外延层110上形成例如由SiO2构成的掩模(未图示)，在未形成掩模的区域注入p型杂质离子(例如Al离子或者B离子)，从而形成体区域103。体区域103的宽度例如为5μm以上且10μm以下。体区域103中的p型杂质的浓度例如为1×1017cm-3以上且1×1020cm-3以下。
进而，在接触区域105注入n型杂质离子(例如氮离子)，从而形成源极区域104。源极区域104中的n型杂质的浓度例如为1×1018cm-3以上且1×1021cm-3以下。
此外，在体区域103内注入p型杂质离子，形成接触区域105。接触区域105中的p型杂质的浓度例如为1×1019cm-3以上且1×1021cm-3以下。
在离子注入后，除去掩模来进行活性化退火。活性化退火例如在惰性气氛中以1700℃程度的温度进行30分钟左右。
接下来，如图7C所示，在包括体区域103、源极区域104以及接触区域105的碳化硅外延层110的表面整体，通过外延生长形成沟道层106。在本实施方式中，作为掺杂物气体供给氮，由此形成沟道层106。沟道层106的平均浓度例如约为1×1018cm-3以上且1×1019cm-3以下。沟道层106的平均厚度例如为20nm以上且100nm以下。
在本实施方式中，通过控制沟道层106的外延生长条件，从而使沟道层106的厚度以及/或者浓度故意产生给定的面内分布。外延生长条件例如包括原料气体的供给量以及供给比、生长压力、生长温度等参数。
沟道层106的厚度分布能够根据生长温度、生长压力、气体流量等来控制。例如，若将生长温度设定得高(例如超过1500℃且1600℃以下)，则能够使得沟道层106的厚度在碳化硅晶片301的中央部比周缘部小(中央部＜周缘部)。反之，若将生长温度设定得低(例如1400℃以上且1500℃以下)，则能够使得沟道层106的厚度在碳化硅晶片301的中央部比周缘部大(中央部＞周缘部)。作为沟道层106的厚度分布改变的机理，认为是通过改变生长温度、生长压力、气体流量等从而外延生长炉的温度分布、气体的流速等变化，从外延生长炉的上游至下游而原料气体被热分解的曲线变化的缘故。晶片表面上的沟道层106的杂质浓度分布例如能够通过改变原料气体流量、原料气体中包含的碳和硅的原子数比(C/Si比)，进而改变晶片面内的温度分布等，由此来控制。例如，若将C/Si比设定得高(例如1.6以上且2.2以下)，则能够使得沟道层106的杂质浓度在碳化硅晶片301的中央部比周缘部大(中央部＞周缘部)。反之，若将C/Si比设定得低(例如1.0以上且1.6以下)，则能够使得沟道层106的杂质浓度在碳化硅晶片301的中央部比周缘部小(中央部＜周缘部)。此外，根据实验可知杂质浓度与膜厚相比相对于晶片温度的灵敏度高，晶片温度分布也对杂质分布带来影响。作为杂质分布改变的机理，认为是由于晶片面内的温度分布、和原料气体流量、C/Si比的平衡等而晶片面内的有效的C/Si比改变，从而使得杂质浓度在中央部比周缘部大或者在中央部比周缘部小。
接下来，如图7D所示，例如使沟道层106的表面部分热氧化，由此在碳化硅外延层110的表面形成栅极绝缘膜107。栅极绝缘膜107可以是氧化膜、氮氧化膜、或者这些膜的层叠膜。在此，作为栅极绝缘膜107，例如在1100℃以上且1400℃以下的温度下对碳化硅外延层110的表面进行热氧化，由此形成热氧化(SiO2)膜。栅极绝缘膜107的厚度例如为40nm以上且80nm以下。另外，也可以取代热氧化膜而在碳化硅外延层110上通过CVD法形成SiO2膜。
在作为栅极绝缘膜107而形成热氧化膜的情况下，栅极绝缘膜107的厚度分布例如能够根据晶片附近的氧浓度分布来控制。例如，在将多个晶片排列配置于基板保持用部件而使得相邻的两个晶片空开一定的间隔对置的多片装载的氧化炉中，供给的气体流量(例如氧、氮、氩等)少的情况下，气体的流动堵塞。因而，与晶片周缘部相比，在晶片中心附近氧不易到达，因此氧浓度变低，晶片中心附近的栅极绝缘膜107变薄(中央部＜周缘部)。另一方面，在供给的气体流量(氧、氮、氩等)适当的情况下，能够抑制如前述那样的氧不易到达晶片中心附近这一情况。然而，在晶片周缘部，基板保持用部件会消耗氧，因此晶片周缘部的栅极绝缘膜107变薄(中央部＞周缘部)。此外，通过变更设置晶片的部件的构造来控制晶片面内的温度分布，从而也能够控制栅极绝缘膜107的厚度分布。
接着，如图7E所示，在栅极绝缘膜107上形成栅极电极108。栅极电极108例如能够通过利用LPCVD(low pressure chemical vapor deposition：低压力化学气相沉积)装置，在栅极绝缘膜107上沉积掺杂了磷的多晶硅(poly-Si膜)，由此来形成。
接下来，如图7F所示，形成源极电极109以及漏极电极114。
首先，例如通过CVD法沉积层间绝缘层111以覆盖栅极电极108。层间绝缘层111可以由SiO2构成。此后，在层间绝缘层111形成源极电极用的开口部。接着，在层间绝缘层111的开口部内形成源极电极109。在此，首先，在开口部内形成例如厚度50nm以上且100nm以下程度的镍膜，在惰性气氛内，例如进行950℃、5分钟的热处理，使镍与碳化硅表面反应。由此，形成由镍硅化物构成的源极电极109。源极电极109与源极区域104的一部分以及接触区域105形成欧姆接触。此外，在碳化硅基板101的背面上形成漏极电极114。例如，在碳化硅基板101的背面，沉积厚度为150nm程度的钛，进行同样的热处理，使钛与碳化硅表面反应。由此，形成由钛硅化物构成的漏极电极114。漏极电极114与碳化硅基板101形成欧姆接触。此后，在层间绝缘层111上以及层间绝缘层111的开口部内，形成在开口部内与源极电极109相接的源极布线112。
通过以上的工序，在碳化硅外延晶片300的各元件区域形成包括多个单元格100的元件构造。虽然未图示，但此后将碳化硅外延晶片300按元件(芯片)进行切断。由此，获得多个碳化硅半导体元件(MISFET)200。
在本实施方式中，使沟道层106的厚度、沟道层106的杂质浓度或者栅极绝缘膜107的厚度故意产生给定的分布。这些参数的分布中的最大值与最小值之差可以调整为能够有效地降低栅极阈值电压Vth的偏差。
也可以，碳化硅晶片301面内的、沟道层106的厚度分布中的最大值与最小值之差例如为2nm以上且20nm以下，沟道层106的第1导电型的杂质的浓度分布中的最大值与最小值之差例如为2×1017cm-3以上且2×1018cm-3以下。由此，能够更有效地降低Vth的偏差。另外，各元件区域中的厚度等的分布比上述的碳化硅晶片301整体的分布小。例如，也可以，碳化硅基板101面内的、沟道层106的厚度分布中的最大值与最小值之差为1nm以上且5nm以下，沟道层106的第1导电型的杂质的浓度分布中的最大值与最小值之差例如为1×1017cm-3以上且1×1018cm-3以下。由此，能够使碳化硅半导体元件200中的单元格间的栅极阈值电压Vth的偏差为例如±0.5V以下。优选的是，沟道层106的厚度分布中的最大值与最小值之差为1nm以上且2nm以下，沟道层106的第1导电型的杂质浓度分布中的最大值与最小值之差可以为1×1017cm-3以上且2×1017cm-3以下。由此，能够使碳化硅半导体元件200中的单元格间的栅极阈值电压Vth的偏差为例如±0.3V以下。
(实施例以及比较例)
由于试制实施例以及比较例的MISFET，并测定了碳化硅晶片301面内的元件特性的偏差，因此说明其方法以及结果。
作为实施例，在直径为75mm(3英寸)的碳化硅晶片301上试制了多个MISFET。将试制出的MISFET的体区域103的p型杂质浓度设为2×1019cm-3，将栅极绝缘膜107的厚度设为70nm，将沟道长度设为0.5μm。作为沟道层106，形成了从基板侧起包括底层、高浓度杂质层以及覆盖层的层叠沟道层。将高浓度杂质层的n型杂质的平均浓度设为1.2×1018cm-3，将厚度设为20nm。底层设为厚度17nm的未掺杂层，覆盖层设为厚度20nm的未掺杂层。将沟道层106的各层的合计厚度的平均设为57nm。此外，将使沟道层106外延生长时的生长温度设为1470℃，将生长压力设为200hPa，将原料气体的供给比(C/Si比)设为1.2。
作为比较例，除了将沟道层106的生长温度设为1550℃的点以外，以与实施例同样的方法，在碳化硅晶片301上试制了多个MISFET。
接下来，测定了实施例以及比较例中的沟道层106的、碳化硅外延晶片300面内的厚度分布以及杂质浓度分布。在此，在通过碳化硅外延晶片300的中心的剖面中，测定从一方的周缘到另一方的周缘的5点(p1～p5)的厚度以及杂质浓度，求出分布。测定点p1、p5位于碳化硅外延晶片300的周缘部，测定点p3位于碳化硅外延晶片300的中心部。进而，对于实施例以及比较例的多个MISFET，求出导通电流为1mA时的栅极阈值电压Vth、和导通电流为50A时的导通电阻Ron。
图8A是比较例中的沟道层106的厚度分布以及杂质浓度分布的测定结果，图8B是表示比较例中的多个MISFET的栅极阈值电压Vth以及导通电阻Ron的偏差的图。图9A是实施例中的沟道层106的厚度分布以及杂质浓度分布的测定结果，图9B是表示实施例中的多个MISFET的栅极阈值电压Vth以及导通电阻Ron的偏差的图。
在比较例中，如图8A所示，沟道层106的杂质浓度在碳化硅外延晶片300的中央部比周缘部低，沟道层106的厚度在碳化硅外延晶片300的中央部比周缘部小。即，沟道层106的杂质浓度分布以及厚度分布具有正相关。杂质浓度的偏差为±20％(±2×1017cm-3)，杂质浓度的最大值与最小值之差为4×1017cm-3。沟道层106的厚度的偏差为±5％(±3nm)，厚度的最大值与最小值之差为6nm。在比较例中，如图8B所示，可知，在形成于碳化硅外延晶片300的MISFET间，栅极阈值电压Vth以及导通电阻Ron产生大的偏差。例如，栅极阈值电压Vth的偏差为1.5V以上。认为这是因为，沟道层106的杂质浓度分布以及厚度分布具有正相关，沟道层106的厚度分布所引起的Vth变动量和杂质浓度分布所引起的Vth变动量相加，因此Vth偏差量增大了。
相对于此，在实施例中，如图9A所示，沟道层106的杂质浓度与比较例相同，但沟道层106的厚度在碳化硅外延晶片300的中央部比周缘部大。即，沟道层106的杂质浓度分布以及厚度分布具有负相关。杂质浓度的偏差为±20％(±2×1017cm-3)，杂质浓度的最大值与最小值之差为4×1017cm-3，沟道层106的厚度的偏差量为±5％(±3nm)，厚度的最大值与最小值之差为6nm，均与比较例相同。在实施例中，如图9B所示，可知，栅极阈值电压Vth以及导通电阻Ron的偏差与比较例相比大幅降低。实施例中的栅极阈值电压Vth的偏差为0.5V程度。认为这是因为，沟道层106的杂质浓度分布以及厚度分布具有负相关，沟道层106的厚度分布所引起的Vth变动量被杂质浓度分布所引起的Vth变动量补偿，结果Vth偏差量减少了。
因此，确认出，通过控制沟道层106的杂质浓度分布以及厚度分布，从而能够降低碳化硅晶片301面内的Vth偏差。
如前所述，也可以将栅极绝缘膜107的厚度分布控制为与沟道层106的厚度分布具有正相关。例如，沟道层106以及栅极绝缘膜107均可以形成为在中央部比周缘部厚。由此，沟道层106的厚度偏差所引起的Vth变动量能够用沟道层106的杂质浓度偏差以及栅极绝缘膜107的厚度偏差所引起的Vth变动量这两方进行补偿，因此能够进一步降低Vth偏差量。
本实施方式中的碳化硅半导体元件不限定于平面构造的纵型MISFET，可以为沟槽构造的纵型MISFET。或者，可以为在碳化硅晶片的主面上配置有源极电极以及漏极电极的横型MISFET。或者，也可以为结型场效应晶体管(Junction Field Effect Transistor：JFET)等。进而，也能够利用与碳化硅外延层110不同的导电型的碳化硅晶片来制造绝缘栅型双极性晶体管(Insulated Gate Bipolar Transistor：IGBT)。
进而，除了碳化硅之外，还能够应用于利用了氮化镓(GaN)、氧化镓(Ga2O3)、金刚石等的其他宽带隙半导体的半导体外延晶片以及半导体元件。此外，还能够应用于利用了硅的半导体外延晶片以及半导体元件。
产业上的可利用性
本说明书中公开的技术例如在电力变换器所利用的半导体器件用途中是有用的。尤其是，在用于搭载于车载用、工业设备用等的电力变换器的功率半导体器件用途中是有用的。

Claims (24)

1.一种半导体外延晶片，具备：
半导体晶片；和
第1导电型的半导体层，配置在所述半导体晶片的主面上，
所述半导体外延晶片具有多个元件区域，
所述多个元件区域各自包括：
第2导电型的体区域，与所述半导体层相接；
第1导电型的源极区域，与所述体区域相接；和
由半导体构成的沟道层，配置在所述半导体层上且配置为与所述体区域的至少一部分相接，
所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且所述沟道层的厚度为10nm以上且100nm以下，
与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述沟道层的所述第1导电型的杂质的浓度分布具有负相关。
2.根据权利要求1所述的半导体外延晶片，其中，
在将与所述半导体晶片的所述主面平行的面内的任意决定的两点a、b处的所述沟道层的厚度分别设为Da、Db，将所述两点a、b处的所述沟道层的第1导电型的杂质的浓度分别设为Ca、Cb的情况下，在Da＞Db时Ca＜Cb，或者，在Da＜Db时Ca＞Cb。
3.根据权利要求1或2所述的半导体外延晶片，其中，
所述多个元件区域各自还包括：
栅极绝缘膜，配置在所述沟道层上；和
栅极电极，配置在所述栅极绝缘膜上，
与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。
4.根据权利要求1或2所述的半导体外延晶片，其中，
与所述半导体晶片的所述主面平行的面内的、所述沟道层的所述厚度分布中的最大值与最小值之差为2nm以上且20nm以下，所述沟道层的所述第1导电型的杂质的所述浓度分布中的最大值与最小值之差为2×1017cm-3以上且2×1018cm-3以下。
5.根据权利要求1或2所述的半导体外延晶片，其中，
所述沟道层的所述第1导电型的杂质的所述浓度在所述半导体晶片的中央部比周缘部低，所述沟道层的所述厚度在所述半导体晶片的中央部比周缘部高。
6.根据权利要求3所述的半导体外延晶片，其中，
所述栅极绝缘膜为热氧化膜。
7.根据权利要求1所述的半导体外延晶片，其中，
所述半导体晶片为碳化硅晶片，所述半导体层为碳化硅半导体层，所述沟道层由碳化硅半导体构成。
8.一种半导体外延晶片，具备：
半导体晶片；和
第1导电型的半导体层，配置在所述半导体晶片的所述主面上，
所述半导体外延晶片具有多个元件区域，
所述多个元件区域各自包括：
第2导电型的体区域，与所述半导体层相接；
第1导电型的源极区域，与所述体区域相接；
由半导体构成的沟道层，配置在所述半导体层上且配置为与所述体区域的至少一部分相接；
栅极绝缘膜，配置在所述沟道层上；和
栅极电极，配置在所述栅极绝缘膜上，
所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且所述沟道层的厚度为10nm以上且100nm以下，
与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。
9.根据权利要求8所述的半导体外延晶片，其中，
在将与所述半导体晶片的所述主面平行的面内的任意决定的两点a、b处的所述沟道层的厚度分别设为Da、Db，将所述两点a、b处的所述栅极绝缘膜的厚度分别设为Ta、Tb的情况下，在Da＞Db时Ta＞Tb，或者，在Da＜Db时Ta＜Tb。
10.根据权利要求8或9所述的半导体外延晶片，其中，
所述沟道层以及所述栅极绝缘膜均在所述半导体晶片的中央部比周缘部厚。
11.根据权利要求8或9所述的半导体外延晶片，其中，
所述栅极绝缘膜为热氧化膜。
12.根据权利要求8或9所述的半导体外延晶片，其中，
所述半导体晶片为碳化硅晶片，所述半导体层为碳化硅半导体层，所述沟道层由碳化硅半导体构成。
13.一种半导体元件，具备：
半导体基板；
第1导电型的半导体层，配置在所述半导体基板的主面上；
第2导电型的体区域，与所述半导体层相接；
第1导电型的源极区域，与所述体区域相接；和
由半导体构成的沟道层，配置在所述半导体层上且配置为与所述体区域的至少一部分相接，
所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且所述沟道层的厚度为10nm以上且100nm以下，
与所述半导体基板的所述主面平行的面内的、所述沟道层的厚度分布与所述沟道层的所述第1导电型的杂质的浓度分布具有负相关。
14.根据权利要求13所述的半导体元件，其中，
还包括：
栅极绝缘膜，配置在所述沟道层上；和
栅极电极，配置在所述栅极绝缘膜上，
与所述半导体基板的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。
15.根据权利要求13或14所述的半导体元件，其中，
与所述半导体基板的所述主面平行的面内的、所述沟道层的所述厚度分布中的最大值与最小值之差为1nm以上且5nm以下，所述沟道层的所述第1导电型的杂质的所述浓度分布中的最大值与最小值之差为1×1017cm-3以上且1×1018cm-3以下。
16.根据权利要求13所述的半导体元件，其中，
与所述半导体基板的所述主面平行的面内的、所述沟道层的所述厚度分布中的最大值与最小值之差为1nm以上且2nm以下，所述沟道层的所述第1导电型的杂质的所述浓度分布中的最大值与最小值之差为1×1017cm-3以上且2×1017cm-3以下。
17.根据权利要求13所述的半导体元件，其中，
所述半导体基板为碳化硅基板，所述半导体层为碳化硅半导体层，所述沟道层由碳化硅半导体构成。
18.一种半导体元件，具备：
半导体基板；
第1导电型的半导体层，配置在所述半导体基板的主面上；
第2导电型的体区域，与所述半导体层相接；
第1导电型的源极区域，与所述体区域相接；
由半导体构成的沟道层，配置在所述半导体层上且配置为与所述体区域的至少一部分相接；
栅极绝缘膜，配置在所述沟道层上；和
栅极电极，配置在所述栅极绝缘膜上，
所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且所述沟道层的厚度为10nm以上且100nm以下，
与所述半导体基板的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。
19.根据权利要求18所述的半导体元件，其中，
所述半导体基板为碳化硅基板，所述半导体层为碳化硅半导体层，所述沟道层由碳化硅半导体构成。
20.一种半导体元件的制造方法，包括：
工序(A)，准备半导体外延晶片，所述半导体外延晶片具备半导体晶片、和配置在所述半导体晶片的主面上且包括第1导电型的杂质的半导体层，所述半导体外延晶片具有多个元件区域，所述多个元件区域各自包括与所述半导体层相接的第2导电型的体区域、和与所述体区域相接的第1导电型的源极区域；和
工序(B)，通过使半导体在所述半导体层的表面外延生长，由此形成与所述体区域的至少一部分相接的沟道层，
所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且所述沟道层的厚度为10nm以上且100nm以下，
在所述工序(B)中，控制外延生长的条件，使得与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述沟道层的所述第1导电型的杂质的浓度分布具有负相关。
21.根据权利要求20所述的半导体元件的制造方法，其中，
还包括：工序(C)，在所述沟道层上形成栅极绝缘膜，
在所述工序(B)以及所述工序(C)中，控制所述外延生长的条件以及所述栅极绝缘膜的形成条件，使得与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。
22.根据权利要求20所述的半导体元件的制造方法，其中，
所述半导体晶片为碳化硅晶片，所述半导体层为碳化硅半导体层，所述沟道层由碳化硅半导体构成。
23.一种半导体元件的制造方法，包括：
工序(A)，准备半导体外延晶片，所述半导体外延晶片具备半导体晶片、和配置在所述半导体晶片的主面上且包括第1导电型的杂质的半导体层，所述半导体外延晶片具有多个元件区域，所述多个元件区域各自包括与所述半导体层相接的第2导电型的体区域、和与所述体区域相接的第1导电型的源极区域；
工序(B)，通过使半导体在所述半导体层的表面外延生长，由此形成与所述体区域的至少一部分相接的沟道层；和
工序(C)，在所述沟道层上形成栅极绝缘膜，
所述沟道层以1×1018cm-3以上且1×1019cm-3以下的浓度包括第1导电型的杂质，并且所述沟道层的厚度为10nm以上且100nm以下，
在所述工序(B)以及所述工序(C)中，控制外延生长的条件以及所述栅极绝缘膜的形成条件，使得与所述半导体晶片的所述主面平行的面内的、所述沟道层的厚度分布与所述栅极绝缘膜的厚度分布具有正相关。
24.根据权利要求23所述的半导体元件的制造方法，其中，
所述半导体晶片为碳化硅晶片，所述半导体层为碳化硅半导体层，所述沟道层由碳化硅半导体构成。
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