JP2660446B2 - 微小なｍｉｓ型ｆｅｔとその製造方法 - Google Patents
微小なｍｉｓ型ｆｅｔとその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はMIS（金属・絶縁体・半導体）型FET（電界効
果トランジスタ）の製造方法に関し、特に、ソース・ド
レイン領域の間のチャンネル層が短い微小なMIS型FETと
その製造方法に関するものである。
果トランジスタ）の製造方法に関し、特に、ソース・ド
レイン領域の間のチャンネル層が短い微小なMIS型FETと
その製造方法に関するものである。
［従来の技術］ 半導体デバイスが微小化されるに従って、スケーリン
グ則によって半導体基板の不純物濃度が高くされる傾向
にある。また、微小な半導体デバイスにおいて電源電圧
を低くしたりしきい値電圧を低くするために、低温で動
作させられる半導体デバイスが検討されている。
グ則によって半導体基板の不純物濃度が高くされる傾向
にある。また、微小な半導体デバイスにおいて電源電圧
を低くしたりしきい値電圧を低くするために、低温で動
作させられる半導体デバイスが検討されている。
第15A図ないし第15F図は、約0.3μｍの長さと約10μ
ｍの幅のチャンネルを有する従来の微小なｎチャンネル
MISFETの構造とその製造過程を示す断面図である。
ｍの幅のチャンネルを有する従来の微小なｎチャンネル
MISFETの構造とその製造過程を示す断面図である。
第15A図を参照し、約100KeVの加速電圧と約５×1013
／cm2のドース割合で、矢印で示されているようにボロ
ンイオンB+がｐ型シリコン基板101（通常は1015／cm3の
不純物濃度を有している）内に注入される。その後、注
入された不純物は1000℃以上の温度で数時間ドライブ拡
散させられ、第16A図に示されたような不純物濃度分布
が得られる。第16A図は、第15A図中の線16A−16Aに沿っ
た断面における基板101中の不純物濃度分布を示してい
る。横軸はシリコン基板101の表面からの深さ（nm）を
表わし、縦軸は不純物濃度（cm-3）を表わしている。す
なわち、シリコン基板101の表面近傍の不純物濃度は約
１×1017／cm3に高められる。
／cm2のドース割合で、矢印で示されているようにボロ
ンイオンB+がｐ型シリコン基板101（通常は1015／cm3の
不純物濃度を有している）内に注入される。その後、注
入された不純物は1000℃以上の温度で数時間ドライブ拡
散させられ、第16A図に示されたような不純物濃度分布
が得られる。第16A図は、第15A図中の線16A−16Aに沿っ
た断面における基板101中の不純物濃度分布を示してい
る。横軸はシリコン基板101の表面からの深さ（nm）を
表わし、縦軸は不純物濃度（cm-3）を表わしている。す
なわち、シリコン基板101の表面近傍の不純物濃度は約
１×1017／cm3に高められる。
第15B図を参照して、400nm以上の厚さを有する分離酸
化膜102が熱酸化によって形成される。分離酸化膜102下
には、予めボロンイオンが選択的に注入されていて、約
１×1018／cm3の不純物濃度を有するチャンネルカット
領域103が形成される。
化膜102が熱酸化によって形成される。分離酸化膜102下
には、予めボロンイオンが選択的に注入されていて、約
１×1018／cm3の不純物濃度を有するチャンネルカット
領域103が形成される。
第15C図を参照して、しきい値電圧の制御のために、3
0〜40KeVの加速電圧と約２×1013／cm2のドース割合
で、矢印で示されているようにボロンイオンB+が基板10
1内に浅く注入される。その結果、第16B図に示されてい
るような不純物濃度分布が得られる。第16B図は、第15C
図中の線16B−16Bに沿った断面における基板101中の不
純物濃度分布を示している。すなわち、基板101の表面
近傍に１×1018／cm3を越える不純物濃度のピークが形
成される。
0〜40KeVの加速電圧と約２×1013／cm2のドース割合
で、矢印で示されているようにボロンイオンB+が基板10
1内に浅く注入される。その結果、第16B図に示されてい
るような不純物濃度分布が得られる。第16B図は、第15C
図中の線16B−16Bに沿った断面における基板101中の不
純物濃度分布を示している。すなわち、基板101の表面
近傍に１×1018／cm3を越える不純物濃度のピークが形
成される。
第15D図を参照して、厚さ約7nmのゲート絶縁酸化膜10
4が形成される。ゲート絶縁膜104上には、約300nmの厚
さを有するｎ型多結晶シリコンのゲート電極105が形成
される。
4が形成される。ゲート絶縁膜104上には、約300nmの厚
さを有するｎ型多結晶シリコンのゲート電極105が形成
される。
第15E図を参照して、ゲート電極105と分離酸化膜102
をマスクとして用いながら、50KeVの加速電圧と１×10
15〜５×1015／cm2のドース割合で砒素イオンが基板101
内に注入される。注入された砒素イオンは800℃〜900℃
の温度で約30分間アニーリングされ、それによって、ソ
ース・ドレイン領域106が形成される。そのとき、第15E
図中の線16C−16Cに沿った断面における基板101中のボ
ロン濃度は、第16C図中に示されているようになる。す
なわち、基板101の表面近傍におけるがボロン濃度のピ
ークが１×1018／cm3より少し低くなっている。
をマスクとして用いながら、50KeVの加速電圧と１×10
15〜５×1015／cm2のドース割合で砒素イオンが基板101
内に注入される。注入された砒素イオンは800℃〜900℃
の温度で約30分間アニーリングされ、それによって、ソ
ース・ドレイン領域106が形成される。そのとき、第15E
図中の線16C−16Cに沿った断面における基板101中のボ
ロン濃度は、第16C図中に示されているようになる。す
なわち、基板101の表面近傍におけるがボロン濃度のピ
ークが１×1018／cm3より少し低くなっている。
第15F図を参照して、約600nm厚さの層間絶縁膜107が
堆積され、コンタクトホール107aがあけられる。その
後、アルミニウムのような金属の層が堆積され、それを
パターニングすることによってソース・ドレイン電極10
8が形成される。これによって、先行技術による微細な
ｎチャンネルMISFETが完成する。
堆積され、コンタクトホール107aがあけられる。その
後、アルミニウムのような金属の層が堆積され、それを
パターニングすることによってソース・ドレイン電極10
8が形成される。これによって、先行技術による微細な
ｎチャンネルMISFETが完成する。
第17A図を参照して、第15F図のＮチャンネルMISFETに
おけるゲート電圧VGとドレイン電流IDとの関係が示され
ている。横軸はゲート電圧VG（Ｖ）を表わし、縦軸はド
レイン電流ID（mA）を表わしている。第17A図におい
て、基板電位とソース電位は0Vにされ、ドレイン電位VD
は0.1Vにされている。ドレイン電圧VD＝0.1VのときのMI
SFETのトンラスコンダクタンスgmは、 で表わされ、約0.3μｍの長さと約10μｍの幅のチャン
ネルを有する従来の微細なｎチャンネルMISFETはコンダ
クタンスgm≒480μＳ（Ｓ＝1/Ω）を有することがわか
る。
おけるゲート電圧VGとドレイン電流IDとの関係が示され
ている。横軸はゲート電圧VG（Ｖ）を表わし、縦軸はド
レイン電流ID（mA）を表わしている。第17A図におい
て、基板電位とソース電位は0Vにされ、ドレイン電位VD
は0.1Vにされている。ドレイン電圧VD＝0.1VのときのMI
SFETのトンラスコンダクタンスgmは、 で表わされ、約0.3μｍの長さと約10μｍの幅のチャン
ネルを有する従来の微細なｎチャンネルMISFETはコンダ
クタンスgm≒480μＳ（Ｓ＝1/Ω）を有することがわか
る。
第17B図を参照して、第15F図のMISFETにおけるドレイン
電圧VDとドレイン電流IDとの関係が示されている。横軸
はドレイン電圧VD（Ｖ）を表わし、縦軸はドレイン電流
ID（mA）で表わしている。第17B図において、基板電位
ソース電位は0Vにされ、ゲート電圧VGは5Vにされてい
る。
電圧VDとドレイン電流IDとの関係が示されている。横軸
はドレイン電圧VD（Ｖ）を表わし、縦軸はドレイン電流
ID（mA）で表わしている。第17B図において、基板電位
ソース電位は0Vにされ、ゲート電圧VGは5Vにされてい
る。
第18A図を参照して、従来のｎチャンネルMISFETをド
ライバとして含むインバータ回路が示されている。この
インバータ回路は、入力端子1,電源端子2,ロード抵抗器
3,ドライバMISFET4および出力端子５を含んでいる。
ライバとして含むインバータ回路が示されている。この
インバータ回路は、入力端子1,電源端子2,ロード抵抗器
3,ドライバMISFET4および出力端子５を含んでいる。
第18B図は、第18A図のインバータ内のｎチャンネルMI
SFET4の動作特性を、種々のロード抵抗器３の動作特性
との関係において示している。横軸はドレイン電圧V
D（Ｖ）を表わし、縦軸はドレイン電流ID（mA）を表わ
している。第18B図において、電源電圧VDDは3Vにされて
おり、直線3aおよび3cは、それぞれロード３の抵抗が低
い場合と高い場合を表わしている。また、直線3cは、ロ
ード３の抵抗がドライバFET4のオン抵抗より少し低い場
合を表わしている。キルヒホフの法則より、定常状態に
おいては、ドライバFET4のドレインを流れる電流IDがロ
ード抵抗器３を流れる電流に等しく、かつドライバFET4
のドレイン電圧VDとロード抵抗器３にかかる電圧の和が
電源電圧VDDに等しいから、第18A図のインバータの動作
点は第18B図中の曲線と直線の交差点にある。
SFET4の動作特性を、種々のロード抵抗器３の動作特性
との関係において示している。横軸はドレイン電圧V
D（Ｖ）を表わし、縦軸はドレイン電流ID（mA）を表わ
している。第18B図において、電源電圧VDDは3Vにされて
おり、直線3aおよび3cは、それぞれロード３の抵抗が低
い場合と高い場合を表わしている。また、直線3cは、ロ
ード３の抵抗がドライバFET4のオン抵抗より少し低い場
合を表わしている。キルヒホフの法則より、定常状態に
おいては、ドライバFET4のドレインを流れる電流IDがロ
ード抵抗器３を流れる電流に等しく、かつドライバFET4
のドレイン電圧VDとロード抵抗器３にかかる電圧の和が
電源電圧VDDに等しいから、第18A図のインバータの動作
点は第18B図中の曲線と直線の交差点にある。
第18C図は第18A図のドライバの入力端子に入力電圧Vi
n（Ｖ）が与えられたときの出力端子５における出力電
圧Vout（Ｖ）の静特性を示し、第18D図はそのときにド
ライバFET4のドレインを流れる消費電流ID（mA）の静特
性を示している。これらの図において、曲線3a,3b,およ
び3cは、それぞれロード３が低い抵抗，中程度の抵抗，
および高い抵抗を有する場合を表わしている。インバー
タのファンアウトの容量をＣとすれば、出力電荷Ｑは次
式（１）で表わされる。
n（Ｖ）が与えられたときの出力端子５における出力電
圧Vout（Ｖ）の静特性を示し、第18D図はそのときにド
ライバFET4のドレインを流れる消費電流ID（mA）の静特
性を示している。これらの図において、曲線3a,3b,およ
び3cは、それぞれロード３が低い抵抗，中程度の抵抗，
および高い抵抗を有する場合を表わしている。インバー
タのファンアウトの容量をＣとすれば、出力電荷Ｑは次
式（１）で表わされる。
Ｑ＝∫Ｃ（VD）dVD＝∫ID（ｔ）dt …（１） すなわち、消費電流ID（ｔ）が大きいほどインバータ
の出力電位が速く上昇することになり、インバータの動
作速度が速くなる。したがって、インバータの動作速度
の観点からは、第18D図からわかるように、ロード３の
抵抗は低いほど好ましい。しかし、インバータの出力電
圧Voutは、そのインバータを含むディジタル回路の誤動
作を防止するために、オン電位とオフ電位の差が大きい
ことが望ましい（具体的には、第18C図中の曲線3bが望
ましい）。結局、ディジタル回路の誤動作を防止しつつ
インバータの高速動作を可能にするために、ロード３は
ドライバFET4のオン抵抗より少し高い抵抗を有すること
が最も好ましい。換言すれば、ドライバFET4のオン抵抗
が低ければ、ディジタル回路の誤動作を防止しつつロー
ド３の抵抗を低くすることができ、インバータの動作速
度を高めることができる。
の出力電位が速く上昇することになり、インバータの動
作速度が速くなる。したがって、インバータの動作速度
の観点からは、第18D図からわかるように、ロード３の
抵抗は低いほど好ましい。しかし、インバータの出力電
圧Voutは、そのインバータを含むディジタル回路の誤動
作を防止するために、オン電位とオフ電位の差が大きい
ことが望ましい（具体的には、第18C図中の曲線3bが望
ましい）。結局、ディジタル回路の誤動作を防止しつつ
インバータの高速動作を可能にするために、ロード３は
ドライバFET4のオン抵抗より少し高い抵抗を有すること
が最も好ましい。換言すれば、ドライバFET4のオン抵抗
が低ければ、ディジタル回路の誤動作を防止しつつロー
ド３の抵抗を低くすることができ、インバータの動作速
度を高めることができる。
［発明が解決すべき課題］ 第19図を参照して、シリコン内の室温におけるキャリ
アの移動度に対する不純物濃度の影響が示されている。
横軸は全不純物濃度（cm-3）を表わし、縦軸は移動度
（cm-2/V・sec）を表わしている。曲線Ａは電子の移動
度を表わし、曲線Ｂは正孔の移動度を表わしている。前
述のように、半導体デバイスが微小にされるに従って、
スケーリング則によって半導体基板の不純物濃度が高く
される傾向にある。しかし、第19図からわかるように、
基板の不純物濃度が約1016／cm3より高くなれば、不純
物による散乱のためにキャリアの移動度が急激に小さく
なる。したがって、従来のMISFETの微小化による動作速
度の改善は、トランスコンダクタンスgmの低下によって
制限を受けることになる。
アの移動度に対する不純物濃度の影響が示されている。
横軸は全不純物濃度（cm-3）を表わし、縦軸は移動度
（cm-2/V・sec）を表わしている。曲線Ａは電子の移動
度を表わし、曲線Ｂは正孔の移動度を表わしている。前
述のように、半導体デバイスが微小にされるに従って、
スケーリング則によって半導体基板の不純物濃度が高く
される傾向にある。しかし、第19図からわかるように、
基板の不純物濃度が約1016／cm3より高くなれば、不純
物による散乱のためにキャリアの移動度が急激に小さく
なる。したがって、従来のMISFETの微小化による動作速
度の改善は、トランスコンダクタンスgmの低下によって
制限を受けることになる。
また、スケーリング則によれば、半導体デバイスの微
小化に従って電源電圧も低くされるべきである。なぜな
らば、多数の微小な半導体デバイスを含む高集積回路に
おける発熱量を制限する必要があり、また微小な半導体
デバイスは低い耐電圧を有する傾向にあるからである。
一方、電源電圧を低くするためには、MISFETのしきい値
電圧も低くする必要があり、MISFETのサブスレッショル
ドスイングを小さく抑える必要がある。しかし、Ｔ＝30
0゜Kの室温では、最も理想的な場合でもサブスレッショ
ルドスイング（kT/q）loge10≒60mV/decadeにしかなら
ない。したがって、室温では、MISFETの電流リークを小
さく抑えるために、許容される最小のしきい値電圧Vth
は0.5V〜0.6V程度までしか下がらない。そこで、半導体
デバイスを低温で動作させることが考慮される。その場
合、低温では格子振動が抑制され、電子の運動に対する
格子散乱の影響は小さくなる。したがって、電子の運動
に対する不純物による散乱の影響が相対的な重要な問題
となってくる。
小化に従って電源電圧も低くされるべきである。なぜな
らば、多数の微小な半導体デバイスを含む高集積回路に
おける発熱量を制限する必要があり、また微小な半導体
デバイスは低い耐電圧を有する傾向にあるからである。
一方、電源電圧を低くするためには、MISFETのしきい値
電圧も低くする必要があり、MISFETのサブスレッショル
ドスイングを小さく抑える必要がある。しかし、Ｔ＝30
0゜Kの室温では、最も理想的な場合でもサブスレッショ
ルドスイング（kT/q）loge10≒60mV/decadeにしかなら
ない。したがって、室温では、MISFETの電流リークを小
さく抑えるために、許容される最小のしきい値電圧Vth
は0.5V〜0.6V程度までしか下がらない。そこで、半導体
デバイスを低温で動作させることが考慮される。その場
合、低温では格子振動が抑制され、電子の運動に対する
格子散乱の影響は小さくなる。したがって、電子の運動
に対する不純物による散乱の影響が相対的な重要な問題
となってくる。
さらに、第18C図に示された入出力特性すなわち伝達
特性において、オン状態からオフ状態への遷移領域の傾
きが比較的緩やかであるので、インバータは外部ノイズ
による影響を受けやすいという課題もある。さらにま
た、従来のインバータは、出力電圧の論理振幅が比較的
小さいのでノイズマージンが小さく、ノイズの影響を受
けやすいという課題もある。ノイズに関する課題は半導
体デバイスが微小化されるにつれて重大なものになって
くることは言うまでもなく、電源電圧およびしきい値電
圧が低くされることによってさらに深刻なものとなる。
特性において、オン状態からオフ状態への遷移領域の傾
きが比較的緩やかであるので、インバータは外部ノイズ
による影響を受けやすいという課題もある。さらにま
た、従来のインバータは、出力電圧の論理振幅が比較的
小さいのでノイズマージンが小さく、ノイズの影響を受
けやすいという課題もある。ノイズに関する課題は半導
体デバイスが微小化されるにつれて重大なものになって
くることは言うまでもなく、電源電圧およびしきい値電
圧が低くされることによってさらに深刻なものとなる。
以上のような先行技術の課題に鑑み、本発明の目的
は、高いキャリア移動度を有する高速の微小なMISFETを
提供することである。
は、高いキャリア移動度を有する高速の微小なMISFETを
提供することである。
本発明のもう１つの目的は、ノイズの影響を受けにく
い微小なMISFETを提供することである。
い微小なMISFETを提供することである。
本発明のさらにもう１つの目的は、低温で高速動作さ
せるのに適した微小なMISFETを提供することである。
せるのに適した微小なMISFETを提供することである。
本発明の１つの態様によれば、微小なMIS型FETは、第
１導電型の半導体層と、素子形成領域を包囲するように
その半導体層の表面上に選択的に形成された分離絶縁膜
と、半導体層の表面から分離絶縁膜上に延びていて１×
1017／cm3以上の第１導電型不純物濃度と40nm以上の厚
さを有する第１エピタキシャル層と、その第１エピタキ
シャル層上に重ねて形成されていて１×1016／cm3以下
の第１導電型不純物濃度と40nm以下の厚さを有する第２
エピタキシャル層と、素子形成領域内において第２エピ
タキシャル層の上面から第１エピタキシャル層の底面ま
での厚さを越える深さまで形成されていて互いに２μｍ
以下の距離だけ隔てられた第２導電型の１対のソース・
ドレイン領域とを含み、それらのソース・ドレイン領域
は分離絶縁膜上の第１と第２のエピタキシャル層の部分
まで延びており、１対のソース・ドレイン間において第
２のエピタキシャル層はチャンネル層として働き、かつ
第１のエピタキシャル層はしきい値電圧制御層として働
くことを特徴としている。
１導電型の半導体層と、素子形成領域を包囲するように
その半導体層の表面上に選択的に形成された分離絶縁膜
と、半導体層の表面から分離絶縁膜上に延びていて１×
1017／cm3以上の第１導電型不純物濃度と40nm以上の厚
さを有する第１エピタキシャル層と、その第１エピタキ
シャル層上に重ねて形成されていて１×1016／cm3以下
の第１導電型不純物濃度と40nm以下の厚さを有する第２
エピタキシャル層と、素子形成領域内において第２エピ
タキシャル層の上面から第１エピタキシャル層の底面ま
での厚さを越える深さまで形成されていて互いに２μｍ
以下の距離だけ隔てられた第２導電型の１対のソース・
ドレイン領域とを含み、それらのソース・ドレイン領域
は分離絶縁膜上の第１と第２のエピタキシャル層の部分
まで延びており、１対のソース・ドレイン間において第
２のエピタキシャル層はチャンネル層として働き、かつ
第１のエピタキシャル層はしきい値電圧制御層として働
くことを特徴としている。
本発明の他の態様によれば、微小なMIS型FETの製造方
法は、半導体層を用意し、素子形成領域を包囲するよう
にその半導体層の表面上に分離絶縁膜を選択的に形成
し、半導体層の表面から分離絶縁膜上に延びていて１×
1017／cm3以上の第１導電型不純物濃度と40nm以上の厚
さを有する第１エピタキシャル層を形成し、その第１エ
ピタキシャル層上に重ねて１×1016／cm3以下の第１導
電型不純物濃度と40nm以下の厚さを有する第２エピタキ
シャル層を形成し、素子形成領域内において第２エピタ
キシャル層の上面から第１エピタキシャル層の底面まで
の厚さを越える深さを有しかつ分離絶縁膜上の第１と第
２のエピタキシャル層の部分まで延びている第２導電型
の１対のソース・ドレイン領域を互いに２μｍ以下の距
離だけ隔てて形成する工程を含むことを特徴としてい
る。
法は、半導体層を用意し、素子形成領域を包囲するよう
にその半導体層の表面上に分離絶縁膜を選択的に形成
し、半導体層の表面から分離絶縁膜上に延びていて１×
1017／cm3以上の第１導電型不純物濃度と40nm以上の厚
さを有する第１エピタキシャル層を形成し、その第１エ
ピタキシャル層上に重ねて１×1016／cm3以下の第１導
電型不純物濃度と40nm以下の厚さを有する第２エピタキ
シャル層を形成し、素子形成領域内において第２エピタ
キシャル層の上面から第１エピタキシャル層の底面まで
の厚さを越える深さを有しかつ分離絶縁膜上の第１と第
２のエピタキシャル層の部分まで延びている第２導電型
の１対のソース・ドレイン領域を互いに２μｍ以下の距
離だけ隔てて形成する工程を含むことを特徴としてい
る。
［作用］ 本発明の微小なMISFETは、チャンネルが層１×1016／
cm3以下の不純物濃度を有しているので、高速で動作す
ることができる。また、分離絶縁膜上に形成されたエピ
タキシャル層内へソース・ドレイン領域が延びているの
で、ソース・ドレイン領域と基板との間の接合容量を小
さくすることができ、動作速度をさらに改善することが
できる。さらに、ゲート電極がｐ型半導体で形成される
場合には、チャンネル層をフラットバンド状態でなくて
アキュムレーション状態にすることができ、しきい値電
圧制御層の不純物濃度をあまり高くする必要がなくな
る。
cm3以下の不純物濃度を有しているので、高速で動作す
ることができる。また、分離絶縁膜上に形成されたエピ
タキシャル層内へソース・ドレイン領域が延びているの
で、ソース・ドレイン領域と基板との間の接合容量を小
さくすることができ、動作速度をさらに改善することが
できる。さらに、ゲート電極がｐ型半導体で形成される
場合には、チャンネル層をフラットバンド状態でなくて
アキュムレーション状態にすることができ、しきい値電
圧制御層の不純物濃度をあまり高くする必要がなくな
る。
一方、本発明の微小なMISFETの製造方法においては、
１×1017／cm3以上の不純物濃度を有する半導体基板上
に１×1016／cm3以下の不純物濃度を有するエピタキシ
ャル層が形成されるので、１×1016／cm3以下の不純物
濃度を有するチャンネル層を備えた微小なMISFETを提供
することができる。また、ソース・ドレイン領域は分離
絶縁膜上に形成されたエピタキシャル層の部分内へ延び
て形成されるので、この方法によって得られるMISFETは
高速で動作することができる。
１×1017／cm3以上の不純物濃度を有する半導体基板上
に１×1016／cm3以下の不純物濃度を有するエピタキシ
ャル層が形成されるので、１×1016／cm3以下の不純物
濃度を有するチャンネル層を備えた微小なMISFETを提供
することができる。また、ソース・ドレイン領域は分離
絶縁膜上に形成されたエピタキシャル層の部分内へ延び
て形成されるので、この方法によって得られるMISFETは
高速で動作することができる。
［実施例］ 第1A図ないし第1F図は、約0.3μｍの長さと約10μｍ
の幅を有する本発明の一実施例による微小なｎチャンネ
ルMISFETの構造とその製造過程を示す断面図である。
の幅を有する本発明の一実施例による微小なｎチャンネ
ルMISFETの構造とその製造過程を示す断面図である。
第1A図を参照して、１〜100Ω・cmの比抵抗を有する
ｐ型シリコン基板301内に、矢印で示されているように
約100KeVの加速電圧でボロンイオンB+が注入される。注
入された不純物は、1000℃以上の温度で十分長い時間だ
けアニーリングされる。ボロンイオンは、基板がそのア
ニーリング後に少なくとも表面から所定深さまで約５×
1017／cm3の不純物濃度を有するような量だけ注入され
る。第2A図は、第1A図中の線2A−2Aに沿った断面におけ
る基板301中の不純物濃度分布を表わしている。横軸は
基板301の表面からの深さ（nm）を表わし、縦軸は不純
物濃度（cm-3）を表わしている。
ｐ型シリコン基板301内に、矢印で示されているように
約100KeVの加速電圧でボロンイオンB+が注入される。注
入された不純物は、1000℃以上の温度で十分長い時間だ
けアニーリングされる。ボロンイオンは、基板がそのア
ニーリング後に少なくとも表面から所定深さまで約５×
1017／cm3の不純物濃度を有するような量だけ注入され
る。第2A図は、第1A図中の線2A−2Aに沿った断面におけ
る基板301中の不純物濃度分布を表わしている。横軸は
基板301の表面からの深さ（nm）を表わし、縦軸は不純
物濃度（cm-3）を表わしている。
第1B図を参照して、約400nmの厚さを有する分離酸化
膜302が熱酸化によって形成される。分離酸化膜302下に
は予めボロンイオンが選択的に注入されていて、約１×
1018／cm3の不純物濃度を有するチャンネルカット領域3
03が形成される。
膜302が熱酸化によって形成される。分離酸化膜302下に
は予めボロンイオンが選択的に注入されていて、約１×
1018／cm3の不純物濃度を有するチャンネルカット領域3
03が形成される。
第1C図を参照して、約１×1015／cm3以下の不純物濃
度を有する約10〜20nmの厚さのｐ型エピタキシャル層30
9が比較的低温で成長させられる。このエピタキシャル
層309は、シリコン基板301上に比較的低温で堆積された
アモルファスシリコン層からの固相成長によっても形成
することができる。第2B図は、第1C図中の線2B−2Bに沿
った断面における不純物濃度分布の一例を示している。
第2B図の例においては、エピタキシャル層309は厚さ10n
mに形成されている。
度を有する約10〜20nmの厚さのｐ型エピタキシャル層30
9が比較的低温で成長させられる。このエピタキシャル
層309は、シリコン基板301上に比較的低温で堆積された
アモルファスシリコン層からの固相成長によっても形成
することができる。第2B図は、第1C図中の線2B−2Bに沿
った断面における不純物濃度分布の一例を示している。
第2B図の例においては、エピタキシャル層309は厚さ10n
mに形成されている。
第1D図を参照して、エピタキシャル層309上に比較的
低温でゲート絶縁膜304が約7nmの厚さで堆積される。こ
の代わりに、ゲート絶縁膜304は、エピタキシャル層309
を部分的に酸化することによって形成してもよい。しか
し、ゲート絶縁膜304が酸化によって形成される場合、
エピタキシャル層309は、酸化される厚さだけ予め厚く
形成されなければならない。ゲート絶縁膜304上には、
高不純物濃度を有するｎ型多結晶シリコンのゲート電極
305が約300nmの厚さで形成される。
低温でゲート絶縁膜304が約7nmの厚さで堆積される。こ
の代わりに、ゲート絶縁膜304は、エピタキシャル層309
を部分的に酸化することによって形成してもよい。しか
し、ゲート絶縁膜304が酸化によって形成される場合、
エピタキシャル層309は、酸化される厚さだけ予め厚く
形成されなければならない。ゲート絶縁膜304上には、
高不純物濃度を有するｎ型多結晶シリコンのゲート電極
305が約300nmの厚さで形成される。
第1E図を参照して、ゲート電極305と分離酸化膜302を
マスクとして用いながら、50KeVの加速電圧と１×1015
〜５×1015／cm2のドース割合で砒素イオンが基板301内
に注入される。注入された砒素イオンは比較的低温で短
時間アニーリングされ、それによって、ソース・ドレイ
ン領域306が形成される。第2C図は、第1E図中の線2C−2
Cに沿った断面におけるゲート絶縁膜下の不純物濃度分
布を示している。ソース・ドレイン領域306は比較的低
温で短時間にアニーリングされるので、第2C図からわか
るように、チャンネル層として用いられるエピタキシャ
ル層309は、基板301との界面近傍において少し不純物濃
度が上昇するが、大部分において１×1015／cm3以下の
低い不純物濃度を維持している。第2C図において、参照
符号CSはチャンネル層309の不純物濃度を表わし；CBは
基板301の不純物濃度を表わし；そして、wsはチャンネ
ル層309の厚さを表わしている。
マスクとして用いながら、50KeVの加速電圧と１×1015
〜５×1015／cm2のドース割合で砒素イオンが基板301内
に注入される。注入された砒素イオンは比較的低温で短
時間アニーリングされ、それによって、ソース・ドレイ
ン領域306が形成される。第2C図は、第1E図中の線2C−2
Cに沿った断面におけるゲート絶縁膜下の不純物濃度分
布を示している。ソース・ドレイン領域306は比較的低
温で短時間にアニーリングされるので、第2C図からわか
るように、チャンネル層として用いられるエピタキシャ
ル層309は、基板301との界面近傍において少し不純物濃
度が上昇するが、大部分において１×1015／cm3以下の
低い不純物濃度を維持している。第2C図において、参照
符号CSはチャンネル層309の不純物濃度を表わし；CBは
基板301の不純物濃度を表わし；そして、wsはチャンネ
ル層309の厚さを表わしている。
第1F図を参照して、約600nm厚さの層間絶縁膜307が堆
積され、コンタクトホール307aがあけられる。その後、
アルミニウムなどの金属層が堆積され、それをパターニ
ングすることによってソース・ドレイン電極308が形成
される。それによって、微細なｎチャンネルMISFETが完
成する。
積され、コンタクトホール307aがあけられる。その後、
アルミニウムなどの金属層が堆積され、それをパターニ
ングすることによってソース・ドレイン電極308が形成
される。それによって、微細なｎチャンネルMISFETが完
成する。
第３図を参照して、MISFETのしきい値電圧Vthを0.6V
に設定するために必要なチャンネル層の不純物濃度CSと
基板の不純物濃度CBとチャンネル層の厚さwsとの間の関
係が示されている。横軸はチャンネル層の不純物濃度CS
（1017／cm3）を表わし、縦軸は基板の不純物濃度CB（1
017／cm3）を表わしている。このグラフにおいて、ゲー
ト酸化膜は7nmの厚さを有しており、ソース・ドレイン
領域の接合深さは約100nmに設定されている。チャンネ
ル層の不純物濃度CSを１×1016／cm3以下にしてもしき
い値電圧Vth＝0.6Vを維持するためには、たとえば基板
の不純物濃度CBが約８×1017／cm3のときにチャンネル
層の厚さwsが約20μｍ以下であればよいことがこのグラ
フからわかる。
に設定するために必要なチャンネル層の不純物濃度CSと
基板の不純物濃度CBとチャンネル層の厚さwsとの間の関
係が示されている。横軸はチャンネル層の不純物濃度CS
（1017／cm3）を表わし、縦軸は基板の不純物濃度CB（1
017／cm3）を表わしている。このグラフにおいて、ゲー
ト酸化膜は7nmの厚さを有しており、ソース・ドレイン
領域の接合深さは約100nmに設定されている。チャンネ
ル層の不純物濃度CSを１×1016／cm3以下にしてもしき
い値電圧Vth＝0.6Vを維持するためには、たとえば基板
の不純物濃度CBが約８×1017／cm3のときにチャンネル
層の厚さwsが約20μｍ以下であればよいことがこのグラ
フからわかる。
第4A図を参照して、第1F図のｎチャンネルMISFETにお
けるゲート電圧VGとドレイン電流IDとの関係が実線の曲
線で示されている。第4A図において、基板電位とソース
電位は0Vにされており、ドレイン電位は0.1Vにされてい
る。破線の曲線は、比較のために、第15F図の従来のMIS
FETにおけるVG−ID関係を表わしている。このグラフよ
り、第1F図のMISFETのコンダクタンスgm＝∂ID／∂VGは
約1000μＳであることがわかり、第15F図おMISFETのコ
ンダクタンスgm≒480μＳの２倍以上の高い値を有する
ことがわかる。
けるゲート電圧VGとドレイン電流IDとの関係が実線の曲
線で示されている。第4A図において、基板電位とソース
電位は0Vにされており、ドレイン電位は0.1Vにされてい
る。破線の曲線は、比較のために、第15F図の従来のMIS
FETにおけるVG−ID関係を表わしている。このグラフよ
り、第1F図のMISFETのコンダクタンスgm＝∂ID／∂VGは
約1000μＳであることがわかり、第15F図おMISFETのコ
ンダクタンスgm≒480μＳの２倍以上の高い値を有する
ことがわかる。
第4B図を参照して、第1F図のMISFETにおけるドレイン
電圧VDとドレイン電流IDとの関係が実線の曲線で示され
ている。このグラフにおいて、基板電位とソース電位は
0Vにされ、ゲート電位は5Vにされている。破線の曲線
は、比較のために、第15F図の従来のMISFETにおけるVD
−ID関係を表わしている。第1F図のMISFETは低い不純物
濃度のチャンネル層を有しているので、特にその３極管
領域においてドレイン電流が増大しており、コンダクタ
ンスgmが高くなっていることがわかる。ここで、３極管
領域とはVD−ID曲線の傾斜領域を表わしている。また、
第1F図のMISFETは、その５極間領域においても、第15F
図の従来のMISFETの比べて約５％だけドレイン電流IDが
増大しており、５極間領域においてもコンダクタンスgm
が少し高くなっていることがわかる。なお、５極間領域
とは、VD−ID曲線の飽和領域を表わしている。
電圧VDとドレイン電流IDとの関係が実線の曲線で示され
ている。このグラフにおいて、基板電位とソース電位は
0Vにされ、ゲート電位は5Vにされている。破線の曲線
は、比較のために、第15F図の従来のMISFETにおけるVD
−ID関係を表わしている。第1F図のMISFETは低い不純物
濃度のチャンネル層を有しているので、特にその３極管
領域においてドレイン電流が増大しており、コンダクタ
ンスgmが高くなっていることがわかる。ここで、３極管
領域とはVD−ID曲線の傾斜領域を表わしている。また、
第1F図のMISFETは、その５極間領域においても、第15F
図の従来のMISFETの比べて約５％だけドレイン電流IDが
増大しており、５極間領域においてもコンダクタンスgm
が少し高くなっていることがわかる。なお、５極間領域
とは、VD−ID曲線の飽和領域を表わしている。
第５図を参照して、チャンネル層の不純物濃度CS（10
17／cm3）に対する３極管領域におけるチャンネル層の
コンダクタンスgm＝∂ID／∂VG（mS）の依存性が示され
ている。このグラフにおいて、チャンネル層の不純物濃
度CSのみならず、基板の不純物濃度CBとチャンネル層の
厚さwsが、第３図に関連して説明されたしきい値電圧Vt
hを0.6Vに維持する条件を満たす範囲内で変化させられ
ている。しかし、コンダクタンスgmは、基板の不純物濃
度CBとチャンネル層の厚さwsの変化にかかわらず、チャ
ンネル層の不純物濃度CSにのみ系統的に依存して変化し
ている。すなわち、MISFETのコンダクタンスgmは主にチ
ャンネル層の不純物濃度CSにのみ依存することがわか
る。
17／cm3）に対する３極管領域におけるチャンネル層の
コンダクタンスgm＝∂ID／∂VG（mS）の依存性が示され
ている。このグラフにおいて、チャンネル層の不純物濃
度CSのみならず、基板の不純物濃度CBとチャンネル層の
厚さwsが、第３図に関連して説明されたしきい値電圧Vt
hを0.6Vに維持する条件を満たす範囲内で変化させられ
ている。しかし、コンダクタンスgmは、基板の不純物濃
度CBとチャンネル層の厚さwsの変化にかかわらず、チャ
ンネル層の不純物濃度CSにのみ系統的に依存して変化し
ている。すなわち、MISFETのコンダクタンスgmは主にチ
ャンネル層の不純物濃度CSにのみ依存することがわか
る。
第6A図を参照して、第18A図のインバータと同様なイ
ンバータ回路が示されている。しかし、第6A図のインバ
ータにおいては、第1F図のMISFETがドライバ4aとして用
いられている。第6B図，第6C図および第6D図のグラフだ
第18B図，第18C図および第18Dにそれぞれ類似している
が、実線の曲線は第6A図のインバータの種々の特性を表
わしており、破線の曲線は第18A図のインバータの特性
を表わしている。第6D図からわかるように、第6A図のイ
ンバータにおける消費電流IDは、第18A図のインバータ
のそれと比べて増大している。すなわち、式（１）にお
ける電流項ID（ｔ）が増大しているので、インバータの
伝播遅延時間tpdが小さくなる。また、第6C図からわか
るように、出力電圧Voutのオフ電圧に対するオン電圧の
比が大きくなってノイズマージンが大きくなり、インバ
ータのノイズに対する許容性が増大する。
ンバータ回路が示されている。しかし、第6A図のインバ
ータにおいては、第1F図のMISFETがドライバ4aとして用
いられている。第6B図，第6C図および第6D図のグラフだ
第18B図，第18C図および第18Dにそれぞれ類似している
が、実線の曲線は第6A図のインバータの種々の特性を表
わしており、破線の曲線は第18A図のインバータの特性
を表わしている。第6D図からわかるように、第6A図のイ
ンバータにおける消費電流IDは、第18A図のインバータ
のそれと比べて増大している。すなわち、式（１）にお
ける電流項ID（ｔ）が増大しているので、インバータの
伝播遅延時間tpdが小さくなる。また、第6C図からわか
るように、出力電圧Voutのオフ電圧に対するオン電圧の
比が大きくなってノイズマージンが大きくなり、インバ
ータのノイズに対する許容性が増大する。
半導体回路において、ノイズマージンが増大すれば、
電源電圧を低くすることが容易となる。しかし、MISFET
のしきい値電圧を0.6Vよりさらに低くするには、サブス
レッショルドスロープからの制約によって、そのMISFET
を低温で動作させる必要がある。低温においては、キャ
リアの移動度に対する格子散乱の影響は不純物散乱によ
る影響に比べて相対的に小さくなってくる。したがっ
て、低温においては、キャリアの移動度を高めるため
に、チャンネル層の不純物濃度を小さくすることがより
重要となる。
電源電圧を低くすることが容易となる。しかし、MISFET
のしきい値電圧を0.6Vよりさらに低くするには、サブス
レッショルドスロープからの制約によって、そのMISFET
を低温で動作させる必要がある。低温においては、キャ
リアの移動度に対する格子散乱の影響は不純物散乱によ
る影響に比べて相対的に小さくなってくる。したがっ
て、低温においては、キャリアの移動度を高めるため
に、チャンネル層の不純物濃度を小さくすることがより
重要となる。
第7A図ないし第7F図は本発明のもう１つの実施例によ
るMISFETの構造とその製造過程を示す断面図である。
るMISFETの構造とその製造過程を示す断面図である。
第7A図を参照して、シリコン基板401内にボロンイオ
ンB+が注入され、注入された不純物は十分にアニーリン
グされる。第7A図中の線8A−8Aに沿った断面の不純物濃
度分布を示す第8A図からわかるように、基板401は、ア
ニーリング後において約１×1017／cm3野不純物濃度を
有している。すなわち、第7A図の基板401は、第1A図の
基板301の不純物濃度である５×1017／cm3より低い不純
物濃度を有している。
ンB+が注入され、注入された不純物は十分にアニーリン
グされる。第7A図中の線8A−8Aに沿った断面の不純物濃
度分布を示す第8A図からわかるように、基板401は、ア
ニーリング後において約１×1017／cm3野不純物濃度を
有している。すなわち、第7A図の基板401は、第1A図の
基板301の不純物濃度である５×1017／cm3より低い不純
物濃度を有している。
第7B図を参照して、第1B図におけると同様に分離酸化
膜402とチャンネルカット領域403が形成される。その
後、基板401上に約20〜30nmの厚さのシリコン酸化膜410
が堆積される。そのシリコン酸化膜410を介して、シリ
コン基板401内へ10KeV以下の低い加速エネルギによって
約２×1012／cm2のドース割合でボロンイオンが注入さ
れ、しきい値電圧制御用の高不純物濃度層411が形成さ
れる。第8B図は、第7B図中の線8B−8Bに沿った断面にお
ける不純物濃度を示している。このグラフにおいて、破
線の縦線はシリコン酸化膜410とシリコン基板401との界
面の位置を表わしている。
膜402とチャンネルカット領域403が形成される。その
後、基板401上に約20〜30nmの厚さのシリコン酸化膜410
が堆積される。そのシリコン酸化膜410を介して、シリ
コン基板401内へ10KeV以下の低い加速エネルギによって
約２×1012／cm2のドース割合でボロンイオンが注入さ
れ、しきい値電圧制御用の高不純物濃度層411が形成さ
れる。第8B図は、第7B図中の線8B−8Bに沿った断面にお
ける不純物濃度を示している。このグラフにおいて、破
線の縦線はシリコン酸化膜410とシリコン基板401との界
面の位置を表わしている。
第7C図を参照して、シリコン酸化膜410が除去され、
約１×1015／cm3以下の不純物濃度を有するエピタキシ
ャル層409がしきい値電圧制御層411上に比較的低温で約
10〜20nmの厚さまで成長させられる。第8C図は、第7C図
中の線8C−8Cに沿った断面における不純物濃度分布を示
しており、しきい値電圧制御層411は約10nmの厚さを有
している。
約１×1015／cm3以下の不純物濃度を有するエピタキシ
ャル層409がしきい値電圧制御層411上に比較的低温で約
10〜20nmの厚さまで成長させられる。第8C図は、第7C図
中の線8C−8Cに沿った断面における不純物濃度分布を示
しており、しきい値電圧制御層411は約10nmの厚さを有
している。
第7D図を参照して、第1D図におけると同様に、ゲート
電極膜404とゲート電極405が形成される。
電極膜404とゲート電極405が形成される。
第7E図を参照して、第1E図におけると同様に、ソース
・ドレイン領域406が形成される。このとき、ソース・
ドレイン領域406はしきい値電圧制御層411より深く形成
される。
・ドレイン領域406が形成される。このとき、ソース・
ドレイン領域406はしきい値電圧制御層411より深く形成
される。
第7F図を参照して、第1F図におけると同様に、層間絶
縁膜407とソース・ドレイン電極408が形成され、それに
よって、この実施例のMISFETが完成する。上述のよう
に、第7F図のMISFETはしきい値電圧制御層411より深い
ソース・ドレイン領域406を有している。すなわち、ｎ
型のソース・ドレイン領域406の底面と接する位置にお
いて、ｐ型の基板401は、第1E図の基板301の不純物濃度
である５×1017／cm3より低い１×1017／cm3の不純物濃
度を有している。したがって、第7F図のMISFETは、第1F
図のMISFETに比べて、ドレイン耐圧が改善され、接合容
量も小さくされうる。
縁膜407とソース・ドレイン電極408が形成され、それに
よって、この実施例のMISFETが完成する。上述のよう
に、第7F図のMISFETはしきい値電圧制御層411より深い
ソース・ドレイン領域406を有している。すなわち、ｎ
型のソース・ドレイン領域406の底面と接する位置にお
いて、ｐ型の基板401は、第1E図の基板301の不純物濃度
である５×1017／cm3より低い１×1017／cm3の不純物濃
度を有している。したがって、第7F図のMISFETは、第1F
図のMISFETに比べて、ドレイン耐圧が改善され、接合容
量も小さくされうる。
第９図を参照して、第7F図のMISFETにおけるドレイン
電圧VDとドレイン電流IDとの関係が実線の曲線で示され
ている。このグラフにおいて、基板電位とソース電位は
0Vにされ、ゲート電位は5Vにされている。比較のため
に、一点鎖線の曲線は第1F図のMISFETのVD−ID関係を表
わし、破線の曲線は第15F図の従来のMISFETのVD−ID関
係を表わしている。このグラフから、第7F図のMISFET
は、第1F図のものと比べて、コンダクタンスgmの改善の
度合を低下させることなく、ドレイン耐圧が改善される
ことが理解されよう。
電圧VDとドレイン電流IDとの関係が実線の曲線で示され
ている。このグラフにおいて、基板電位とソース電位は
0Vにされ、ゲート電位は5Vにされている。比較のため
に、一点鎖線の曲線は第1F図のMISFETのVD−ID関係を表
わし、破線の曲線は第15F図の従来のMISFETのVD−ID関
係を表わしている。このグラフから、第7F図のMISFET
は、第1F図のものと比べて、コンダクタンスgmの改善の
度合を低下させることなく、ドレイン耐圧が改善される
ことが理解されよう。
第10A図を参照して、本発明のさらにもう１つの実施
例が示されている。第10A図のMISFETは、シリコン基板5
01,分離酸化膜502,チャンネルカット領域503,ゲート絶
縁膜504,ゲート電極505,ソース・ドレイン領域506,チャ
ンネル層509,しきい値電圧制御層511,層間絶縁膜507,お
よびソース・ドレイン電極508を含んでいる。
例が示されている。第10A図のMISFETは、シリコン基板5
01,分離酸化膜502,チャンネルカット領域503,ゲート絶
縁膜504,ゲート電極505,ソース・ドレイン領域506,チャ
ンネル層509,しきい値電圧制御層511,層間絶縁膜507,お
よびソース・ドレイン電極508を含んでいる。
第10A図のMISFETは第7F図のMISFETに類似している
が、ゲート電極505は小さな仕事関数を有している。そ
のように小さな仕事関数を有するゲート電極505は、た
とえば、高不純物濃度のｐ型多結晶シリコンを用いて形
成することができる。ゲート電極505は小さな仕事関数
を有しているので、ゲート電圧が印加されていない状態
において、ゲート絶縁膜504下のチャンネル層509は、エ
ネルギバンド状態がフラットバンド状態でなくてアキュ
ムレーション状態となっている。フラットバンド状態と
アキュムレーション状態は、たとえばA.S.GROVE著JOHN
WILEY ＆ SONS出版の“Physics and Technology of Sem
iconductor Device" pp.264−271において説明されてい
る。すなわち、しきい値電圧制御層511のみならず、小
さな仕事関数を有するゲート電極506もしきい値電圧の
制御に寄与することになる（上述のA.S.GROVEの本のpp.
321〜327参照）。したがって、第10B図に示されている
ように、しきい値電圧制御層511の不純物濃度は約２×1
017／cm3のように低くすることができる。第10B図は、
第10A図中の線10B−10Bに沿った断面におけるゲート絶
縁膜504下の不純物濃度分布を示している。
が、ゲート電極505は小さな仕事関数を有している。そ
のように小さな仕事関数を有するゲート電極505は、た
とえば、高不純物濃度のｐ型多結晶シリコンを用いて形
成することができる。ゲート電極505は小さな仕事関数
を有しているので、ゲート電圧が印加されていない状態
において、ゲート絶縁膜504下のチャンネル層509は、エ
ネルギバンド状態がフラットバンド状態でなくてアキュ
ムレーション状態となっている。フラットバンド状態と
アキュムレーション状態は、たとえばA.S.GROVE著JOHN
WILEY ＆ SONS出版の“Physics and Technology of Sem
iconductor Device" pp.264−271において説明されてい
る。すなわち、しきい値電圧制御層511のみならず、小
さな仕事関数を有するゲート電極506もしきい値電圧の
制御に寄与することになる（上述のA.S.GROVEの本のpp.
321〜327参照）。したがって、第10B図に示されている
ように、しきい値電圧制御層511の不純物濃度は約２×1
017／cm3のように低くすることができる。第10B図は、
第10A図中の線10B−10Bに沿った断面におけるゲート絶
縁膜504下の不純物濃度分布を示している。
しきい値電圧制御層の不純物濃度が高いとき、製造プ
ロセスをより低温で行なわなければならない。比較的低
温においては、良質のゲート絶縁膜を得るのが難しくな
り、イオン注入されたソース・ドレイン領域のアニーリ
ングが不十分になるなどのおそれがある。すなわち、第
10A図MISFETは、第7F図のMISFETに比べて、より高い温
度で製造プロセスを実行にすることを可能にするととも
に、基板因子による影響を小さくすることができ、かつ
飽和電圧をも向上させうる。
ロセスをより低温で行なわなければならない。比較的低
温においては、良質のゲート絶縁膜を得るのが難しくな
り、イオン注入されたソース・ドレイン領域のアニーリ
ングが不十分になるなどのおそれがある。すなわち、第
10A図MISFETは、第7F図のMISFETに比べて、より高い温
度で製造プロセスを実行にすることを可能にするととも
に、基板因子による影響を小さくすることができ、かつ
飽和電圧をも向上させうる。
第11A図ないし第11F図は、本発明のさらにもう１つの
実施例によるMISFETの構造とその製造過程を示す断面図
である。
実施例によるMISFETの構造とその製造過程を示す断面図
である。
第11A図を参照して、第1A図におけると同様に、シリ
コン基板601内にボロンイオンB+が注入され、注入され
た不純物は十分にアニーリングされる。第11A図中の線1
2A−12Aに沿った断面の不純物濃度分布を示す第12A図か
らわかるように、基板601はアニーリング後において約
５×1017／cm3の不純物濃度を有している。
コン基板601内にボロンイオンB+が注入され、注入され
た不純物は十分にアニーリングされる。第11A図中の線1
2A−12Aに沿った断面の不純物濃度分布を示す第12A図か
らわかるように、基板601はアニーリング後において約
５×1017／cm3の不純物濃度を有している。
第11B図を参照して、第1B図におけると同様に、第１
の分離酸化膜602とチャンネルカット領域603が形成され
る。その後、約40nm以上の厚さを有するシリコンパッド
層612が基板601の表面と第１の分離酸化膜602を覆うよ
うに形成される。シリコンパッド層612内には、10〜20K
eVの加速エネルギと２×1011〜５×1011／cm2のドース
割合でボロンイオンB+が注入され、注入された不純物は
アニーリングされる。第12B図は、第11B中の線12B−12B
に沿った断面における不純物濃度分布を示している。
の分離酸化膜602とチャンネルカット領域603が形成され
る。その後、約40nm以上の厚さを有するシリコンパッド
層612が基板601の表面と第１の分離酸化膜602を覆うよ
うに形成される。シリコンパッド層612内には、10〜20K
eVの加速エネルギと２×1011〜５×1011／cm2のドース
割合でボロンイオンB+が注入され、注入された不純物は
アニーリングされる。第12B図は、第11B中の線12B−12B
に沿った断面における不純物濃度分布を示している。
第11C図を参照して、シリコンパッド層612上に約10〜
20nmの厚さを有する低不純物濃度のシリコン薄層609が
比較低低温で堆積される。シリコンパッド層612とシリ
コン薄層609は、少なくとも、シリコンパッド層612が基
板601に接する上方においてエピタキシャルに単結晶化
される。その後、シリコンパッド層612とシリコン薄層6
09を比較的低温で選択的に酸化することによって、第２
の分離酸化膜613が形成される。第12C図は、第11C図中
の線12C−12Cに沿った断面における不純物濃度分布を示
している。
20nmの厚さを有する低不純物濃度のシリコン薄層609が
比較低低温で堆積される。シリコンパッド層612とシリ
コン薄層609は、少なくとも、シリコンパッド層612が基
板601に接する上方においてエピタキシャルに単結晶化
される。その後、シリコンパッド層612とシリコン薄層6
09を比較的低温で選択的に酸化することによって、第２
の分離酸化膜613が形成される。第12C図は、第11C図中
の線12C−12Cに沿った断面における不純物濃度分布を示
している。
第11D図を参照して、シリコン薄層609上にゲート絶縁
膜604が形成され、ゲート絶縁膜604上にゲート電極605
が形成される。
膜604が形成され、ゲート絶縁膜604上にゲート電極605
が形成される。
第11E図を参照して、ゲート電極605および分離酸化膜
613,602をマスクとして用いながら砒素がイオン注入さ
れ、注入された砒素イオンを比較的低温でアニーリング
することによってソース・ドレイン領域606が形成され
る。
613,602をマスクとして用いながら砒素がイオン注入さ
れ、注入された砒素イオンを比較的低温でアニーリング
することによってソース・ドレイン領域606が形成され
る。
第11F図を参照して、層間絶縁膜607とソース・ドレイ
ン電極608が形成され、それによってMISFETが完成す
る。第11F図のMISFETにおいては、ソース・ドレイン領
域606の大部分が第１の分離酸化膜602上に形成されてい
るので、ソース・ドレイン領域606と基板601との間の接
合容量が小さくなる。したがって、第11F図のMISFET
は、第1F図のものに比べて、さらに動作速度が改善され
る。
ン電極608が形成され、それによってMISFETが完成す
る。第11F図のMISFETにおいては、ソース・ドレイン領
域606の大部分が第１の分離酸化膜602上に形成されてい
るので、ソース・ドレイン領域606と基板601との間の接
合容量が小さくなる。したがって、第11F図のMISFET
は、第1F図のものに比べて、さらに動作速度が改善され
る。
シリコンパッド層612が設けられるのは、ソース・ド
レイン領域606のうち第１分離酸化膜602上の部分の抵抗
を下げるために儲けられている。したがって、ソース・
ドレイン領域606のうち第１分離酸化膜602上の部分にお
いて、シリコンパッド層612とシリコン薄層609を他の低
抵抗層で置き換えてもよい。また、第11F図のMISFET
は、ゲート絶縁膜604下において第8C図に示されている
ような不純物濃度分布を持ってもよいことが理解されよ
う。さらに、第11F図のMISFETは、ゲート電極605が小さ
な仕事関数を有するとともに、第10B図のような不純物
濃度分布を有してもよいことが理解されよう。
レイン領域606のうち第１分離酸化膜602上の部分の抵抗
を下げるために儲けられている。したがって、ソース・
ドレイン領域606のうち第１分離酸化膜602上の部分にお
いて、シリコンパッド層612とシリコン薄層609を他の低
抵抗層で置き換えてもよい。また、第11F図のMISFET
は、ゲート絶縁膜604下において第8C図に示されている
ような不純物濃度分布を持ってもよいことが理解されよ
う。さらに、第11F図のMISFETは、ゲート電極605が小さ
な仕事関数を有するとともに、第10B図のような不純物
濃度分布を有してもよいことが理解されよう。
以上の実施例においては、約7nmの厚さのゲート絶縁
膜と約10nmの厚さのチャンネル層を有するMISFETが述べ
られたが、ゲート絶縁膜が7nmより薄い場合には、第13A
図に示されているようにチャンネル層を厚くすることが
できる。第13A図の横軸はゲート絶縁膜下の深さを表わ
し、縦軸は不純物濃度を表わしている。他方、ゲート絶
縁膜が7nmより厚い場合には、第13B図に示されているよ
うに、チャンネル層をより薄くすればよい。
膜と約10nmの厚さのチャンネル層を有するMISFETが述べ
られたが、ゲート絶縁膜が7nmより薄い場合には、第13A
図に示されているようにチャンネル層を厚くすることが
できる。第13A図の横軸はゲート絶縁膜下の深さを表わ
し、縦軸は不純物濃度を表わしている。他方、ゲート絶
縁膜が7nmより厚い場合には、第13B図に示されているよ
うに、チャンネル層をより薄くすればよい。
また、第14A図に示されているように、しきい値電圧
制御層が厚くされるとき、そのしきい値電圧制御層の不
純物濃度を下げることができる。他方、第14B図に示さ
れているように、しきい値電圧制御層がチャンネル層か
ら少し離れた深い位置に形成されるとき、しきい値電圧
制御層内の高濃度不純物がチャンネル層内に拡散しにく
くなるという利点がある。さらに、第14C図に示されて
いるように、複数のしきい値電圧制御層を設けてもよ
い。このとき、エネルギバンドは高不純物濃度を有する
双方のしきい値電圧制御層によってピンニングされるの
で、これらのしきい値電圧制御層の間に挾まれた層が薄
いならば、その層の不純物濃度を低くすることができ
る。
制御層が厚くされるとき、そのしきい値電圧制御層の不
純物濃度を下げることができる。他方、第14B図に示さ
れているように、しきい値電圧制御層がチャンネル層か
ら少し離れた深い位置に形成されるとき、しきい値電圧
制御層内の高濃度不純物がチャンネル層内に拡散しにく
くなるという利点がある。さらに、第14C図に示されて
いるように、複数のしきい値電圧制御層を設けてもよ
い。このとき、エネルギバンドは高不純物濃度を有する
双方のしきい値電圧制御層によってピンニングされるの
で、これらのしきい値電圧制御層の間に挾まれた層が薄
いならば、その層の不純物濃度を低くすることができ
る。
さらにまた、以上の実施例ではｎチャンネルMISFETが
述べられたが、本発明はｐチャンネルMISFETにも適用し
得ることが当業者にとって容易に理解されよう。
述べられたが、本発明はｐチャンネルMISFETにも適用し
得ることが当業者にとって容易に理解されよう。
［発明の効果］ 以上のように、本発明によれば、高いキャリア移動度
を有する高速の微小なMISFETを提供することができる。
また、ノイズの影響を受けにくい微小なMISFETを提供す
ることもできる。さらに、低温で高速動作させるのに適
した微小なMISFETを提供することができる。
を有する高速の微小なMISFETを提供することができる。
また、ノイズの影響を受けにくい微小なMISFETを提供す
ることもできる。さらに、低温で高速動作させるのに適
した微小なMISFETを提供することができる。
第1A図ないし第1F図は、本発明の一実施例による微小な
MISFETの製造過程を示す断面図である。 第2A図，第2B図および第2C図は、それぞれ第1A図中の線
2A−2A、第1C図中の2B−2Bおよび第1E図中の線2C−2Cに
沿った断面における不純物濃度分布を示すグラフであ
る。 第３図は、しきい値電圧を0.6Vに設定するために必要な
チャンネル層の不純物濃度CSと基板の不純物濃度CBとチ
ャンネル層の厚さwsとの間の関係を示すグラフである。 第4A図と第4B図は、第1F図のMISFETの特性を示すグラフ
である。 第５図は、チャンネル層の不純物濃度CSとトランスコン
ダクタンスgmの関係を示すグラフである。 第6A図は第1F図のMISFETを含むインバータの回路図であ
り、第6B図ないし第6D図は第6A図のインバータの種々の
特性を示すグラフである。 第7A図ないし第7F図は、本発明のもう１つの実施例によ
るMISFETの製造過程を示す断面図である。 第8A図，第8B図および第8C図は、それぞれ第7A図中の線
8A−8A,第7B図中の線8B−8Bおよび第7C図中の線8C−8C
に沿った断面にける不純物濃度分布を示すグラフであ
る。 第９図は、第7F図のMISFETにおけるドレイン電圧とドレ
イン電流との関係を示すグラフである。 第10A図は本発明のさらにもう１つの実施例を示す断面
図であり、第10B図は第10A図中の線10B−10Bに沿った断
面における不純物濃度分布を示すグラフである。 第11A図ないし第11F図は、本発明のさらにもう１つの実
施例によるMISFETの製造過程を示す断面図である。 第12A図，第12B図および第12C図は、それぞれ第11A図中
の線12A−12A,第11B図中の線12B−12Bおよび第11C図中
の線12C−12Cに沿った断面における不純物濃度分布を示
すグラフである。 第13A図と第13B図は、ゲート絶縁膜の厚さの変化に伴う
チャンネル層の厚さの変化を例示するグラフである。 第14A図ないし第14C図は、しきい電圧制御層の変化例を
示すグラフである。 第15A図ないし第15F図は、先行技術によるMISFETの製造
過程を示す断面図である。 第16A図，第16B図および第16C図は、それぞれ第15A図中
の線16A−16A,第15C図中の線16B−16Bおよび第15E図中
の線16C−16Cに沿った断面における不純物濃度分布を示
すグラフである。 第17A図と第17B図は、第15F図の従来のMISFETの特性を
示すグラフである。 第18A図は第15F図の従来のMISFETを含むインバータの回
路図であり、第18B図ないし第18D図は第18A図のインバ
ータの種々の特性を示すグラフである。 第19図は、シリコン内の室温におけるキャリアの移動度
に対する不純物濃度の影響を示すグラフである。 図において、301はシリコン基板、302は分離酸化膜、30
3はチャンネルカット領域、304はゲート絶縁膜、305は
ゲート電極、306はソース・ドレイン領域、307は層間絶
縁膜、308はソース・ドレイン電極、309はチャンネル層
を示す。
MISFETの製造過程を示す断面図である。 第2A図，第2B図および第2C図は、それぞれ第1A図中の線
2A−2A、第1C図中の2B−2Bおよび第1E図中の線2C−2Cに
沿った断面における不純物濃度分布を示すグラフであ
る。 第３図は、しきい値電圧を0.6Vに設定するために必要な
チャンネル層の不純物濃度CSと基板の不純物濃度CBとチ
ャンネル層の厚さwsとの間の関係を示すグラフである。 第4A図と第4B図は、第1F図のMISFETの特性を示すグラフ
である。 第５図は、チャンネル層の不純物濃度CSとトランスコン
ダクタンスgmの関係を示すグラフである。 第6A図は第1F図のMISFETを含むインバータの回路図であ
り、第6B図ないし第6D図は第6A図のインバータの種々の
特性を示すグラフである。 第7A図ないし第7F図は、本発明のもう１つの実施例によ
るMISFETの製造過程を示す断面図である。 第8A図，第8B図および第8C図は、それぞれ第7A図中の線
8A−8A,第7B図中の線8B−8Bおよび第7C図中の線8C−8C
に沿った断面にける不純物濃度分布を示すグラフであ
る。 第９図は、第7F図のMISFETにおけるドレイン電圧とドレ
イン電流との関係を示すグラフである。 第10A図は本発明のさらにもう１つの実施例を示す断面
図であり、第10B図は第10A図中の線10B−10Bに沿った断
面における不純物濃度分布を示すグラフである。 第11A図ないし第11F図は、本発明のさらにもう１つの実
施例によるMISFETの製造過程を示す断面図である。 第12A図，第12B図および第12C図は、それぞれ第11A図中
の線12A−12A,第11B図中の線12B−12Bおよび第11C図中
の線12C−12Cに沿った断面における不純物濃度分布を示
すグラフである。 第13A図と第13B図は、ゲート絶縁膜の厚さの変化に伴う
チャンネル層の厚さの変化を例示するグラフである。 第14A図ないし第14C図は、しきい電圧制御層の変化例を
示すグラフである。 第15A図ないし第15F図は、先行技術によるMISFETの製造
過程を示す断面図である。 第16A図，第16B図および第16C図は、それぞれ第15A図中
の線16A−16A,第15C図中の線16B−16Bおよび第15E図中
の線16C−16Cに沿った断面における不純物濃度分布を示
すグラフである。 第17A図と第17B図は、第15F図の従来のMISFETの特性を
示すグラフである。 第18A図は第15F図の従来のMISFETを含むインバータの回
路図であり、第18B図ないし第18D図は第18A図のインバ
ータの種々の特性を示すグラフである。 第19図は、シリコン内の室温におけるキャリアの移動度
に対する不純物濃度の影響を示すグラフである。 図において、301はシリコン基板、302は分離酸化膜、30
3はチャンネルカット領域、304はゲート絶縁膜、305は
ゲート電極、306はソース・ドレイン領域、307は層間絶
縁膜、308はソース・ドレイン電極、309はチャンネル層
を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−151464（ＪＰ，Ａ) 特開 昭62−162360（ＪＰ，Ａ) 特開 昭63−177470（ＪＰ，Ａ) 特開 昭56−135969（ＪＰ，Ａ) 特開 昭59−149059（ＪＰ，Ａ)
Claims (3)
- 【請求項１】第１導電型の半導体層と、 素子形成領域を包囲するように前記半導体層の表面上に
選択的に形成された分離絶縁膜と、 前記半導体層の前記表面から前記分離絶縁膜上に延びて
いて１×1017／cm3以上の第１導電型不純物濃度と40nm
以上の厚さを有する第１エピタキシャル層と、 前記第１エピタキシャル層上に重ねて形成されていて１
×1016／cm3以下の第１導電型不純物濃度と40nm以下の
厚さを有する第２エピタキシャル層と、 前記素子形成領域内において前記第２エピタキシャル層
の上面から前記第１エピタキシャル層の底面までの厚さ
を越える深さまで形成されていて互いに２μｍ以下の距
離だけ隔てられた第２導電型の１対のソース・ドレイン
領域とを含み、 前記ソース・ドレイン領域は前記分離絶縁膜上の前記第
１と第２のエピタキシャル層の部分まで延びており、 前記１対のソース・ドレイン間において、前記第２のエ
ピタキシャル層はチャンネル層として働き、かつ前記第
１のエピタキシャル層はしきい値電圧制御層として働く
ことを特徴とする微小なMIS型FET。 - 【請求項２】半導体層を用意し、 素子形成領域を包囲するように前記半導体層の前記表面
上に分離絶縁膜を選択的に形成し、 前記半導体層の前記表面から前記分離絶縁膜上に延びて
いて１×1017／cm3以上の第１導電型不純物濃度と40nm
以上の厚さを有する第１エピタキシャル層を形成し、 前記第１エピタキシャル層上に重ねて１×1016／cm3以
下の第１導電型不純物濃度と40nm以下の厚さを有する第
２エピタキシャル層を形成し、 前記素子形成領域内において前記第２エピタキシャル層
の上面から前記第１エピタキシャル層の底面までの厚さ
を越える深さを有しかつ前記分離絶縁膜上の前記第１と
第２のエピタキシャル層部分に延びる第２導電型の１対
のソース・ドレイン領域を互いに２μｍ以下の距離だけ
隔てて形成する工程を含むことを特徴とする微小なMIS
型FETの製造方法。 - 【請求項３】前記第１導電型はｐ型であって前記第２導
電型はｎ型であり、 前記チャンネル層上のゲート絶縁膜と、 前記ゲート絶縁膜上のｐ型半導体のゲート電極とをさら
に含むことを特徴とする請求項１に記載の微小なMIS型F
ET。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005161A JP2660446B2 (ja) | 1990-01-12 | 1990-01-12 | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| US07/637,871 US5196908A (en) | 1990-01-12 | 1991-01-08 | Micro MIS type FET and manufacturing process therefor |
| US07/980,408 US5330923A (en) | 1990-01-12 | 1992-11-20 | Manufacturing process for a micro MIS type FET |
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