JP5621442B2

JP5621442B2 - 半導体装置の製造方法

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Publication number: JP5621442B2
Application number: JP2010205793A
Authority: JP
Inventors: 柴田　巧; 巧柴田; 松井　正樹; 正樹松井; 彰二野上; 山岡智則; 智則山岡
Original assignee: Sumco Corp; Denso Corp
Current assignee: Sumco Corp; Denso Corp
Priority date: 2010-09-14
Filing date: 2010-09-14
Publication date: 2014-11-12
Anticipated expiration: 2030-09-14
Also published as: JP2012064660A

Description

本発明は、第１導電型層に形成されたトレンチ内に第２導電型層を埋め込んでＰＮ接合を形成する半導体装置の製造方法に関するものである。

従来、特許文献１において、トレンチ内に不純物層をエピタキシャル成長させる際の埋込不良を抑制する方法が開示されている。具体的には、エピタキシャル成長時の成長温度を低くし、さらにシリコンソースガスとなるジクロロシラン（ＳｉＨ₂Ｃｌ₂）に対してエッチングガスとなるＨＣｌを混合させ、トレンチの側壁からの成長を抑制してトレンチ底部からの埋め込みがなされるようにしている。

特開２００５−３１７９０５号公報

しかしながら、幅の狭いトレンチを埋め込むためには、低温またはＨＣｌ濃度を濃くするという条件でエピタキシャル成長を行うことが必要になる。エピタキシャル成長は、低温になるほど、あるいはＨＣｌの混合割合を高くするほど、成長レートが遅くなったり、膜厚や不純物濃度の面内均一性が悪くなる。図４は、エピタキシャル成長の条件を変えて半導体基板上にエピタキシャル成長を行った場合の膜厚分布を測定した結果を示した図である。図５は、エピタキシャル成長の条件を変えて半導体基板上にエピタキシャル成長を行った場合の比抵抗分布を測定した結果を示した図である。なお、図中Ｘ、Ｙは、図５中に示したウェハの一方向およびそれに対する垂直方向での不純物濃度分布を表していることを示している。

図４に示されるように、高温でＨＣｌを含むガスを用いてエピタキシャル成長させる場合には膜厚の面内分布のバラツキが比較的少なく、より成長レートが早くなって膜厚を厚くできる。低温でＨＣｌを含まないガスを用いる場合、高温でＨＣｌを含むガスを用いる場合と比較して成長レートは遅くなるが、膜厚の面内分布のバラツキを低減することが可能となる。低温でＨＣｌを含むガスを用いる場合、膜厚の面内分布のバラツキが非常に大きく、成長レートも遅い。また、図５に示されるように、高温でエピタキシャル成長させる場合には比抵抗分布のバラツキが比較的少ないが、幅の狭いトレンチを埋め込むために低温でエピタキシャル成長させる場合には、スループットが悪くなるだけでなく、比抵抗分布のバラツキが大きくなる。このような膜厚や不純物濃度の面内分布のバラツキを改善するためには、ガスの流れを精度良くコントロールする必要があった。

本発明は上記点に鑑みて、エピタキシャル成長によりトレンチ内を不純物層で埋め込む場合に、スループットを向上させることができる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、第１導電型領域（２ｂ）と第２導電型領域（３）とが交互に繰り返し並べられることによりスーパージャンクション構造が構成されていると共に、スーパージャンクション構造が形成された領域内において、半導体基板（１）の主表面側に配置される表面電極（１０）と裏面側に配置される裏面電極（１１）との間に電流を流す縦型半導体素子を備えた半導体装置の製造方法であって、ドリフト層（２）に対して、第２導電型領域（３）の幅よりも広くトレンチ（２ａ）を形成する工程と、トレンチ（２ａ）に対してドリフト層（２）よりも低不純物濃度とされた第２導電型不純物層（２１）を形成する工程と、熱処理によってドリフト層（２）内の第１導電型不純物を第２導電型不純物層（２１）内に熱拡散させることで第２導電型領域（３）を形成する工程と、を含んでいることを特徴としている。

このように、ドリフト層（２）内の第１導電型不純物を第２導電型不純物層（２１）内に熱拡散させて第２導電型領域（３）を形成しているため、第２導電型領域（３）の幅よりもトレンチ（２ａ）の幅を広くできる。このため、トレンチ（２ａ）内をエピタキシャル成長にて埋め込むときより成長レートを高くできる条件でエピタキシャル成長させられる。したがって、エピタキシャル成長に必要とされる時間を短時間化することが可能となり、スループットを向上させることが可能となる。

また、このような製造方法によれば、第２導電型領域（３）とドリフト層（２）との境界、つまりこれらによって構成されるＰＮ接合の接合位置がトレンチ（２ａ）の内壁面よりもトレンチ（２ａ）の内側に移動した位置となる。したがって、第２導電型領域（３）とドリフト層（２）とによるＰＮ接合の接合位置とトレンチ（２ａ）の内壁面に形成される結晶欠陥の位置とが一致しないようにできる。このため、リークが発生し難くなるようにできるという効果を得ることもできる。

このような製造方法によってスーパージャンクション構造を有する半導体装置を製造する場合、請求項２に記載したように、トレンチ（２ａ）を形成する工程では、トレンチ（２ａ）の幅を、熱処理によって第２導電型領域（３）を形成する工程を経た後の第２導電型領域（３）の幅が第１導電型領域（２ｂ）の幅と等しくなるように設定すると、チャージバランスを取り易いため好ましい。

さらに、請求項１に記載の発明では、第２導電型不純物層（２１）を形成する工程では、エピタキシャル成長装置にて第２導電型不純物層（２１）をエピタキシャル成長させ、第２導電型領域（３）を形成する工程では、エピタキシャル成長装置内において第２導電型不純物層（２１）を成長させない条件で熱処理を行うことを特徴としている。

このようにすれば、エピタキシャル成長装置内でそのまま熱処理を行うこともできるため、製造工程の簡略化を図ることも可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる縦型半導体装置として縦型ＭＯＳトランジスタが備えられた半導体装置の断面図を示す。図１に示す縦型ＭＯＳトランジスタを備えた半導体装置の製造工程を示した断面図である。第１実施形態と従来の半導体装置の製造工程を示した比較断面図である。エピタキシャル成長の条件を変えて半導体基板上にエピタキシャル成長を行った場合の膜厚分布を測定した結果を示した図である。エピタキシャル成長の条件を変えて半導体基板上にエピタキシャル成長を行った場合の比抵抗分布を測定した結果を示した図である。

以下、本発明の実施形態について図に基づいて説明する。

（第１実施形態）
本発明の第１実施形態について説明する。図１に、縦型半導体装置として縦型ＭＯＳトランジスタが備えられた半導体装置の断面図を示す。この半導体装置は、本実施形態で説明する半導体基板の製造方法によって製造された半導体基板を用いて製造されたものである。以下、この図を参照して、縦型ＭＯＳトランジスタを備えた半導体装置について説明する。

図１は、半導体装置のうち縦型ＭＯＳトランジスタが形成されるセル領域の一部を部分的に拡大した断面である。本実施形態では、縦型ＭＯＳトランジスタとして、トレンチゲート構造の反転型の縦型ＭＯＳトランジスタを適用している。

図１に示すように、単結晶シリコンなどの単結晶半導体で構成されたｎ⁺型基板１の一面を主表面、その反対側の面を裏面として、主表面上にはｎ^-型ドリフト層２が形成されている。このｎ^-型ドリフト層２内には、紙面垂直方向を長手方向とする短冊状のｐ型領域３が形成されている。このｐ型領域３は、当該ｐ型領域３よりも一回り大きく形成されたトレンチ２ａ内に形成したｐ型の不純物層を熱処理時のｎ^-型ドリフト層２からのｎ型不純物の熱拡散によって小さくしたものである。そして、ｐ型領域３の間に挟まれたｎ^-型ドリフト層２と、ｎ^-型ドリフト層２から拡散したｎ型不純物によってｎ型にオーバードープされた部分とをｎ型領域２ｂとして、ｎ型領域２ｂとｐ型領域３とがストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。

例えば、スーパージャンクション構造によって耐圧を６００Ｖ程度見込む場合には、ｎ^-型ドリフト層２の深さが３０〜５０μｍ、例えば４０μｍとされ、ｎ型領域２ｂおよびｐ型領域３の幅は０．５〜１０μｍ、例えば２．５μｍに設定される。ｐ型領域３の深さについては、ｎ^-型ドリフト層２の深さとほぼ同等とされるが、図１に示したように、ｐ型領域３がｎ⁺型基板１に達せずに、ｎ⁺型基板１から所定距離離間させられた構造とされているのが好ましい。

ｎ型領域２ｂおよびｐ型領域３の表面には、ｐ型ウェル領域４が形成されている。このｐ型ウェル領域４の表層部には、ｎ^-型ドリフト層２よりも高不純物濃度とされたソース領域となるｎ⁺型領域５が形成されていると共に、ｐ型ウェル領域４よりも高不純物濃度とされたｐ⁺型コンタクト領域６が形成されている。

また、ｎ⁺型領域５およびｐ型ウェル領域４を貫通してｎ型領域２ｂに達するように、紙面垂直方向を長手方向としたトレンチ７が形成されていると共に、トレンチ７の表面を覆うようにゲート絶縁膜８が形成されており、さらにゲート絶縁膜８の表面にトレンチ７を埋め込むようにゲート電極９が形成されることでトレンチゲート構造が構成されている。

なお、図１中には詳細な断面を示していないが、トレンチゲート構造を覆うように層間絶縁膜が形成されており、この層間絶縁膜に形成されたコンタクトホールを通じてソース電極となる表面電極１０が形成されている。そして、ドレイン領域となるｎ⁺型基板１の裏面にドレイン電極となる裏面電極１１が形成され、縦型ＭＯＳトランジスタが構成されている。

このように構成される縦型ＭＯＳトランジスタは、例えば、ゲート電極９に対してゲート電圧を印加していないときには、ｐ型ウェル領域４の表層部にチャネルが形成されないため、表面電極１０と裏面電極１１の間の電流が遮断される。そして、ゲート電圧を印加すると、その電圧値に応じてｐ型ウェル領域４のうちトレンチ７の側面に接している部分の導電型が反転してチャネルが形成され、表面電極１０と裏面電極１１の間に電流を流すという動作を行う。

続いて、このように構成される縦型ＭＯＳトランジスタを備えた半導体装置の製造方法について、半導体装置の製造に用いられる半導体基板の製造方法と共に説明する。図２は、図１に示す縦型ＭＯＳトランジスタを備えた半導体装置の製造工程を示した断面図である。この図を参照して説明する。なお、図２では、半導体装置の製造工程のうち半導体基板の製造工程についてのみ図示しており、それ以降のデバイス形成工程に関しては従来と同様であるため省略してある。

〔図２（ａ）に示す工程〕
ｎ⁺型基板１の上にｎ^-型ドリフト層２をエピタキシャル成長させる。そして、ｎ^-型ドリフト層２の表面にマスク２０を形成したのち、ホト・エッチングによってパターニングする。これにより、スーパージャンクション構造におけるｐ型領域３を形成するためのトレンチ２ａの形成予定領域を開口させて開口部２０ａを形成する。このとき、例えば開口部２０ａの幅を最終的に形成するｐ型領域３の幅（例えば２．５μｍ）よりも広い幅（例えば３．５μｍ）となるようにする。そして、このマスク２０を用いて選択エッチングを行い、開口部２０ａを通じてｎ^-型ドリフト層２を部分的に除去する。これにより、セル領域においてｐ型領域３を形成するためのトレンチ２ａが形成される。

〔図２（ｂ）に示す工程〕
マスク２０を除去したのち、トレンチ２ａ内を含め基板表面全面に単結晶シリコンからなるｐ型層２１をエピタキシャル成長等によって形成する（図ではトレンチ２ａ内にのみｐ型層２１を示してある）。例えば、シリコンソースガスとなるジクロロシラン（ＳｉＨ₂Ｃｌ₂）に対してエッチングガスとなるＨＣｌを混合させた混合ガスを用いて、これにボロンなどのｐ型ドーパントを導入し、かつ、比較的高温プロセス（例えば１０００℃）でｐ型層２１を形成している。

すなわち、本実施形態のように、トレンチ２ａの幅を最終的に形成されるｐ型領域３の幅よりも広くできる場合、成長レートの早い高温プロセスを用いても埋込不良が発生し難い。

例えば、従来のようにトレンチ２ａの幅を最終的に形成されるｐ型領域３の幅と等しくする場合、トレンチ２ａの幅を２．５μｍ、深さを４０μｍとすると、アスペクト比が１６程度になるため、これを埋め込むには９５０℃でＨＣｌが０．９ｓｌｍの条件でｐ型層２１をエピタキシャル成長させることが必要になる。このような低温でＨＣｌを含むガスを用いた場合の膜厚の面内分布は、図４に示す結果から±２０％となった。

これに対して、本実施形態のようにトレンチ２ａの幅を最終的に形成されるｐ型領域３の幅よりも大きくできる場合、トレンチ２ａの幅が３．５μｍ、深さが４０μｍとすると、アスペクト比が１１程度になるため、これを埋め込むには１０００℃でＨＣｌが０．９ｓｌｍの条件でｐ型層２１をエピタキシャル成長させることができる。このような高温でＨＣｌを含むガスを用いた場合の膜厚の面内分布は、図４に示す結果から±８％となった。

このように、高温プロセスによってｐ型層２１を形成する場合、成長レートを早くできるため、従来のようにｐ型領域３の幅と等しい幅でトレンチ２ａを形成する場合と比較して、エピタキシャル成長に掛かるトータルの時間を短時間化させることが可能となり、スループットを向上させることが可能となる。また、膜厚の面内分布も小さくでき、面内均一性を向上させることも可能となる。

さらに、本実施形態のように、高温プロセスによってｐ型層２１を形成できるため、図５に示すように不純物濃度分布のバラツキも少なくすることができる。

また、このとき、ｐ型層２１のｐ型不純物濃度がｎ^-型ドリフト層２のｎ型不純物濃度よりも低くなるようにしている。この濃度についてはスーパージャンクション構造におけるチャージバランスと、この後行われる熱処理でのｎ型不純物の拡散量に応じて適宜設定される。そして、ＣＭＰ等の研磨もしくはエッチバック等による平坦化工程を行い、ｐ型層２１を平坦化する。

なお、チャージバランスは、ｎ型領域２ｂの総チャージ量とｐ型領域３の総チャージ量が等しくなるようにすることで保つことができる。ｎ型領域２ｂの総チャージ量やｐ型領域３の総チャージ量は、ｎ型領域２ｂ内のｎ型不純物量やｐ型領域３内のｐ型不純物量のことであり、ｎ型領域２ｂやｐ型領域３の不純物濃度と体積の積（不純物濃度×体積）によって求められる。

〔図２（ｃ）に示す工程〕
この後、熱処理によってｎ^-型ドリフト層２内のｎ型不純物をｐ型層２１内に熱拡散させて活性化する。このとき、ｐ型層２１のｐ型不純物濃度がｎ^-型ドリフト層２のｎ型不純物濃度よりも低くされているため、ｎ^-型ドリフト層２のｎ型不純物がｐ型層２１側に拡散していき、ｐ型層２１のうちｎ^-型ドリフト層２と隣接する領域がオーバードープされてｎ型になり、ｐ型層２１が縮小させられる。この拡散後に縮小されたｐ型層２１により、スーパージャンクション構造におけるｐ型領域３が形成される。このように、ｎ^-型ドリフト層２のｎ型不純物がｐ型層２１側に拡散することから、ｐ型領域３とｎ^-型ドリフト層２との境界、つまりこれらによって構成されるＰＮ接合の接合位置がトレンチ２ａの内壁面よりもトレンチ２ａの内側に移動した位置となる。

トレンチ２ａを形成すると、その内壁面にエッチング時のダメージによる結晶欠陥が発生する。その結晶欠陥が形成されている位置とＰＮ接合の接合位置が一致すると、リークが発生し易くなって好ましくない。しかしながら、本実施形態のようにすれば、熱拡散によってｐ型領域３とｎ^-型ドリフト層２とによるＰＮ接合の接合位置とトレンチ２ａの内壁面に形成される結晶欠陥の位置とが一致しないようにでき、リークが発生し難くなるようにできる。

このようにして、ｐ型領域３の間に挟まれたｎ^-型ドリフト層２およびｎ^-型ドリフト層２から拡散したｎ型不純物によりｎ型にオーバードープされた部分をｎ型領域２ｂとし、ｎ型領域２ｂとｐ型領域３とがストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。これにより、スーパージャンクション構造が備えられた縦型ＭＯＳトランジスタの製造に用いられる半導体基板が完成する。

この後の工程については図示していないが、その後のデバイス形成工程、すなわち、ｐ型ウェル領域４やｎ⁺型領域５、トレンチゲート構造や表面電極１０および裏面電極１１の形成工程などを従来と同様の手法によって行う。このような手法により、図１に示したｎ型領域２ｂとｐ型領域３の繰り返し構造からなるスーパージャンクション構造を有した縦型ＭＯＳトランジスタを製造することができる。

なお、上記した熱処理として、ｐ型層２１の形成後に、そのままｎ型不純物層の拡散のための熱処理を施すようにしても良いが、デバイス形成工程の際、例えば各種不純物層の熱拡散の際の熱処理を利用することもできる。つまり、デバイス形成工程を経て半導体装置が完成するまでに行われる各熱処理を経たときに、最終的にｎ型不純物が熱拡散してｐ型領域３が形成されれば良い。また、ｐ型層２１の形成後に、ｎ型不純物の拡散のための熱処理を続けて行う場合には、ｐ型層２１をエピタキシャル成長させる際に用いたエピタキシャル成長装置内へのガスの導入を停止してエピタキシャル成長しない条件で熱処理を行うという手法を用いることもできる。このようにすれば、エピタキシャル成長装置内でそのまま熱処理を行うこともできるため、製造工程の簡略化を図ることも可能となる。

また、トレンチ２ａの幅や深さについては、ｐ型層２１の形成後に行われる各種熱処理を経た後の熱拡散量に応じて設定すればよい。本実施形態の場合には、トレンチ２ａの深さを、熱拡散後にｐ型領域３がｎ⁺型基板１に達せずに、ｎ⁺型基板１から所定距離離間させることができる程度に設定してある。完成後のｐ型領域３の幅や不純物濃度については、チャージバランスを取り易くするためにｎ型領域２ｂと同じ幅および不純物濃度となるようにすることが好ましいが、チャージバランスが取れていれば、これらが必ずしも同じでなくても構わない。

以上説明した本実施形態の製造方法によれば、以下の効果を得ることができる。これについて、図３に示す本実施形態と従来の半導体装置の製造工程を示した比較断面図を参照して説明する。

まず、本実施形態の製造方法では、図３（ａ）に示すように、ｐ型領域３を形成するためのトレンチ２ａの幅を広くしておき、このトレンチ２ａ内をｐ型層２１で埋め込んだのち、ｎ^-型ドリフト層２からｎ型不純物を熱拡散してトレンチ２ａよりも幅狭なｐ型領域３を形成するようにしている。これに対して、図３（ｂ）に示すように、従来の製造方法では、ｎ⁺型基板Ｊ１の主表面に形成されたｎ^-型ドリフト層Ｊ２に対して幅狭のトレンチＪ２ａを形成したのち、このトレンチＪ２ａ内にｎ^-型ドリフト層Ｊ２と同程度の不純物濃度のｐ型領域Ｊ３をエピタキシャル成長させるようにしている。

このように、本実施形態では、従来と比較して、トレンチ２ａの幅をトレンチＪ２ａの幅よりも広くしていることから、トレンチ２ａ内をエピタキシャル成長にて埋め込むときにより成長レートを高くできる条件でエピタキシャル成長させられる。このため、エピタキシャル成長に必要とされる時間を短時間化することが可能となり、スループットを向上させることが可能となる。また、比較的面内分布のバラツキが少ない高温プロセスで不純物層であるｐ型層２１を形成できるし、同じ条件でのエピタキシャル成長にできるため、ｐ型層２１の膜厚や不純物濃度の面内均一性が悪くなることを抑制することもできる。

また、本実施形態では、ｐ型層２１を低不純物濃度で構成してｎ^-型ドリフト層２からｎ型不純物を熱拡散させることでｐ型領域３を形成しているため、ｐ型領域３とｎ^-型ドリフト層２との境界、つまりこれらによって構成されるＰＮ接合の接合位置がトレンチ２ａの内壁面よりもトレンチ２ａの内側に移動した位置となる。したがって、ｐ型領域３とｎ^-型ドリフト層２とによるＰＮ接合の接合位置とトレンチ２ａの内壁面に形成される結晶欠陥の位置とが一致しないようにできる。これに対して、従来では、ｐ型領域Ｊ３の形成位置は、トレンチＪ２ａの内壁面と一致しており、ｐ型領域Ｊ３とｎ^-型ドリフト層Ｊ２との境界、つまりこれらによって構成されるＰＮ接合の接合位置がトレンチＪ２ａの内壁面に形成される結晶欠陥の位置と一致する。

このため、従来の製造方法ではリークが発生し易くなるのに対して、本実施形態の製造方法ではリークが発生し難くなるようにできるという効果を得ることもできる。

（他の実施形態）
上記実施形態では、スーパージャンクション構造を構成するｎ型領域２ｂとｐ型領域３の長手方向とトレンチゲート構造を構成するトレンチ７の長手方向とが一致している場合を例に挙げて説明したが、必ずしも一致している必要は無い。例えば、ｎ型領域２ｂとｐ型領域３の長手方向がトレンチ７の長手方向に対して垂直、もしくは一定の角度をなして形成されていても良い。

また、上記実施形態では、ｎ⁺型基板１の上にｎ^-型ドリフト層２をエピタキシャル成長させた後、セル領域に形成したトレンチ２ａ内にｐ型層２１を形成することで、ｎ型領域２ｂとｐ型領域３がストライプ状に交互に繰り返し形成された構造（カラム）を形成したが、ｎ⁺型基板１の上にｐ^-型ドリフト層をエピタキシャル成長させた後、セル領域に形成したトレンチ内にｎ型層を形成することで、ｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造（カラム）を形成してもよい。この場合、ｎ型領域を形成するためのトレンチを幅広に形成しておき、比較的低不純物濃度のｎ型層をトレンチ内に配置した後、ｐ^-型ドリフト層内のｐ型不純物を熱拡散させることで、トレンチの内壁面よりもｎ型領域とｐ^-型ドリフト層とのＰＮ接合の接合位置がトレンチの内側に位置するようにすれば良い。

また、上記実施形態では、ｎ⁺型領域５がソース領域として機能し、ｎ⁺型基板１がドレイン領域として機能する縦型ＭＯＳトランジスタを例に挙げて説明したが、ｎ⁺型基板１に代えてｐ⁺型基板を用いたＩＧＢＴについても、本発明を適用することができる。この場合、ｐ⁺型基板の表面に直接ｎ^-型ドリフト層２が形成される場合に限らず、バッファ層等が形成されるような構造であっても構わない。

また、上記では、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＭＯＳトランジスタやＩＧＢＴについて説明したが、素子を構成する各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳトランジスタやＩＧＢＴに対しても、本発明を適用することができる。また、縦型素子として他の素子、例えばダイオードなどにスーパージャンクション構造を備える半導体装置についても、本発明を適用することができる。

さらに、上記実施形態では、半導体材料としてシリコンを用いる場合について説明したが、他の半導体材料、例えば炭化珪素や化合物半導体などを適用した半導体装置の製造に用いられる半導体基板についても、本発明を適用することができる。

１ｎ⁺型基板
２ｎ^-型ドリフト層
２ａトレンチ
２ｂｎ型領域
３ｐ型領域
４ｐ型ウェル領域
５ｎ⁺型領域
６ｐ⁺型コンタクト領域
２０マスク
２０ａ開口部
２１ｐ型層

Claims

主表面および裏面を有する第１導電型または第２導電型の半導体基板（１）と、
前記半導体基板（１）の前記主表面側に形成され、一方向を長手方向とする複数のトレンチ（２ａ）がストライプ状に形成された第１導電型のドリフト層（２）と、
前記トレンチ（２ａ）内に埋め込んで形成した第２導電型領域（３）とを有し、
前記ドリフト層（２）のうち前記第２導電型領域（３）の間に挟まれた部分を含んで第１導電型領域（２ｂ）が構成され、該第１導電型領域（２ｂ）と前記第２導電型領域（３）とが交互に繰り返し並べられることによりスーパージャンクション構造が構成されていると共に、
前記スーパージャンクション構造が形成された領域内において、前記半導体基板（１）の前記主表面側に配置される表面電極（１０）と前記裏面側に配置される裏面電極（１１）との間に電流を流す縦型半導体素子を備えた半導体装置の製造方法であって、
前記ドリフト層（２）に対して、前記第２導電型領域（３）の幅よりも広く前記トレンチ（２ａ）を形成する工程と、
前記トレンチ（２ａ）に対して前記ドリフト層（２）よりも低不純物濃度とされた第２導電型不純物層（２１）を形成する工程と、
熱処理によって前記ドリフト層（２）内の第１導電型不純物を前記第２導電型不純物層（２１）内に熱拡散させることで前記第２導電型領域（３）を形成する工程と、を含み、
前記第２導電型不純物層（２１）を形成する工程では、エピタキシャル成長装置にて前記第２導電型不純物層（２１）をエピタキシャル成長させ、
前記第２導電型領域（３）を形成する工程では、前記エピタキシャル成長装置内において前記第２導電型不純物層（２１）を成長させない条件で前記熱処理を行うことを特徴とする半導体装置の製造方法。
前記トレンチ（２ａ）を形成する工程では、前記トレンチ（２ａ）の幅を、前記熱処理によって前記第２導電型領域（３）を形成する工程を経た後の前記第２導電型領域（３）の幅が前記第１導電型領域（２ｂ）の幅と等しくなるように設定することを特徴とする請求項１に記載の半導体装置の製造方法。