TWI430449B - 橫向堆疊式超級接面功率半導體元件 - Google Patents

橫向堆疊式超級接面功率半導體元件 Download PDF

Info

Publication number
TWI430449B
TWI430449B TW100135211A TW100135211A TWI430449B TW I430449 B TWI430449 B TW I430449B TW 100135211 A TW100135211 A TW 100135211A TW 100135211 A TW100135211 A TW 100135211A TW I430449 B TWI430449 B TW I430449B
Authority
TW
Taiwan
Prior art keywords
epitaxial
source
layer
power semiconductor
super junction
Prior art date
Application number
TW100135211A
Other languages
English (en)
Other versions
TW201314901A (zh
Inventor
Yung Fa Lin
Shou Yi Hsu
Meng Wei Wu
Chia Hao Chang
Original Assignee
Anpec Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anpec Electronics Corp filed Critical Anpec Electronics Corp
Priority to TW100135211A priority Critical patent/TWI430449B/zh
Priority to CN2011104051600A priority patent/CN103035668A/zh
Priority to US13/337,274 priority patent/US8455946B2/en
Publication of TW201314901A publication Critical patent/TW201314901A/zh
Application granted granted Critical
Publication of TWI430449B publication Critical patent/TWI430449B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66696—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Description

橫向堆疊式超級接面功率半導體元件
本發明係有關一種半導體功率元件，特別是有關於一種橫向堆疊式超級接面(Super Junction)功率半導體元件。
功率半導體元件常應用於電源管理的部分，例如，切換式電源供應器、電腦中心或周邊電源管理IC、背光板電源供應器或馬達控制等等用途，其種類包含有絕緣閘雙雙載子電晶體(insulated-gate bipolar transistor,IGBT)、金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)與雙載子接面電晶體(bipolar junction transistor,BJT)等元件。其中，由於MOSFET可節省電能且可提供較快的元件切換速度，因此被廣泛地應用各領域之中。
在已知的功率元件中，有將基底採P型磊晶層與N型磊晶層垂直式交替設置之設計者，俾在陣列區形成許多垂直於基底主表面的PN接面，又被稱作超級接面功率電晶體。舉例來說，上述超級接面功率電晶體的製作方式通常係先於一N型基材上成長一N型磊晶層，然後於N型磊晶層上蝕刻出複數個溝渠，再填入一P型磊晶層，並進行一化學機械研磨製程，使P型磊晶層之上表面與N型磊晶層之上表面齊平。隨後，進行一熱趨入製程，將P型磊晶層之摻質擴散至各溝渠周圍之N型基材中，俾形成環繞各溝渠之P型基體摻雜區，其與N型基材即構成超級接面結構。
上述具有超級接面之功率電晶體相較於無超級接面之功率電晶體而言，在相同耐壓條件下，雖然具有較低的導通電阻，但是相對於高功率元件之絕緣閘極控制雙載子電晶體(IGBT)而言，卻是有較高的導通電阻。若欲達到與高功率元件之絕緣閘極控制雙載子電晶體相當的導通電阻，則需要製作出更高深寬比之超級接面，然而，以現有技術而言，如此高深寬比之超級接面的製程難度高，且成本也較高。
本發明之主要目的在提供一種橫向堆疊式超級接面功率半導體元件，以解決先前技藝之不足與缺點。
根據本發明之一較佳實施例，本發明提供一種橫向堆疊式超級接面功率半導體元件，包含有：一半導體基材，具有一第一導電型；一磊晶堆疊結構，設於該半導體基材上，該磊晶堆疊結構包含有至少一第一磊晶層，具有一第二導電型，以及至少一第二磊晶層，具有該第一導電型；一汲極結構，嵌入於該磊晶堆疊結構中，且該汲極結構沿著一第一方向延伸；複數個閘極結構，嵌入於該磊晶堆疊結構中，並且斷續的沿著該一第一方向延伸；一源極結構，設於該些閘極結構之間；以及一離子井，具有該第一導電型，包圍住該源極結構。
根據本發明之另一較佳實施例，本發明提供一種橫向堆疊式超級接面功率半導體元件，包含有：一半導體基材，具有一第一導電型；一磊晶堆疊結構，設於該半導體基材上，該磊晶堆疊結構包含有至少一第一磊晶層，具有一第二導電型，以及至少一第二磊晶層，具有該第一導電型；一汲極結構，嵌入於該磊晶堆疊結構中，且該汲極結構沿著一第一方向延伸；一閘極結構，嵌入於該磊晶堆疊結構中，並且沿著該一第一方向延伸；一源極結構，設於該些閘極結構之一側；以及一離子井，具有該第一導電型，包圍住該源極結構。
為了使閱者能更進一步了解本發明之特徵及技術內容，請同時參酌以下有關本發明之詳細說明與附圖。然而，所附圖式僅供參考與輔助說明用，並非用來對本發明加以限制者。
在下文的細節描述中，元件符號會被用來標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例描述方式來表示。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、電性、及步驟順序上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參閱第1A圖及第1B圖，其中第1A圖為依據本發明第一較佳實施例所繪示的橫向堆疊式超級接面功率半導體元件之立體剖面側視圖，第1B圖為一上視示意圖。如第1A圖及第1B圖所示，橫向堆疊式超級接面功率半導體元件1包含有一具有第一導電型之半導體基材10，例如，P型矽基材，在半導體基材10上設有一磊晶堆疊結構12，其為一具有第二導電型，例如N型，之磊晶層121以及一具有該第一導電型之磊晶層122，使磊晶層121以及磊晶層122沿著參考z軸向上重複交替堆疊之結構，且該些之磊晶層121以及磊晶層122構成複數個橫向PN超級接面，亦即，該些橫向PN超級接面係平行於半導體基材10之表面(或x-y平面)。上述磊晶層121以及磊晶層122之厚度可以相同，亦可以不相同。舉例來說，與半導體基材10直接接觸的磊晶層121可以較其它層的磊晶層121厚度更厚，藉此降低阻值。此外，上述磊晶層堆疊可先堆疊磊晶層121或先堆疊磊晶層122於半導體基材10上，並無限制，將基於後續摻雜之濃度以及厚度來調整。
在磊晶堆疊結構12中設有一沿著參考y軸延伸之汲極溝渠160，且在汲極溝渠160兩側壁各設有一第二導電型之重摻雜汲極擴散區161，在汲極溝渠160內則是填滿汲極接觸層162，例如金屬。汲極溝渠160的底部係向下深入到半導體基材10，且重摻雜汲極擴散區161與汲極接觸層162構成一汲極結構16。根據本發明之另一實施例，汲極溝渠160的深度亦可調整，使其不曝露出半導體基材10，而僅曝露出與半導體基材10直接接觸的磊晶層121。
在汲極結構16之相對側，設有一沿著參考y軸延伸之閘極溝渠140，其具有底部140a以及側壁140b，其中，底部140a可以曝露出半導體基材10。同樣的，根據本發明之另一實施例，閘極溝渠140的深度亦可調整，使其不曝露出半導體基材10，而僅曝露出與半導體基材10直接接觸的磊晶層121。在閘極溝渠140的底部140a以及側壁140b上閘極溝渠140形成有一閘極介電層15，在閘極介電層15上則形成有一閘極導電層14。根據本發明之較佳實施例，閘極溝渠140係沿著參考y軸斷續的延伸，且在相鄰的閘極溝渠140之間，設有一源極溝渠180，其深度與汲極溝渠160約略相同，在源極溝渠180則形成有一第二導電型之重摻雜源極擴散區181。在源極溝渠180內則是填滿源極接觸層182，例如金屬。
重摻雜源極擴散區181與源極接觸層182構成一源極結構18。重摻雜源極擴散區181被一第一導電型之離子井201包圍住，在離子井201內設有一離子井溝渠200，其深度與汲極溝渠160或源極溝渠180約略相同，在離子井溝渠200內則是填滿離子井接觸層202，例如金屬。離子井201與閘極導電層14重疊處，與重摻雜源極擴散區181之間形成一閘極通道210，其定義一閘極長度，而各層的磊晶層121則定義出一閘極寬度。第1A圖中亦繪示出導通時，電流從汲極結構16經由各層的磊晶層121再經由閘極通道210流向源極結構18之路徑300。
第2圖為依據本發明第二較佳實施例所繪示的橫向堆疊式超級接面功率半導體元件之上視示意圖，其中，相同的層、元件、區域仍沿用相同的符號表示。相較於第1B圖，第2圖所示的源極溝渠180在參考x軸方向上較寬，使填入源極溝渠180內的源極接觸層182，例如金屬，可以直接接觸到包圍源極結構18之離子井201。第二導電型之重摻雜源極擴散區181則是成對形成在源極溝渠180的相對兩側壁上。離子井201內無需另外設置離子井溝渠。離子井201與閘極導電層14重疊處，與重摻雜源極擴散區181之間形成一閘極通道210，其定義一閘極長度，而各層的磊晶層121則定義出一閘極寬度。
第3圖為依據本發明第三較佳實施例所繪示的橫向堆疊式超級接面功率半導體元件之上視示意圖，其中，相同的層、元件、區域仍沿用相同的符號表示。如第3圖所示，閘極溝渠140係為一連續的溝渠，且沿著參考y軸延伸。源極結構18係位於閘極溝渠140之一側，其包含有一對第二導電型之重摻雜源極擴散區181，其中之一緊鄰閘極溝渠140之一側。在第二導電型之重摻雜源極擴散區181之間為一源極溝渠180，在源極溝渠180內則是填滿源極接觸層182，例如金屬。重摻雜源極擴散區181與源極接觸層182構成源極結構18。同樣的，重摻雜源極擴散區181被一第一導電型之離子井201包圍住，在離子井201內無需設置離子井溝渠。源極接觸層182與離子井201直接接觸並電連接在一起。離子井201與閘極導電層14重疊處，與重摻雜源極擴散區181之間形成一閘極通道210，其定義一閘極長度，而各層的磊晶層121則定義出一閘極寬度。
以下，將藉由第4圖至第16圖詳細說明本發明橫向堆疊式超級接面功率半導體元件之製作方法。第4圖為依據本發明第一較佳實施例所繪示的橫向堆疊式超級接面功率半導體元件之部分佈局示意圖，第5圖至第16圖則是第4圖中沿著切線I-I’及II-II’之剖面示意圖，其中，切線I-I’係沿著參考y軸橫斷閘極14及源極結構18，而切線II-II’係沿著參考y軸橫斷離子井201、源極結構18以及汲極結構16。
如第5圖所示，首先提供一具有第一導電型之半導體基材10，例如，P型矽基材。接著，在半導體基材10上形成一磊晶堆疊結構12，其為一具有第二導電型，例如N型，之磊晶層121以及一具有該第一導電型之磊晶層122，使磊晶層121以及磊晶層122沿著參考z軸向上重複交替堆疊之結構，且該些之磊晶層121以及磊晶層122構成複數個橫向PN超級接面，亦即，該些橫向PN超級接面係平行於半導體基材10之表面(或x-y平面)。上述磊晶層121以及磊晶層122之厚度可以相同，亦可以不相同。舉例來說，與半導體基材10直接接觸的磊晶層121的厚度d0可以較其它層的磊晶層121厚度d1更厚，藉此降低阻值。此外，可以根據所要達到的導通電阻(RDS(ON) )，調整磊晶堆疊結構12之整體厚度、磊晶層121以及磊晶層122之層數等。
如第6圖所示，於磊晶堆疊結構12上依序形成一氧化襯墊層412、一氮化襯墊層414以及一硬遮罩層416。繼之，利用微影及蝕刻製程，於預定區域分別蝕刻出閘極溝渠140、源極溝渠180、汲極溝渠160及離子井溝渠200。如前所述，閘極溝渠140、源極溝渠180、汲極溝渠160及離子井溝渠200之深度可調整，使其曝露半導體基材10，或者不曝露出半導體基材10，而僅曝露出與半導體基材10直接接觸的磊晶層121。而其中汲極溝渠160至離子井溝渠200之距離將決定元件之耐壓。
如第7圖所示，接下來，將硬遮罩層416去除，留下氧化襯墊層412以及氮化襯墊層414。然後，進行一氧化製程，於閘極溝渠140、源極溝渠180、汲極溝渠160及離子井溝渠200之表面形成一犧牲氧化層(圖未示)，隨後，將該犧牲氧化層去除。此步驟之目的在去除先前蝕刻步驟所產生之缺陷。
如第8圖所示，接著以微影製程於磊晶堆疊結構12上形成一光阻圖案(圖未示)，該光阻圖案曝露出欲形成離子井201之區域。接著，進行一斜角度離子佈植製程，將第一導電型摻質，例如P型摻質，植入磊晶堆疊結構12，俾形成第一導電型離子井201。之後，將光阻圖案去除，然後進行第一導電型離子井201之熱趨入製程。當然，在其它實施例中，亦可以利用擴散方式取代上述的離子佈植製程。
如第9圖所示，接著以微影製程於磊晶堆疊結構12上形成另一光阻圖案(圖未示)，該光阻圖案曝露出欲形成源極及汲極摻雜之區域。接著，進行一斜角度離子佈植製程，將第二導電型摻質，例如N型摻質，植入磊晶堆疊結構12，俾形成重摻雜汲極擴散區161以及重摻雜源極擴散區181。之後，將光阻圖案去除，然後進行熱趨入製程。當然，在其它實施例中，亦可以利用擴散方式取代上述的離子佈植製程。此外，此例是同時形成源極及汲極摻雜區，也可以依不同之摻雜濃度需求，分開形成源極及汲極摻雜區。
如第10圖所示，進行一溝渠氧化製程，於閘極溝渠140、源極溝渠180、汲極溝渠160及離子井溝渠200之表面形成一氧化襯墊層512，然後，進行一化學氣相沈積製程，於閘極溝渠140、源極溝渠180、汲極溝渠160及離子井溝渠200填入一矽氧層514，並進行平坦化。繼之，於磊晶堆疊結構12上形成一光阻圖案(圖未示)，其曝露出閘極溝渠140，但覆蓋住源極溝渠180、汲極溝渠160及離子井溝渠200等閘極溝渠140以外之區域。然後，再將閘極溝渠140內的矽氧層514及氧化襯墊層512去除。接下來，去除光阻圖案。
如第11圖所示，進行一氧化製程，於閘極溝渠140內的表面上形成一閘極介電層15，例如，二氧化矽。然後，進行一化學氣相沈積製程，於閘極溝渠140內填入一閘極導電層14，例如，多晶矽層。接下來，進行一化學機械研磨製程，將沈積於閘極溝渠140之外的閘極導電層14去除並予以平坦化。
如第12圖所示，以微影製程於磊晶堆疊結構12上形成一光阻圖案(圖未示)，該光阻圖案僅覆蓋住閘極溝渠140以及形成在閘極溝渠140內的閘極導電層14，曝露出源極溝渠180、汲極溝渠160及離子井溝渠200之矽氧層514，接著，去除源極溝渠180、汲極溝渠160及離子井溝渠200之矽氧層514及氧化襯墊層512。然後，去除光阻圖案。繼之，於磊晶堆疊結構12上全面沈積一鈦/氮化鈦襯墊層522，然後再於鈦/氮化鈦襯墊層522上沈積一鎢金屬層524。接著，進行一化學機械研磨製程，將沈積於源極溝渠180、汲極溝渠160及離子井溝渠200之外的金屬層去除並予以平坦化。
如第13圖所示，接著，於磊晶堆疊結構12上沈積一介電層600，係如矽氧層。然後，於介電層600上形成一光阻圖案(圖未示)，該光阻圖案曝露出欲形成接觸洞之位置，該些接觸洞分別位於閘極溝渠140、源極溝渠180、汲極溝渠160及離子井溝渠200之正上方。接著，利用該光阻圖案為蝕刻遮罩，進行一乾蝕刻製程，於介電層600形成閘極接觸洞614、汲極接觸洞616、源極接觸洞618及離子井接觸洞620，分別曝露出填入於閘極溝渠140之閘極導電層14、填入於源極溝渠180、汲極溝渠160及離子井溝渠200之鎢金屬層524。接下來，去除光阻圖案。
如第14圖所示，於介電層600上沈積一鈦/氮化鈦襯墊層622，然後再於鈦/氮化鈦襯墊層622上沈積一金屬層624，例如鋁矽銅合金等。然後，進行一微影及蝕刻製程，將金屬層624及鈦/氮化鈦襯墊層622圖案化，分別形成閘極接觸插塞C14、汲極接觸插塞C16、源極接觸插塞C18，其中，源極接觸插塞C18同時電連接填入於源極溝渠180及離子井溝渠200之鎢金屬層524。
如第15圖所示，接著，於介電層600上沈積一介電層700，係如矽氧層，使介電層700覆蓋住閘極接觸插塞C14、汲極接觸插塞C16、源極接觸插塞C18。然後，於介電層700上形成一光阻圖案(圖未示)，該光阻圖案曝露出欲形成介層洞之位置，該些介層洞分別位於閘極接觸插塞C14以、汲極接觸插塞C16及源極接觸插塞C18(圖未示)之正上方。接著，利用該光阻圖案為蝕刻遮罩，進行一乾蝕刻製程，於介電層700形成閘極插塞介層洞714、汲極插塞介層洞716，分別曝露出閘極接觸插塞C14以及汲極接觸插塞C16。接下來，去除光阻圖案。
如第16圖所示，於介電層700上沈積一鈦/氮化鈦襯墊層722，然後再於鈦/氮化鈦襯墊層722上沈積一金屬層724，例如鋁矽銅合金等。然後，進行一微影及蝕刻製程，將金屬層724及鈦/氮化鈦襯墊層722圖案化，以形成導線圖案。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1．．．橫向堆疊式超級接面功率半導體元件
10．．．半導體基材
12．．．磊晶堆疊結構
14．．．閘極導電層
15．．．閘極介電層
16．．．汲極結構
18．．．源極結構
121．．．第二導電型磊晶層
122．．．第一導電型磊晶層
140．．．閘極溝渠
140a．．．底部
140b．．．側壁
160．．．汲極溝渠
161．．．重摻雜汲極擴散區
162．．．汲極接觸層
180．．．源極溝渠
181．．．重摻雜源極擴散區
182．．．源極接觸層
200．．．離子井溝渠
201．．．離子井
202．．．離子井接觸層
210．．．閘極通道
300．．．電流路徑
412．．．氧化襯墊層
414．．．氮化襯墊層
416．．．硬遮罩層
512．．．氧化襯墊層
514．．．矽氧層
522．．．鈦/氮化鈦襯墊層
524．．．鎢金屬層
600．．．介電層
614．．．閘極接觸洞
616．．．汲極接觸洞
618．．．源極接觸洞
620．．．離子井接觸洞
700．．．介電層
714．．．閘極插塞介層洞
716．．．汲極插塞介層洞
722．．．鈦/氮化鈦襯墊層
724．．．金屬層
C14．．．閘極接觸插塞
C16．．．汲極接觸插塞
C18．．．源極接觸插塞
所附圖說係提供本發明更進一步的了解，並納入並構成本說明書的一部分。該附圖說與說明書內容一同闡述之本發明實施例係有助於解釋本發明的原理原則。在圖說中：
第1A圖為依據本發明第一較佳實施例所繪示的橫向堆疊式超級接面功率半導體元件之立體剖面側視圖。
第1B圖本發明第一較佳實施例所繪示的橫向堆疊式超級接面功率半導體元件之上視示意圖。
第2圖為依據本發明第二較佳實施例所繪示的橫向堆疊式超級接面功率半導體元件之上視示意圖。
第3圖為依據本發明第三較佳實施例所繪示的橫向堆疊式超級接面功率半導體元件之上視示意圖。
第4圖為依據本發明第一較佳實施例所繪示的橫向堆疊式超級接面功率半導體元件之部分佈局示意圖。
第5圖至第16圖例示本發明橫向堆疊式超級接面功率半導體元件之製作方法。
應當注意的是，所有的圖說皆為概略性的。為方便和在圖紙上清晰起見，圖說之相對尺寸和部分零件比例係以誇大或縮小規模呈現。相同的標號一般係用來於不同的實施例中指示相對應或類似的元件。
1．．．橫向堆疊式超級接面功率半導體元件
10．．．半導體基材
12．．．磊晶堆疊結構
14．．．閘極導電層
15．．．閘極介電層
16．．．汲極結構
18．．．源極結構
121．．．第二導電型磊晶層
122．．．第一導電型磊晶層
140．．．閘極溝渠
140a．．．底部
140b．．．側壁
160．．．汲極溝渠
161．．．重摻雜汲極擴散區
162．．．．．．汲極接觸層
180．．．源極溝渠
181．．．重摻雜源極擴散區
182．．．源極接觸層
200．．．離子井溝渠
201．．．離子井
202．．．離子井接觸層
210．．．閘極通道
300．．．電流路徑

Claims (20)

  1. 一種橫向堆疊式超級接面功率半導體元件，包含有：一半導體基材，具有一第一導電型；一磊晶堆疊結構，設於該半導體基材上，該磊晶堆疊結構包含有至少一第一磊晶層，具有一第二導電型，以及至少一第二磊晶層，具有該第一導電型；一汲極結構，嵌入於該磊晶堆疊結構中，且該汲極結構沿著一第一方向延伸；複數個閘極結構，嵌入於該磊晶堆疊結構中，並且斷續的沿著該一第一方向延伸；一源極結構，設於該些閘極結構之間；以及一離子井，具有該第一導電型，包圍住該源極結構。
  2. 如申請專利範圍第1項所述之橫向堆疊式超級接面功率半導體元件，其中各該閘極結構包含有一閘極導電層，埋入於一閘極溝渠中，以及一閘極介電層包覆著該閘極導電層。
  3. 如申請專利範圍第2項所述之橫向堆疊式超級接面功率半導體元件，其中該源極結構包含有一源極擴散區、一源極溝渠，位於該源極擴散區內，以及一源極接觸層，填滿該源極溝渠。
  4. 如申請專利範圍第3項所述之橫向堆疊式超級接面功率半導體元件，其中該離子井與該閘極導電層重疊處，與該源極擴散區之間形成一閘極通道。
  5. 如申請專利範圍第4項所述之橫向堆疊式超級接面功率半導體元件，其中該閘極通道導通時，於該第一磊晶層形成一第二方向的電流路徑。
  6. 如申請專利範圍第1項所述之橫向堆疊式超級接面功率半導體元件，其中該第一磊晶層與該第二磊晶層構成一平行於該半導體基材之表面的PN接面。
  7. 如申請專利範圍第1項所述之橫向堆疊式超級接面功率半導體元件，其中該第一磊晶層與該半導體基材直接接觸。
  8. 如申請專利範圍第7項所述之橫向堆疊式超級接面功率半導體元件，其中該第二磊晶層疊設於該第一磊晶層上。
  9. 如申請專利範圍第1項所述之橫向堆疊式超級接面功率半導體元件，其中該第一磊晶層之厚度不等於該第二磊晶層之厚度。
  10. 如申請專利範圍第1項所述之橫向堆疊式超級接面功率半導體元件，其中該第一磊晶層之厚度大於該第二磊晶層之厚度。
  11. 如申請專利範圍第3項所述之橫向堆疊式超級接面功率半導體元件，其中另包含有一離子井溝渠，位於該離子井中，以及一離子井接觸層，填滿該離子井溝渠。
  12. 如申請專利範圍第11項所述之橫向堆疊式超級接面功率半導體元件，其中該離子井接觸層與該源極接觸層係電連接在一起。
  13. 如申請專利範圍第3項所述之橫向堆疊式超級接面功率半導體元件，其中該源極擴散區係延伸該磊晶堆疊結構之全部厚度。
  14. 如申請專利範圍第1項所述之橫向堆疊式超級接面功率半導體元件，其中該離子井係延伸該磊晶堆疊結構之全部厚度。
  15. 一種橫向堆疊式超級接面功率半導體元件，包含有：一半導體基材，具有一第一導電型；一磊晶堆疊結構，設於該半導體基材上，該磊晶堆疊結構包含有至少一第一磊晶層，具有一第二導電型，以及至少一第二磊晶層，具有該第一導電型；一汲極結構，嵌入於該磊晶堆疊結構中，且該汲極結構沿著一第一方向延伸；一閘極結構，嵌入於該磊晶堆疊結構中，並且沿著該一第一方向延伸；一源極結構，設於該些閘極結構之一側；以及一離子井，具有該第一導電型，包圍住該源極結構。
  16. 如申請專利範圍第15項所述之橫向堆疊式超級接面功率半導體元件，其中該閘極結構包含有一閘極導電層，埋入於一閘極溝渠中，以及一閘極介電層包覆著該閘極導電層。
  17. 如申請專利範圍第16項所述之橫向堆疊式超級接面功率半導體元件，其中該源極結構包含有一源極溝渠，位於該源極擴散區內、一源極擴散區，位於該源極溝渠與該閘極溝渠之間，以及一源極接觸層，填滿該源極溝渠。
  18. 如申請專利範圍第17項所述之橫向堆疊式超級接面功率半導體元件，其中該離子井與閘極導電層重疊處，與該源極擴散區之間形成一閘極通道。
  19. 如申請專利範圍第17項所述之橫向堆疊式超級接面功率半導體元件，其中該源極擴散區係延伸該磊晶堆疊結構之全部厚度。
  20. 如申請專利範圍第15項所述之橫向堆疊式超級接面功率半導體元件，其中該離子井係延伸該磊晶堆疊結構之全部厚度。
TW100135211A 2011-09-29 2011-09-29 橫向堆疊式超級接面功率半導體元件 TWI430449B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW100135211A TWI430449B (zh) 2011-09-29 2011-09-29 橫向堆疊式超級接面功率半導體元件
CN2011104051600A CN103035668A (zh) 2011-09-29 2011-12-07 横向堆叠超级接面功率半导体装置
US13/337,274 US8455946B2 (en) 2011-09-29 2011-12-26 Lateral stack-type super junction power semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100135211A TWI430449B (zh) 2011-09-29 2011-09-29 橫向堆疊式超級接面功率半導體元件

Publications (2)

Publication Number Publication Date
TW201314901A TW201314901A (zh) 2013-04-01
TWI430449B true TWI430449B (zh) 2014-03-11

Family

ID=47991763

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100135211A TWI430449B (zh) 2011-09-29 2011-09-29 橫向堆疊式超級接面功率半導體元件

Country Status (3)

Country Link
US (1) US8455946B2 (zh)
CN (1) CN103035668A (zh)
TW (1) TWI430449B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5848142B2 (ja) * 2012-01-25 2016-01-27 ルネサスエレクトロニクス株式会社 縦型プレーナパワーｍｏｓｆｅｔの製造方法
US9059324B2 (en) * 2013-06-30 2015-06-16 Texas Instruments Incorporated Bi-directional ESD diode structure with ultra-low capacitance that consumes a small amount of silicon real estate
US10014373B2 (en) 2015-10-08 2018-07-03 International Business Machines Corporation Fabrication of semiconductor junctions
CN109564876B (zh) * 2016-08-10 2020-02-21 日产自动车株式会社 半导体装置
DE102018122739A1 (de) * 2018-09-17 2020-03-19 Infineon Technologies Ag Halbleitervorrichtung mit einer Dotierstoffquelle

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381026A (en) * 1990-09-17 1995-01-10 Kabushiki Kaisha Toshiba Insulated-gate thyristor
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
JP4044721B2 (ja) * 2000-08-15 2008-02-06 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US7126166B2 (en) * 2004-03-11 2006-10-24 Semiconductor Components Industries, L.L.C. High voltage lateral FET structure with improved on resistance performance
US8575695B2 (en) * 2009-11-30 2013-11-05 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-drain breakdown and built-in avalanche clamp diode
CN201975392U (zh) * 2010-12-08 2011-09-14 马克斯半导体股份有限公司 内嵌沟渠式井区电场屏护功率金氧半场效晶体管结构

Also Published As

Publication number Publication date
US20130082324A1 (en) 2013-04-04
TW201314901A (zh) 2013-04-01
CN103035668A (zh) 2013-04-10
US8455946B2 (en) 2013-06-04

Similar Documents

Publication Publication Date Title
JP5511308B2 (ja) 半導体装置およびその製造方法
TWI462295B (zh) 溝渠型功率電晶體元件及其製作方法
JP2008509557A (ja) 陥没トレンチを用いた表面側ドレインを有する半導体電力素子
US8536003B2 (en) Method for fabricating semiconductor power device
TW201330262A (zh) 半導體裝置及其製造方法
JP2008166490A (ja) 半導体装置の製造方法
CN109979823B (zh) 一种屏蔽栅功率器件及制造方法
JP2012004541A (ja) 半導体装置およびその製造方法
TWI441261B (zh) 半導體功率元件的製作方法
TWI430449B (zh) 橫向堆疊式超級接面功率半導體元件
TWI426597B (zh) 降低寄生電晶體導通之功率元件及其製作方法
TWI450327B (zh) 功率半導體元件的製作方法
TWI470699B (zh) 具有超級介面之溝槽型功率電晶體元件及其製作方法
JP5775650B1 (ja) 半導体装置の製造方法、及び、半導体装置
TWI446521B (zh) 功率元件之耐壓終止結構
WO2023116383A1 (zh) 带有超结结构的绝缘栅双极型晶体管及其制备方法
TWI414070B (zh) 半導體功率元件
JP5466577B2 (ja) 半導体装置およびその製造方法
TWI463650B (zh) 功率半導體元件及其製作方法
TWI548090B (zh) 半導體裝置及其製作方法
TWI517393B (zh) 半導體裝置及其製作方法
CN105981144B (zh) 终止结构及其制作方法
TW201318168A (zh) 功率電晶體元件及其製作方法
TW202027275A (zh) 半導體元件及其製作方法
TWI802451B (zh) 半導體結構及其製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees