TWI450327B - 功率半導體元件的製作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 69
- 238000000034 method Methods 0.000 title claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 32
- 230000008569 process Effects 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 239000002019 doping agent Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- -1 is first provided Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0886—Shape
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Computer Hardware Design (AREA)
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Description
本發明係有關一種功率半導體元件的製作方法，特別是有關於一種超級接面(super junction)功率半導體元件的製作方法。
功率半導體元件常應用於電源管理，例如，切換式電源供應器、電腦中心或周邊電源管理IC、背光板電源供應器或馬達控制等等用途，其種類包含有絕緣閘雙雙載子電晶體(insulated-gate bipolar transistor,IGBT)、金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)與雙載子接面電晶體(bipolar junction transistor,BJT)等元件。其中，又以MOSFET較能夠節省電能且可提供較快的元件切換速度。
在已知的MOSFET功率元件中，有採P型與N型半導體交替設置之基底設計者，俾在陣列區形成許多垂直於基底主表面的PN接面，又被稱作超級接面功率電晶體。舉例來說，上述超級接面功率電晶體的製作方式通常係先於N型基底上形成N型半導體層或磊晶層，然後於N型半導體層中蝕刻出複數個溝渠，再將P型摻質以斜角度離子佈植製程植入溝渠之側壁，隨後，進行一熱趨入製程，俾形成環繞各溝渠之P型基體摻雜區，其與N型半導體層即構成超級接面結構。
上述習知作法仍有缺點需要進一步改良與改進。舉例來說，為使摻質能夠順利植入溝渠的側壁中，習知作法必須以斜角度進行離子佈植製程，例如，使離子佈植角度相對於垂直基底主表面的法線約為7度或更大。然而，在這樣的條件下，溝渠的開口尺寸即不能太小。因此，上述作法即不適合應用於具有高深寬比的深溝渠功率元件的製作。於是，本領域需要有一種改良的超級接面功率半導體元件的製作方法，以解決上述問題。
本發明之主要目的在提供一種改良的超級接面功率半導體元件的製作方法，以解決先前技藝之不足與缺點。
根據本發明之一實施例，本發明係提供一種功率半導體元件的製作方法，包含有以下步驟：提供一基底，其具有一第一導電型；於該基底上形成一半導體層，其具有一第二導電型；於該半導體層上形成一硬遮罩圖案，其具有至少一開口，顯露出部分的該半導體層；進行第一次溝渠蝕刻，經由開口蝕刻該半導體層中，俾形成一第一溝渠；進行第一次離子佈植，垂直將第一摻質經由該開口植入該第一溝渠的底部，俾形成一第一摻雜區；以及進行第二次溝渠蝕刻，經由該開口蝕穿該第一摻雜區，俾形成一第二溝渠。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
在下文的細節描述中，將參照附圖說明本發明實施例，故該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行本發明實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、步驟順序上及電性上的改變。因此，下文中之細節描述將不被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
特定言之，本發明係有關於一種利用反覆蝕刻與離子佈植方式形成功率半導體元件的超級接面之方法，其中，離子佈植係以垂直(或接近垂直)於基底主表面之方向進行者。以下，將藉由圖式說明本發明之一具體實施例，其中，圖式中所繪示者主要係針對溝渠閘極式MOS結構例示說明，熟習該項技藝者應能理解本發明亦能應用在溝渠閘極式MOS結構以外種類之半導體功率元件的製作，例如，平面閘極式MOS結構。
請參閱第1圖至第10圖，其為依據本發明實施例所繪示的超級接面功率半導體元件的製作方法的示意圖。如第1圖所示，首先提供一基底或半導體基底10，例如，N+
矽基底，再於半導體基底10的主表面10a上形成一半導體層11，例如，P型磊晶矽層或N型磊晶矽層。根據本發明實施例，半導體層11為一P型半導體層11，其厚度t約為40微米(μm)至50微米之間，例如，45微米左右，但不限於此。隨後，於半導體層11的表面上形成一硬遮罩圖案12，包括開口12a，顯露出部分的半導體層11的表面11a，其中，開口12a定義出後續欲蝕刻至半導體層11的深溝渠的位置。根據本發明實施例，開口12a的寬度w0
約為3微米或更小。
如第2圖所示，進行第一次的溝渠蝕刻步驟，經由開口12a蝕刻半導體層11，形成一深度為h1
(距離半導體層11表面)的第一溝渠111，舉例來說，深度h1
可以介於半導體層11的厚度的1/2至1/5之間，但不限於此。繼之，進行第一次的離子佈植製程201，以垂直或接近垂直(離子佈植角度小於5度)於半導體基底10的主表面10a之佈植角度，將電性與半導體層11相反的摻質，例如N型摻質，經由開口12a植入第一溝渠111的底部111a，俾形成一第一摻雜區120，包括一中間摻雜區(或直接摻雜區)120a與一側摻雜區(或間接摻雜區)120b，其中，側摻雜區120b係原本垂直植入的摻質經由散射(scattering)現象改變其行進方向，因而外擴形成於中間摻雜區120a兩側者，故亦可稱之為「散射側摻雜區」。換言之，藉由散射現象，第一摻雜區120的橫向寬度w1
係略大於開口12a的寬度w0
。此外，第一摻雜區120的底部接面深度(距離半導體層11表面)係以h2
表示。當然，上述第一次的離子佈植製程201可以包含有一次或者多次的離子佈植步驟，其中，若為多次的離子佈植之情形者，各離子佈植之離子佈植能量可以不相同。
如第3圖所示，進行第二次的溝渠蝕刻步驟，經由開口12a非等向性蝕刻第一溝渠111底部111a的半導體層11，形成一深度為h2
的第二溝渠112。換言之，前述第二次的溝渠蝕刻步驟係蝕刻至第一摻雜區120的底部接面深度，或者蝕穿第一摻雜區120，而約略蝕刻掉中間摻雜區120a，留下側摻雜區120b在第二溝渠112的下部側壁。繼之，進行第二次的離子佈植製程202，同樣以垂直或接近垂直於半導體基底10的主表面10a之佈植角度，將電性與半導體層11相反的摻質，例如N型摻質，經由開口12a植入第二溝渠112的底部112a，俾形成一第二摻雜區130，包括一中間摻雜區130a與一側摻雜區130b，其中，側摻雜區130b同樣係原本垂直植入的摻質經由散射現象改變其行進方向，因而外擴形成於中間摻雜區130a兩側者。
如第4圖所示，反覆實施第2圖至第3圖之步驟後，可在半導體層11中形成深度為h(距離半導體層11表面)的深溝渠110，其中，根據本發明之較佳實施例，深溝渠110的深度h約略等於半導體層11的厚度t，但不限於此。根據本發明之較佳實施例，深溝渠110具有一底部110a以及一垂直側壁110b，且底部110a可以顯露出部分的半導體基底10。經過反覆實施第2圖至第3圖之步驟後，在深溝渠110的垂直側壁110b上，形成複數個相鄰的側摻雜區120b~150b。
如第5圖所示，接著於深溝渠110的底部110a以及垂直側壁110b上形成一襯墊層302，例如，矽氧層。根據本發明之較佳實施例，襯墊層302可以是介電層，並以熱氧化方式形成者，但不限於此。繼之，進行一化學氣相沈積製程，全面沈積一溝渠填充介電層310，例如，矽氧層，使其填滿深溝渠110，並毯覆在硬遮罩圖案12上。隨後，可繼續進行一熱驅入製程，形成N+
側壁汲極摻雜區200，並使N+
側壁汲極摻雜區200與半導體基底10電性耦合。
當然，在其它實施例中，亦可能僅實施第2圖至第3圖之步驟即完成深溝渠110。熟習該項技藝者應能理解本發明經多次蝕刻及多次離子佈植製程始完成深溝渠110，其中，蝕刻次數需不少於兩次。此外，蝕刻次數可不等於離子佈植次數，亦即，在其它實施例中，最後一次的蝕刻完成後，可以選擇不實施離子佈植。再者，熟習該項技藝者應能理解每次的蝕刻步驟後，實施的離子佈植次數不限定一次。換言之，在兩次蝕刻中間，每次離子佈植的次數並不限定一次，可以由深至淺佈植多次後，再蝕刻去除中間摻雜區。再者，熟習該項技藝者應能理解前述之熱驅入製程可在全部的離子佈植製程完成後才進行，或者，亦可以在每次的離子佈植製程後進行之。
第6圖至第8圖例示溝渠閘極電晶體的作法。如第6圖所示，接著進行一化學機械研磨製程，先去除半導體層11上的部分的溝渠填充介電層310，並去除硬遮罩圖案12之後，繼續以蝕刻方式，去除深溝渠110中部分的溝渠填充介電層310以及部分的襯墊層302至一預定深度h0
，並顯露出垂直側壁110b的上部以及半導體層11的上表面11a，其中，根據本發明之較佳實施例，預定深度h0
約略等於深度h1
。剩下的溝渠填充介電層310則覆蓋住N+
側壁汲極摻雜區200，並約略與N+
側壁汲極摻雜區200上緣切齊。
如第7圖所示，於顯露出來的垂直側壁110b的上部以及半導體層11的上表面11a形成一閘極介電層402，例如，以氧化方式形成的矽氧層。接著，於深溝渠110內形成一閘極電極410，例如，多晶矽電極或金屬電極。例如，形成閘極電極410的步驟可以包括：全面沈積一多晶矽層，再回蝕刻該多晶矽層，去除深溝渠110以外位於P型半導體層11上的該多晶矽層。
如第8圖所示，接下來，進行一離子佈植製程，於半導體層11中形成一P型井420。然後，於P型井420中閘極電極410周圍以離子佈植形成N+
源極摻雜區500。隨後，可以進行熱驅入製程，藉以活化植入的摻質。此時，可在N+
源極摻雜區500與N+
側壁汲極摻雜區200之間的半導體層11中定義一垂直通道區域422。
第9圖及第10圖例示接觸元件的作法。如第9圖所示，先全面沈積一介電層610，再以微影製程及蝕刻製程於介電層610中形成接觸開口610a，顯露出部分的P型井420以及部分的N+
源極摻雜區500。可另外進行一離子佈植製程，經由接觸開口610a於P型井420中植入預定濃度的摻質，以降低接觸電阻。接著，如第10圖所示，全面沈積一阻障層620，例如，鈦/氮化鈦金屬層，接著，沈積一接觸金屬層630，使其填滿接觸開口610a。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．半導體基底
10a．．．主表面
11．．．半導體層
11a．．．表面
110．．．深溝渠
110a．．．底部
110b．．．垂直側壁
111．．．第一溝渠
111a．．．底部
112．．．第二溝渠
112a．．．底部
12．．．硬遮罩圖案
12a．．．開口
120．．．第一摻雜區
120a．．．中間摻雜區
120b．．．側摻雜區
130．．．第二摻雜區
130a．．．中間摻雜區
130b．．．側摻雜區
140b．．．側摻雜區
150b．．．側摻雜區
200．．．N+
側壁汲極摻雜區
201．．．第一次離子佈植製程
202．．．第二次離子佈植製程
302．．．襯墊層
310‧‧‧溝渠填充介電層
402‧‧‧閘極介電層
410‧‧‧閘極電極
420‧‧‧P型井
422‧‧‧垂直通道區域
500‧‧‧N+
源極摻雜區
610‧‧‧介電層
610a‧‧‧接觸開口
620‧‧‧阻障層
630‧‧‧接觸金屬層
第1圖至第10圖為依據本發明實施例所繪示的超級接面功率半導體元件的製作方法的示意圖，其中：
第1圖至第5圖例示溝渠超級接面之作法；
第6圖至第8圖例示溝渠閘極電晶體的作法；以及
第9圖及第10圖例示接觸元件的作法。
10．．．半導體基底
10a．．．主表面
11．．．半導體層
11a．．．表面
112．．．第二溝渠
112a．．．底部
12．．．硬遮罩圖案
12a．．．開口
120b．．．側摻雜區
130．．．第二摻雜區
130a．．．中間摻雜區
130b．．．側摻雜區
202．．．第二次離子佈植製程
Claims (10)
- 一種功率半導體元件的製作方法，包含有以下步驟：提供一基底，其具有一第一導電型；於該基底上形成一半導體層，其具有一第二導電型；於該半導體層上形成一硬遮罩圖案，其具有至少一開口，顯露出部分的該半導體層；進行第一次溝渠蝕刻，經由該開口蝕刻該半導體層中，俾形成一第一溝渠，其中該第一溝渠具有一深度，係小於該半導體層之厚度；進行第一次離子佈植製程，垂直將第一摻質經由該開口植入該第一溝渠的底部，俾形成一第一摻雜區，係位於該半導體層中；以及進行第二次溝渠蝕刻，經由該開口蝕穿該第一摻雜區，俾形成一第二溝渠，其中該第一摻雜區與該半導體層在該第二溝渠之側壁延伸的方向上形成一PN接面。
- 如申請專利範圍第1項所述之功率半導體元件的製作方法，其中形成該第二溝渠之後，另包含有以下步驟：進行第二次離子佈植製程，於該第二溝渠的底部形成一第二摻雜區。
- 如申請專利範圍第1項所述之功率半導體元件的製作方法，其中該第一摻雜區包含一中間摻雜區與一散射側摻雜區。
- 如申請專利範圍第3項所述之功率半導體元件的製作方法，其中於蝕穿該第一摻雜區之後，於該第二溝渠的下部側壁留下該散射側摻雜區。
- 如申請專利範圍第1項所述之功率半導體元件的製作方法，其中該第一摻質具有一第三導電型。
- 如申請專利範圍第1項所述之功率半導體元件的製作方法，其中該第三導電型與該第二導電型為相反電性。
- 如申請專利範圍第1項所述之功率半導體元件的製作方法，其中該第一導電型與該第二導電型為相反電性。
- 如申請專利範圍第1項所述之功率半導體元件的製作方法，其中該第一導電型與該第二導電型為相同電性。
- 如申請專利範圍第1項所述之功率半導體元件的製作方法，其中進行該第一次離子佈植之後，另包含有一熱驅入製程。
- 如申請專利範圍第1項所述之功率半導體元件的製作方法，其中第一次離子佈植製程又包含有複數次的離子佈植步驟。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100148861A TWI450327B (zh) | 2011-12-27 | 2011-12-27 | 功率半導體元件的製作方法 |
| CN201210032642.0A CN103187303B (zh) | 2011-12-27 | 2012-02-13 | 功率半导体装置的制作方法 |
| US13/433,282 US8492221B2 (en) | 2011-12-27 | 2012-03-28 | Method for fabricating power semiconductor device with super junction structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100148861A TWI450327B (zh) | 2011-12-27 | 2011-12-27 | 功率半導體元件的製作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201327656A TW201327656A (zh) | 2013-07-01 |
| TWI450327B true TWI450327B (zh) | 2014-08-21 |
Family
ID=48654961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100148861A TWI450327B (zh) | 2011-12-27 | 2011-12-27 | 功率半導體元件的製作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8492221B2 (zh) |
| CN (1) | CN103187303B (zh) |
| TW (1) | TWI450327B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3549499B2 (ja) | 2001-07-04 | 2004-08-04 | 松下電器産業株式会社 | 半導体集積回路装置ならびにｄ／ａ変換装置およびａ／ｄ変換装置 |
| TW201503366A (zh) * | 2013-07-08 | 2015-01-16 | Anpec Electronics Corp | 溝渠式功率半導體元件及其製作方法 |
| US9496358B2 (en) * | 2014-05-29 | 2016-11-15 | Inotera Memories, Inc. | Semiconductor device and fabrication method therefor |
| US9564515B2 (en) * | 2014-07-28 | 2017-02-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having super junction structure and method for manufacturing the same |
| JP6560142B2 (ja) * | 2016-02-26 | 2019-08-14 | トヨタ自動車株式会社 | スイッチング素子 |
| CN110556289B (zh) * | 2018-06-01 | 2021-08-03 | 节能元件控股有限公司 | 具有超接面结构的半导体元件的制备方法及半导体元件 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442214A (en) * | 1994-08-09 | 1995-08-15 | United Microelectronics Corp. | VDMOS transistor and manufacturing method therefor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100816733B1 (ko) * | 2006-06-29 | 2008-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 제조 방법 |
| US8426275B2 (en) * | 2009-01-09 | 2013-04-23 | Niko Semiconductor Co., Ltd. | Fabrication method of trenched power MOSFET |
| US8133781B2 (en) * | 2010-02-15 | 2012-03-13 | International Business Machines Corporation | Method of forming a buried plate by ion implantation |
-
2011
- 2011-12-27 TW TW100148861A patent/TWI450327B/zh not_active IP Right Cessation
-
2012
- 2012-02-13 CN CN201210032642.0A patent/CN103187303B/zh not_active Expired - Fee Related
- 2012-03-28 US US13/433,282 patent/US8492221B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442214A (en) * | 1994-08-09 | 1995-08-15 | United Microelectronics Corp. | VDMOS transistor and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103187303B (zh) | 2015-09-30 |
| US8492221B2 (en) | 2013-07-23 |
| CN103187303A (zh) | 2013-07-03 |
| US20130164915A1 (en) | 2013-06-27 |
| TW201327656A (zh) | 2013-07-01 |
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