JP3549499B2 - 半導体集積回路装置ならびにｄ／ａ変換装置およびａ／ｄ変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置（ＬＳＩ）ならびにＤ／Ａ変換装置およびＡ／Ｄ変換装置に関し、特にＬＳＩチップ上の複数の容量の相対精度を高める対策に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路上に複数個の容量セルを形成する場合に、その相対精度は、各容量セルを構成する２電極間絶縁層の均一性の他、その電極を別の回路素子に接続する配線によって生じる寄生容量の均一性により決まる。また、素子形状によるばらつきを避けるため、単位容量値Ｃのｎ倍（ｎは整数）の容量が必要であるときには、ｎ個の単位容量セルを並列に接続して作製される。
【０００３】
そして、容量アレイ内の単位容量セルを組み合わせて所定の容量を得るときには、容量アレイ内での単位容量セル間の面内ばらつきを考慮して、その単位容量セルは容量アレイのなかから分散して選ばれる。例えば、図１５に示すように、４個の単位容量セル１００Ａ〜１００Ｄが縦および横に２×２の状態に配置されてなる容量アレイにおいて、容量比がＣ１：Ｃ２：Ｃ３＝１：１：２である容量を得る場合について説明すると、容量Ｃ１および容量Ｃ２には、それぞれ単位容量セル１００Ａおよび単位容量セル１００Ｂを対応させ、容量Ｃ３には２個の単位容量セル１００Ｃ，１００Ｄを対応させる。
【０００４】
このとき、各単位容量セル１００Ａ〜１００Ｄの下側電極２００Ａ〜２００Ｄへの下側電極配線３００が共通とされていて容量アレイの周縁に沿うように配置されており、一方、単位容量セル１００Ａの上側電極４００Ａへの上側電極配線５００Ａが下側電極配線３００に沿って配置されており、単位容量セル１００Ｄの上側電極配線５００Ｃが単位容量セル１００Ａ〜１００Ｄの近傍を通過するように配置されていることから、特に上側電極配線５００Ａ，５００Ｃによる寄生容量６００，６００，…が生じやすい。それを避けるには、容量セル１００Ａ〜１００Ｄ相互間の間隔を十分に広く取るようにすればよい。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のように容量セル１００Ａ〜１００Ｄ相互間の間隔を広くすると、今度は、それら容量セル１００Ａ〜１００Ｄ間の容量アレイ内ばらつきが大きくなって容量セル１００Ａ〜１００Ｄ間の相対精度劣化につながり、その上、容量アレイ全体の面積が増大してチップコストの上昇を招くことになる。
【０００６】
ここで、複数個の単位容量セルからなる容量アレイを備えた１０ビットの電荷分配型Ｄ／Ａ変換器の場合に、容量アレイの面積がどれだけ必要になるのかについて説明する。尚、以下の説明では、４個の単位容量セルが２×２の状態に配置されており、各単位容量セルは、導電層（厚さ：１μｍ）と容量電極専用の導電層との間に絶縁層（比誘電率：４）を介在させて形成された一対の電極を有していて、一辺が１４μｍの正方形でありかつ容量密度が１ｆＦ／μｍ（単位容量：１９６ｆＦ）とする。また、配線は、配線幅が０．５μｍであって、前記導電層により形成されているものとする。
【０００７】
この場合に、１本の配線を単位容量セル間に各単位容量セルに対し一定の距離Ｌ（単位：μｍ）をおいて通したときに生じる寄生容量は、対抗面積容量換算では、概略で、
１４×１×（１／Ｌ）×４×８．８５Ｅ−１８＝０．５ｆＦ／Ｌ
である。
【０００８】
一方、この場合には、最上位ビットの容量の相対精度としては、単位容量（１９６ｆＦ）の０．０５％よりも小さいことが必要である。
【０００９】
したがって、寄生容量の大きさを、単位容量の０．０５％よりも小さくするには、単位容量セルおよび配線間の距離Ｌは、
０．５ｆＦ／Ｌ＜１９６ｆＦ×０．０００５
により、
Ｌ＞５．１μｍ
であることが必要になり、したがって、この場合の容量アレイの面積は、
（１４×２＋５．１×２＋０．５）2 ＝３８．７2 ＝１４９７．６９
となり、単に４個の単位容量セルを２×２の状態に隙間なく並べた場合の面積（２８×２８＝７８４）の略２倍の面積が必要なことが判る。
【００１０】
さらに、単位容量セル間に２本の配線を通し、それら配線の間隔も同様に離す場合には、単位容量セル間の間隔は、１６．３μｍになり、この条件では、例えば３６個の単位容量セルを６×６の状態に並べた容量アレイの場合には、容量アレイ全体の面積は、容量として有効に使われる面積の略４倍の面積になる。
【００１１】
以上、述べたように、従来の場合には、各容量セルの相対精度の劣化を回避すべく配線による寄生容量を考慮すると、容量セル相互間の距離が大きくなることになり、その結果、容量セル間の相対精度が劣化するのみならず、面積が増大してチップコストの上昇を招くという難点がある。
【００１２】
この発明は斯かる諸点に鑑みてなされたものであり、その主な目的は、半導体基板上の複数個の容量セル等の回路素子にそれぞれ配線が接続されている半導体集積回路装置において、回路素子間の距離を大きくすることなく、素子相互間，配線相互間，配線と素子との間の各寄生容量を小さくできるようにし、もって、素子相互間の相対精度の劣化や面積の増大によるチップコストの上昇を招くことなく、素子の相対精度が高められるようにすることにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成すべく、この発明では、配線と素子との間にシールド配線を加え、このシールド配線により寄生容量を小さく抑えることで、素子相互間の距離を大きくすることなく、素子の相対精度を高めることができるようにした。
【００１４】
具体的には、請求項１の発明では、各々第１電極及び第２電極を有する複数の容量セルと、前記複数の容量セルの第１電極に接続された複数の第１電極配線と、前記複数の容量セルの第２電極に接続された複数の第２電極配線と、前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極との間に少なくともその一部が配置され、且つ前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極に接続された前記第２電極配線との間に、少なくともその一部が配置されたシールド配線と、第１導電層と、該第１導電層上に設けられた第２導電層と、該第２導電層上に設けられた第３導電層とを備え、前記各容量セルの第１電極配線は、前記第１導電層により形成され、前記各容量セルの第２電極配線は、前記第３導電層により形成され、前記シールド配線は、前記第２導電層により形成されているものとする。
【００１５】
請求項２の発明では、各々第１電極及び第２電極を有する複数の容量セルと、前記複数の容量セルの第１電極に接続された複数の第１電極配線と、前記複数の容量セルの第２電極に接続された複数の第２電極配線と、前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極との間に少なくともその一部が配置され、且つ前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極に接続された前記第２電極配線との間に、少なくともその一部が配置されたシールド配線とを備え、前記各容量セルの第１電極配線，第２電極配線および第２電極は、互いに同じ導電層により形成され、前記シールド配線は、前記導電層により形成されているものとする。
【００１６】
この構成によれば、容量セル間において、各第１電極が、基本的に各容量セル毎に個別の電位を供給される個別電極であり、かつ各第２電極が、容量セルに共通の電位を供給される共通電極である場合に、各容量セルの個別電極配線（第１電極配線）と、他の各容量セルの共通電極（第２電極）および第２電極配線（共通電極配線）との容量結合が抑えられる。
【００１７】
請求項３の発明では、請求項１又は２の発明において、前記シールド配線は、少なくともその一部が、前記複数の第２電極配線のうち少なくとも１つの第２電極配線と前記複数の容量セルのうち少なくとも１つの容量セルの第１電極との間にも配置されるものとする。
【００１８】
この構成によれば、第１電極に加え、第２電極も基本的に個別電極である場合に、容量セルの第１電極配線と、前記各容量セルの第２電極および第２電極配線との容量結合が抑えられるのに加え、各容量セルの第２電極配線と、前記各容量セルの第１電極との容量結合も抑えられる。
【００１９】
尚、請求項１〜３の発明では、請求項５の発明のように、容量セルの第１および第２電極のうちの一方を、拡散層により形成することができる。また、第１の導電層と、この第１導電層上に設けられた第２の導電層と、この第２導電層上に設けられた第３導電層とを備えている場合には、各容量セルの第１電極を、第１導電層と第３導電層とを電気的に接続して構成する一方、前記各容量セルの第２電極を、第２導電層により形成することができる。
【００２０】
請求項４の発明では、請求項１〜３の発明において、シールド配線の電位を固定電位にするように構成されているものとする。
【００２１】
また、請求項６の発明では、請求項１〜５の発明に係る容量セルを用いることで、高精度な電荷分配型Ｄ／Ａ変換装置が実現できる。
【００２２】
さらに、請求項７の発明では、請求項６の発明に係る電荷分配型Ｄ／Ａ変換装置を、電荷再配分型Ａ／Ｄ変換装置の局部Ｄ／Ａ変換装置として備えることで、高精度なＡ／Ｄ変換装置を実現することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態１〜７を、図面に基づいて説明する。
【００２４】
（実施形態１）
図１は、この発明の実施形態１に係る容量アレイの構成を模式的に示しており、この容量アレイは、例えば、電荷再配分型Ａ／Ｄ変換装置の局部Ｄ／Ａ変換器としての電荷分配型Ｄ／Ａ変換器に用いられる。
【００２５】
この容量アレイは、４個の単位容量セル１Ａ〜１Ｄが２×２の状態に配置されてなっており、これら単位容量セル１Ａ〜１Ｄは、Ｃ１：Ｃ２：Ｃ３＝１：１：２の容量比の容量が得られるように組み合わされている。容量Ｃ１には単位容量セル１Ａ（図１の右下）が対応しており、容量Ｃ２には単位容量セル１Ｂ（同図左上）が対応しており、容量Ｃ３には単位容量セル１Ｃ（同図右上）および単位容量セル１Ｄ（同図左下）が対応している。
【００２６】
各単位容量セル１Ａ〜１Ｄは、略正方形をなしていて、それぞれ、下側電極２Ａ〜２Ｄと上側電極３Ａ〜３Ｄとを有する。下側電極２Ａ〜２Ｄには、単位容量セル１Ａ〜１Ｄ間で共通の下側電極配線４が接続されている。この下側電極配線４は、図１の上方から下方に延びて下側電極２Ｃに接続した後、残りの下側電極２Ｃ，２Ａ，２Ｂに順に接続されるように容量アレイの周辺に配置されている。
【００２７】
一方、単位容量セル１Ａの上側電極３Ａには、上側電極配線５Ａが接続されている。この上側電極配線５Ａは、図１の上方から下方に延びていて、容量アレイの同図左辺および下辺に配置されている。単位容量セル１Ｂの上側電極３Ｂには、上側電極配線５Ｂが接続されている。この上側電極配線５Ｂは、同図上方から下方に延びて上側電極３Ｂに達するように配置されている。残りの単位容量セル１Ｃ，１Ｄの各上側電極３Ｃ，３Ｄには、上側電極配線５Ｃが接続されている。この上側電極配線５Ｃは、同図上方から下方に延びて容量アレイの中央を通るように配置されている。
【００２８】
そして、この実施形態では、容量アレイ領域内において、単位容量セル１Ａの上側電極配線５Ａの主要部分の両側に、上側電極配線５Ａと、下側電極配線４，単位容量セル１Ｂ，１Ｄの下側電極２Ｂ，２Ｄとの容量結合を抑えるシールド配線６が設けられている。また、このシールド配線６は、単位容量セル１Ｃ，１Ｄの上側電極配線５Ｃの主要部分を左右両側から取り囲むように延設されており、このことで、上側電極配線５Ｃと、単位容量セル１Ａ〜１Ｄの下側電極２Ａ〜２Ｄとの容量結合についても、それを抑えるようになっている。尚、このようにシールド配線６を設けることで、該シールド配線６と上側電極配線５Ａ，５Ｃとの間等に新たな寄生容量８，８，…が生じるようにはなるが、それら寄生容量８，８，…は、単位容量セル１Ａ〜１Ｄ相互間の相対精度に大きく影響する程のものではない。
【００２９】
したがって、この実施形態によれば、単位容量セル１Ａ〜１Ｄ間の距離を大きくすることなく、上側電極配線５Ａと、下側電極配線４および下側電極２Ｂ，２Ｄとの容量結合を抑えることができるとともに、上側電極配線５Ｃと、下側電極２Ａ〜２Ｄとの容量結合を抑えることができ、よって、単位容量セル１Ａ〜１Ｄ相互間の相対精度の劣化や面積の増大によるチップコストの上昇を招くことなく、単位容量セル１Ａ〜１Ｄの相対精度を高めることができる。
【００３０】
（実施形態２）
図４および図５は、この発明の実施形態２に係る容量セルの構成を模式的に示している。
【００３１】
この実施形態では、基板（図示せず）上に、第１の導電層１１と、この第１導電層１１の同図上側に位置する第２の導電層１２と、この第２導電層１２上の第３導電層１３とが設けられており、容量セル１は、第１導電層１１により形成された下側電極２と、絶縁層１４を介して下側電極２に対面するように第２導電層１２により形成された上側電極３とを有する。下側電極２には、下側電極配線４が接続されており、この下側電極配線４は第１導電層１１により形成されている。一方、上側電極３には、上側電極配線５が接続されており、この上側電極配線５は、第３導電層１３により形成されていて、導電体７を介して上側電極３に接続している。
【００３２】
そして、この実施形態では、上側電極配線５の主要部分の周りには、第１および第２導電層１１，１２により形成されたシールド配線６が配置されている。その際に、シールド配線６の第１導電層１１による形成部分と、第２導電層１２による形成部分とは、導電体７を介して互いに電気的に接続している。
【００３３】
したがって、この実施形態によっても、実施形態１の場合と同様の効果を得ることができる。
【００３４】
尚、上記の実施形態では、第１および第２導電層１１，１２によりシールド配線６を形成するようにしているが、第２導電層１２のみにより形成するようにしてもよい。
【００３５】
（実施形態３）
図２および図３は、この発明の実施形態３に係る容量セルの構成を模式的に示している。尚、実施形態２の場合と同じ部分には、同じ符号を付して示す。
【００３６】
この実施形態では、実施形態２の場合と同様に、容量セル１は、第１導電層１１により形成された下側電極２と、絶縁層１４を介して下側電極２に対面するように第２導電層１２により形成された上側電極３とを有しており、下側電極２には、第１導電層１１により形成された下側電極配線４が接続している。また、上側電極３には、上側電極配線５が接続されており、この上側電極配線５の上側電極３との接続部分は、第３導電層１３により形成されている。実施形態２の場合と相違するのは、上側電極配線５の主要部分が、第３導電層１３ではなく、第１導電層１１により形成されている点である。尚、上側電極配線５の主要部分と接続部分とは、導電体７を介して電気的に接続されている。
【００３７】
そして、この実施形態では、上側電極配線５の主要部分は、第１導電層１１により形成されたシールド配線６により取り囲まれており、このことで、上側電極配線５の主要部分と、下側電極配線４および上下の電極２，３との容量結合を抑えるようになっている。
【００３８】
したがって、この実施形態によっても、実施形態２の場合と同様の効果を得ることができる。
【００３９】
（実施形態４）
図６は、この発明の実施形態４に係る単位容量セルの構成を模式的に示している。
【００４０】
この実施形態では、拡散層２とポリシリコン層３との間の容量により単位容量が構成されており、この単位容量の容量精度に影響するポリシリコン層３および配線の各部分を含めて単位容量セル１が形成されている。
【００４１】
具体的には、拡散層２は略矩形状をなしている。この拡散層２に対する拡散層電極配線４は、隣接する単位容量セル１，１間を縦方向および横方向にそれぞれ延びるように配置された第１部分４ａ，４ａ，…と、対応する単位容量セル１に近接する４つの第１部分４ａ，４ａ，…からそれぞれ拡散層２の各辺部中央に向かって延びる４つの第２部分４ｂ，４ｂ，…と、拡散層２の周辺部に重なるように配置された矩形枠状の第３部分４ｃとからなっている。拡散層電極配線４の第１部分４ａ，４ａ，…は、第１導電層により形成されており、第２部分４ｂ，４ｂ，…は、第３導電層により形成されている。第１部分４ａと第２部分４ｂとは、第２導電層を介して接続している。第３部分４ｃは、第１導電層により形成されていて、各第２部分４ｂとはそれぞれ第２導電層を介して接続している。
【００４２】
一方、ポリシリコン層３は、拡散層電極配線４の第３部分４ｃの内周側に配置されていて、拡散層２の中央部分に重なる略矩形状の第１部分３ａと、この第１部分３ａの各辺部中央からそれぞれ放射状に延びる４つの第２部分３ｂ，３ｂ，…と、拡散層２の外周側に該拡散層２を取り囲むように配置されていて、単位容量セル１の領域の周縁を形成する略矩形枠状の第３部分３ｃとからなっている。このポリシリコン層３に対するポリシリコン層電極配線５は、拡散層電極配線４の縦方向の第１部分４ａに重なるように配置された第１部分５ａと、この第１部分５ａからポリシリコン層３の第３部分３ｃの２つの隅角部に向かって横方向に延びる２つの第２部分５ｂ，５ｂと、ポリシリコン層３の第３部分３ｃに重なるように配置された略矩形枠状の第３部分５ｃとからなる。ポリシリコン層電極配線５の第１〜第３部分５ａ〜５ｃは、共に第３導電層により形成されており、第３部分５ｃは、第１および第２導電層を介してポリシリコン層３の第３部分３ｃに接続している。尚、層厚方向に相隣る層同士は図外の絶縁層により電気的に絶縁されている。また、図６に示す白抜きの四角は、対応する層間に介在する導電体である。
【００４３】
そして、この実施形態では、拡散層電極配線４と、ポリシリコン層電極配線５およびポリシリコン層３との容量結合を抑えるシールド配線６が設けられており、このシールド配線６は、グランド電位に固定されるようになっている。
【００４４】
具体的には、シールド配線６は、拡散層電極配線４の縦方向の第１部分４ａとポリシリコン層電極配線５の第１部分５ａとの間に介在する第１部分６ａと、拡散層電極配線４の第２部分４ｂとポリシリコン層電極配線５の第３部分５ｃとの間に介在する第２部分６ｂと、拡散層電極配線４の第１部分４ａとポリシリコン層電極配線５の第３部分５ｃおよびポリシリコン層３の第３部分３ｃとの間に介在する第３部分６ｃとからなる。また、シールド配線６の第１および第２部分６ａ，６ｂは第２導電層により形成されており、第３部分６ｃは第１〜第３導電層により形成されており、これら第３部分６ｃの第１〜第３導電層は互いに電気的に接続している。
【００４５】
ここで、比較のために、図７に、シールド配線を設けることなく寄生容量結合を抑えるようにした従来の場合を示す。尚、同図では、拡散層電極配線４およびポリシリコン層電極配線５の各部分を形成する導電層は実施形態の場合とは多少異なるものの、その配置は実施形態の場合と略同じである。図６と図７との対比から明らかであるように、シールド配線６を設けることで、拡散層電極配線４の各第１部分４ａと単位容量セル１との間の距離を小さくできることが判る。
【００４６】
したがって、この実施形態によれば、容量の相対精度に影響する領域であるポリシリコン層３の第３部分３ｃおよびポリシリコン層電極配線５の第３部分５ｃの領域を含めて単位容量セル１を形成し、その領域外の拡散層電極配線４およびポリシリコン層電極配線５間にシールド配線６を設けるようにしたので、単位容量セル１，１相互間の相対精度の劣化および面積の増大を招くことなく、各容量セル１の相対精度の向上を図ることができる。
【００４７】
（実施形態５）
図８は、この発明の実施形態５に係る容量アレイの構成を模式的に示している。尚、実施形態１の場合と同じ部分には、同じ符号を付して示す。
【００４８】
この容量アレイは、２×２の状態に配置された４個の単位容量セル１Ａ〜１Ｄを備えている。
【００４９】
各単位容量セル１Ａ〜１Ｄは、それぞれ、略矩形状をなしていて、下側電極２Ａ〜２Ｄと上側電極３Ａ〜３Ｄとを有する。下側電極２Ａ〜２Ｄは、第１導電層により形成さており、上側電極３Ａ〜３Ｄは、第１導電層上の第２導電層により形成されている。
【００５０】
各単位容量セル１Ａ〜１Ｄの下側電極２Ａ〜２Ｄには、単位容量セル１Ａ〜１Ｄ間で共通の下側電極配線４が接続されている。この下側電極配線４は、第２導電層上の第３導電層により形成されている。
【００５１】
一方、単位容量セル１Ａ（図８の右下）の上側電極３Ａには、上側電極配線５Ａが接続されている。この上側電極配線５Ａは、第２導電層により形成されている。単位容量セル１Ｂ（同図の右上）の上側電極３Ｂには、上側電極配線５Ｂが接続されている。この上側電極配線５Ｂも、上側電極配線５Ａの場合と同じく、第２導電層により形成されている。
【００５２】
そして、この実施形態では、上側電極配線５Ａと、該上側電極配線５Ａの接続する単位容量セル１Ａ以外の各単位容量セル１Ｂ〜１Ｄの下側電極２Ｂ〜２Ｄおよび上側電極３Ｂ〜３Ｄならびに下側電極配線４との容量結合を抑えるシールド配線６が設けられている。このシールド配線６は、第１および第２導電層のうち、各単位容量セル１Ａ〜１Ｄの下側電極２Ａ〜２Ｄおよび上側電極３Ａ〜３Ｄを形成する部分以外の部分により形成されている。
【００５３】
ここで、比較のために、図９に、シールド配線の無い場合について示す。この場合には、図１０（ｂ）に例示するように、単位容量セル１Ａの上側電極配線５Ａと、単位容量セル１Ｂの下側電極２Ｂとの間に発生する寄生容量８により、単位容量セル１Ａの容量がΔＣだけ増大（Ｃ＋ΔＣ）して電荷保持容量の比精度が崩れることになる。これに対し、実施形態の場合には、図１０（ａ）に示すように、単位容量セル１Ａの容量が変化しないので、比精度は保たれる。
【００５４】
したがって、この実施形態によっても、実施形態１の場合と同様の効果を得ることができる。
【００５５】
（実施形態６）
図１１は、この発明の実施形態６に係る単位容量セルの構成を模式的に示している。
【００５６】
この単位容量セルでは、ポリシリコン層と、このポリシリコン層上の第１導電層と、この第１導電層上の第２導電層と、この第２導電層上の第３導電層とにより４つの電極が形成されている。そして、ポリシリコン層の電極と、第２導電層の電極とにより第１電極２が構成されており、第１導電層の電極と第３導電層の電極とにより第２電極３が構成されている。
【００５７】
第１電極２に対する第１電極配線４は、隣接する単位容量セル１，１間を縦方向に延びるように配置された第１部分４ａ，４ａ，…と、第１電極２の４つの隅角部からそれぞれ横方向に延びる４つの第２部分４ｂ，４ｂ，…とからなっている。これら第１および第２部分４ａ，４ｂは、共に第３導電層により形成されている。
【００５８】
一方、第２電極３に対する第２電極配線５は、隣接する単位容量セル１，１間を横方向および縦方向に延びるように配置された第１部分５ａ，５ａ，…と、対応する単位容量セル１に近接する４つの第１部分５ａ，５ａ，…からそれぞれ第２電極３の各辺部中央に向かって延びる４つの第２部分５ｂ，５ｂ，…からなっている。各第１部分５ａは第１導電層により形成されている。各第２部分５ｂは、第１部分５ａの側については第１導電層により形成されている一方、第２電極３の側については第３導電層により形成されており、両者は、第２導電層を介して互いに接続している。
【００５９】
そして、この実施形態では、第１電極配線４の第１および第２部分４ａ，４ｂと第２電極配線５の第１部分５ａとの容量結合を抑えるとともに、第２電極配線５の各第１部分５ａと第２電極３との容量結合を抑えるシールド配線６が設けられている。
【００６０】
具体的には、シールド配線６は、第１電極配線４の縦方向の第１部分４ａと第２電極配線５の第１部分５ａとの間に配置された第１部分６ａと、第１電極配線４の対応する４つの第１部分４ａ，４ａ，…と第１電極２との間に配置された矩形枠状の第２部分６ｂとからなる。シールド配線６の第１部分６ａは、第２導電層により形成されており、第２部分６ｂは、第１〜第３導電層により形成されている。
【００６１】
ここで、比較のために、図１２に、シールド配線を設けることなく寄生容量結合を抑えるようにした従来の場合を示す。尚、同図では、第１電極配線４および第２電極配線５の各部分を形成する導電層は実施形態の場合とは多少異なるが、その配置は実施形態の場合と略同じである。図１１と図１２との対比から明らかであるように、この実施形態によれば、シールド配線６を設けることで、第２電極配線５の各第１部分５ａと単位容量セル１との間の距離を小さくできることが判る。
【００６２】
（実施形態７）
図１３は、この発明の実施形態７に係る１０ビット電荷再配分型Ａ／Ｄ変換装置の構成を示しており、このＡ／Ｄ変換装置には、その局部Ｄ／Ａ変換器１０として、実施形態４に係る容量アレイ２０（図６参照）を用いてなる電荷分配型Ｄ／Ａ変換器が組み込まれている。
【００６３】
容量アレイ２０は、容量比が１６：８：４：２：１：１：１：１：１：１である容量を有しており、Ｄ／Ａ変換器１０は、各容量毎に設けられたスイッチからなるスイッチ群３０を有する。そして、最上位ビットに対応する容量のスイッチをＶrefｈ側に切り換えるとともに、他の容量のスイッチをＶrefl側に切り換え、入力アナログ信号Ｖinと最上位ビットの容量との大小を比較器４０により比較する。そして、比較器４０の出力に基づき、逐次変換ロジック回路５０は、最上位ビットの容量の方が大きいときには、そのスイッチをＶrefh側に固定してビット値を“１”に決める一方、最上位ビットの容量の方が小さいときには、そのスイッチをＶrefl側に切り換えてビット値を“０”に決める。このような動作を各容量について１クロック毎に順次行って各位のビットを決めることで、アナログ信号Ｖinをデジタル信号に変換して出力するようになされる。
【００６４】
ここで、発明例としての本Ａ／Ｄ変換装置について行った積分比直線性の実験について説明する。また、比較のために、シールド配線の無い容量アレイ（図７）を用いたＤ／Ａ変換器が組み込まれてなる従来例としてのＡ／Ｄ変換装置についても、その積分比直線性を調べた。その結果を、図１４に併せて示す。
【００６５】
図１４から判るように、従来例の場合には、±１．７ＬＳＢ程度の誤差が発生するのに対し、発明例では、誤差は±０．２ＬＳＢ以下に抑えられている。
【００６６】
したがって、この実施形態によれば、電荷分配型Ｄ／Ａ変換器１０が局部Ｄ／Ａ変換器として組み込まれてなる電荷再配分型Ａ／Ｄ変換装置において、電荷分配型Ｄ／Ａ変換器１０に、実施形態４に係る容量アレイ２０を用いるようにしたので、容量アレイ２０の面積の増大を招くことなく該容量アレイ２０内の各単位容量セルの相対精度を高めて、電荷分配型Ｄ／Ａ変換器１０および電荷再配分型Ａ／Ｄ変換装置の精度向上に寄与することができる。
【００６７】
尚、上記の実施形態では、電荷分配型Ｄ／Ａ変換器１０の容量アレイ１０に実施形態４を適用した場合について説明しているが、実施形態１〜３ならびに実施形態５および６を適用することもできる。
【００６８】
【発明の効果】
以上説明したように、請求項１〜５の発明によれば、シールド配線により、容量セルの第１電極に接続された第１電極配線と容量セルの第２電極との容量結合を抑えることができるので、これらの第１電極配線および第２電極間の距離を大きくすることなく、そのような容量結合に起因する不具合の発生を未然に防止することができる。
【００６９】
また、容量セルの第１電極配線および第２電極配線間の容量結合をも抑えることができるので、そのような容量結合に起因する不具合の発生を未然に防止することができる。
【００７０】
更に、容量セル間の距離を大きくすることなく寄生容量を小さくすることができるので、容量セル相互間の相対精度の劣化や面積の増大によるチップコストの上昇を招くことなく、容量セルの相対精度を高めることができる。
【００７１】
請求項６および７の発明によれば、高精度な電荷分配型Ｄ／Ａ変換装置および電荷再配分型Ａ／Ｄ変換装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施形態１に係る容量アレイの構成を模式的に示す平面図である。
【図２】この発明の実施形態３に係る単位容量セルの構成を模式的に示す平面図である。
【図３】図２のIII−III線断面図である。
【図４】この発明の実施形態２に係る単位容量セルの構成を模式的に示す平面図である。
【図５】図４のＶ−Ｖ線断面図である。
【図６】この発明の実施形態４に係る単位容量セルの構成を模式的に示す平面図である。
【図７】シールド配線の無い場合の単位容量セルの構成を模式的に示す図６相当図である。
【図８】この発明の実施形態５に係る容量アレイの構成を模式的に示す平面図である。
【図９】シールド配線の無い場合の容量アレイの構成を模式的に示す図８相当図である。
【図１０】シールド配線の有る場合（ａ）とシールド配線の無い場合（ｂ）とでの寄生容量の発生状態を対比して示す回路図である。
【図１１】この発明の実施形態６に係る単位容量セルの構成を示す平面図である。
【図１２】シールド配線の無い場合の単位容量セルの構成を拡大して示す図１１相当図である。
【図１３】この発明の実施形態７に係る１０ビット電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。
【図１４】１０ビット電荷再配分型Ａ／Ｄ変換器における発明例および従来例の各積分比直線性を併せて示す特性図である。
【図１５】従来の容量アレイの構成を模式的に示す図１相当図である。
【符号の説明】
１，１Ａ〜１Ｄ 単位容量セル（容量セル，回路素子）
２，２Ａ〜２Ｄ 下側電極，拡散層，第１電極
３，３Ａ〜３Ｄ 上側電極，ポリシリコン層，第２電極
４，４Ａ〜４Ｃ 下側電極配線，拡散層電極配線，第１電極配線
５，５Ａ〜５Ｃ 上側電極配線，ポリシリコン層電極配線，第２電極配線
６ シールド配線
１０ 電荷分配型Ｄ／Ａ変換器
１１ 第１導電層
１２ 第２導電層
１３ 第３導電層
【発明の属する技術分野】
この発明は、半導体集積回路装置（ＬＳＩ）ならびにＤ／Ａ変換装置およびＡ／Ｄ変換装置に関し、特にＬＳＩチップ上の複数の容量の相対精度を高める対策に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路上に複数個の容量セルを形成する場合に、その相対精度は、各容量セルを構成する２電極間絶縁層の均一性の他、その電極を別の回路素子に接続する配線によって生じる寄生容量の均一性により決まる。また、素子形状によるばらつきを避けるため、単位容量値Ｃのｎ倍（ｎは整数）の容量が必要であるときには、ｎ個の単位容量セルを並列に接続して作製される。
【０００３】
そして、容量アレイ内の単位容量セルを組み合わせて所定の容量を得るときには、容量アレイ内での単位容量セル間の面内ばらつきを考慮して、その単位容量セルは容量アレイのなかから分散して選ばれる。例えば、図１５に示すように、４個の単位容量セル１００Ａ〜１００Ｄが縦および横に２×２の状態に配置されてなる容量アレイにおいて、容量比がＣ１：Ｃ２：Ｃ３＝１：１：２である容量を得る場合について説明すると、容量Ｃ１および容量Ｃ２には、それぞれ単位容量セル１００Ａおよび単位容量セル１００Ｂを対応させ、容量Ｃ３には２個の単位容量セル１００Ｃ，１００Ｄを対応させる。
【０００４】
このとき、各単位容量セル１００Ａ〜１００Ｄの下側電極２００Ａ〜２００Ｄへの下側電極配線３００が共通とされていて容量アレイの周縁に沿うように配置されており、一方、単位容量セル１００Ａの上側電極４００Ａへの上側電極配線５００Ａが下側電極配線３００に沿って配置されており、単位容量セル１００Ｄの上側電極配線５００Ｃが単位容量セル１００Ａ〜１００Ｄの近傍を通過するように配置されていることから、特に上側電極配線５００Ａ，５００Ｃによる寄生容量６００，６００，…が生じやすい。それを避けるには、容量セル１００Ａ〜１００Ｄ相互間の間隔を十分に広く取るようにすればよい。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述のように容量セル１００Ａ〜１００Ｄ相互間の間隔を広くすると、今度は、それら容量セル１００Ａ〜１００Ｄ間の容量アレイ内ばらつきが大きくなって容量セル１００Ａ〜１００Ｄ間の相対精度劣化につながり、その上、容量アレイ全体の面積が増大してチップコストの上昇を招くことになる。
【０００６】
ここで、複数個の単位容量セルからなる容量アレイを備えた１０ビットの電荷分配型Ｄ／Ａ変換器の場合に、容量アレイの面積がどれだけ必要になるのかについて説明する。尚、以下の説明では、４個の単位容量セルが２×２の状態に配置されており、各単位容量セルは、導電層（厚さ：１μｍ）と容量電極専用の導電層との間に絶縁層（比誘電率：４）を介在させて形成された一対の電極を有していて、一辺が１４μｍの正方形でありかつ容量密度が１ｆＦ／μｍ（単位容量：１９６ｆＦ）とする。また、配線は、配線幅が０．５μｍであって、前記導電層により形成されているものとする。
【０００７】
この場合に、１本の配線を単位容量セル間に各単位容量セルに対し一定の距離Ｌ（単位：μｍ）をおいて通したときに生じる寄生容量は、対抗面積容量換算では、概略で、
１４×１×（１／Ｌ）×４×８．８５Ｅ−１８＝０．５ｆＦ／Ｌ
である。
【０００８】
一方、この場合には、最上位ビットの容量の相対精度としては、単位容量（１９６ｆＦ）の０．０５％よりも小さいことが必要である。
【０００９】
したがって、寄生容量の大きさを、単位容量の０．０５％よりも小さくするには、単位容量セルおよび配線間の距離Ｌは、
０．５ｆＦ／Ｌ＜１９６ｆＦ×０．０００５
により、
Ｌ＞５．１μｍ
であることが必要になり、したがって、この場合の容量アレイの面積は、
（１４×２＋５．１×２＋０．５）2 ＝３８．７2 ＝１４９７．６９
となり、単に４個の単位容量セルを２×２の状態に隙間なく並べた場合の面積（２８×２８＝７８４）の略２倍の面積が必要なことが判る。
【００１０】
さらに、単位容量セル間に２本の配線を通し、それら配線の間隔も同様に離す場合には、単位容量セル間の間隔は、１６．３μｍになり、この条件では、例えば３６個の単位容量セルを６×６の状態に並べた容量アレイの場合には、容量アレイ全体の面積は、容量として有効に使われる面積の略４倍の面積になる。
【００１１】
以上、述べたように、従来の場合には、各容量セルの相対精度の劣化を回避すべく配線による寄生容量を考慮すると、容量セル相互間の距離が大きくなることになり、その結果、容量セル間の相対精度が劣化するのみならず、面積が増大してチップコストの上昇を招くという難点がある。
【００１２】
この発明は斯かる諸点に鑑みてなされたものであり、その主な目的は、半導体基板上の複数個の容量セル等の回路素子にそれぞれ配線が接続されている半導体集積回路装置において、回路素子間の距離を大きくすることなく、素子相互間，配線相互間，配線と素子との間の各寄生容量を小さくできるようにし、もって、素子相互間の相対精度の劣化や面積の増大によるチップコストの上昇を招くことなく、素子の相対精度が高められるようにすることにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成すべく、この発明では、配線と素子との間にシールド配線を加え、このシールド配線により寄生容量を小さく抑えることで、素子相互間の距離を大きくすることなく、素子の相対精度を高めることができるようにした。
【００１４】
具体的には、請求項１の発明では、各々第１電極及び第２電極を有する複数の容量セルと、前記複数の容量セルの第１電極に接続された複数の第１電極配線と、前記複数の容量セルの第２電極に接続された複数の第２電極配線と、前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極との間に少なくともその一部が配置され、且つ前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極に接続された前記第２電極配線との間に、少なくともその一部が配置されたシールド配線と、第１導電層と、該第１導電層上に設けられた第２導電層と、該第２導電層上に設けられた第３導電層とを備え、前記各容量セルの第１電極配線は、前記第１導電層により形成され、前記各容量セルの第２電極配線は、前記第３導電層により形成され、前記シールド配線は、前記第２導電層により形成されているものとする。
【００１５】
請求項２の発明では、各々第１電極及び第２電極を有する複数の容量セルと、前記複数の容量セルの第１電極に接続された複数の第１電極配線と、前記複数の容量セルの第２電極に接続された複数の第２電極配線と、前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極との間に少なくともその一部が配置され、且つ前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極に接続された前記第２電極配線との間に、少なくともその一部が配置されたシールド配線とを備え、前記各容量セルの第１電極配線，第２電極配線および第２電極は、互いに同じ導電層により形成され、前記シールド配線は、前記導電層により形成されているものとする。
【００１６】
この構成によれば、容量セル間において、各第１電極が、基本的に各容量セル毎に個別の電位を供給される個別電極であり、かつ各第２電極が、容量セルに共通の電位を供給される共通電極である場合に、各容量セルの個別電極配線（第１電極配線）と、他の各容量セルの共通電極（第２電極）および第２電極配線（共通電極配線）との容量結合が抑えられる。
【００１７】
請求項３の発明では、請求項１又は２の発明において、前記シールド配線は、少なくともその一部が、前記複数の第２電極配線のうち少なくとも１つの第２電極配線と前記複数の容量セルのうち少なくとも１つの容量セルの第１電極との間にも配置されるものとする。
【００１８】
この構成によれば、第１電極に加え、第２電極も基本的に個別電極である場合に、容量セルの第１電極配線と、前記各容量セルの第２電極および第２電極配線との容量結合が抑えられるのに加え、各容量セルの第２電極配線と、前記各容量セルの第１電極との容量結合も抑えられる。
【００１９】
尚、請求項１〜３の発明では、請求項５の発明のように、容量セルの第１および第２電極のうちの一方を、拡散層により形成することができる。また、第１の導電層と、この第１導電層上に設けられた第２の導電層と、この第２導電層上に設けられた第３導電層とを備えている場合には、各容量セルの第１電極を、第１導電層と第３導電層とを電気的に接続して構成する一方、前記各容量セルの第２電極を、第２導電層により形成することができる。
【００２０】
請求項４の発明では、請求項１〜３の発明において、シールド配線の電位を固定電位にするように構成されているものとする。
【００２１】
また、請求項６の発明では、請求項１〜５の発明に係る容量セルを用いることで、高精度な電荷分配型Ｄ／Ａ変換装置が実現できる。
【００２２】
さらに、請求項７の発明では、請求項６の発明に係る電荷分配型Ｄ／Ａ変換装置を、電荷再配分型Ａ／Ｄ変換装置の局部Ｄ／Ａ変換装置として備えることで、高精度なＡ／Ｄ変換装置を実現することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態１〜７を、図面に基づいて説明する。
【００２４】
（実施形態１）
図１は、この発明の実施形態１に係る容量アレイの構成を模式的に示しており、この容量アレイは、例えば、電荷再配分型Ａ／Ｄ変換装置の局部Ｄ／Ａ変換器としての電荷分配型Ｄ／Ａ変換器に用いられる。
【００２５】
この容量アレイは、４個の単位容量セル１Ａ〜１Ｄが２×２の状態に配置されてなっており、これら単位容量セル１Ａ〜１Ｄは、Ｃ１：Ｃ２：Ｃ３＝１：１：２の容量比の容量が得られるように組み合わされている。容量Ｃ１には単位容量セル１Ａ（図１の右下）が対応しており、容量Ｃ２には単位容量セル１Ｂ（同図左上）が対応しており、容量Ｃ３には単位容量セル１Ｃ（同図右上）および単位容量セル１Ｄ（同図左下）が対応している。
【００２６】
各単位容量セル１Ａ〜１Ｄは、略正方形をなしていて、それぞれ、下側電極２Ａ〜２Ｄと上側電極３Ａ〜３Ｄとを有する。下側電極２Ａ〜２Ｄには、単位容量セル１Ａ〜１Ｄ間で共通の下側電極配線４が接続されている。この下側電極配線４は、図１の上方から下方に延びて下側電極２Ｃに接続した後、残りの下側電極２Ｃ，２Ａ，２Ｂに順に接続されるように容量アレイの周辺に配置されている。
【００２７】
一方、単位容量セル１Ａの上側電極３Ａには、上側電極配線５Ａが接続されている。この上側電極配線５Ａは、図１の上方から下方に延びていて、容量アレイの同図左辺および下辺に配置されている。単位容量セル１Ｂの上側電極３Ｂには、上側電極配線５Ｂが接続されている。この上側電極配線５Ｂは、同図上方から下方に延びて上側電極３Ｂに達するように配置されている。残りの単位容量セル１Ｃ，１Ｄの各上側電極３Ｃ，３Ｄには、上側電極配線５Ｃが接続されている。この上側電極配線５Ｃは、同図上方から下方に延びて容量アレイの中央を通るように配置されている。
【００２８】
そして、この実施形態では、容量アレイ領域内において、単位容量セル１Ａの上側電極配線５Ａの主要部分の両側に、上側電極配線５Ａと、下側電極配線４，単位容量セル１Ｂ，１Ｄの下側電極２Ｂ，２Ｄとの容量結合を抑えるシールド配線６が設けられている。また、このシールド配線６は、単位容量セル１Ｃ，１Ｄの上側電極配線５Ｃの主要部分を左右両側から取り囲むように延設されており、このことで、上側電極配線５Ｃと、単位容量セル１Ａ〜１Ｄの下側電極２Ａ〜２Ｄとの容量結合についても、それを抑えるようになっている。尚、このようにシールド配線６を設けることで、該シールド配線６と上側電極配線５Ａ，５Ｃとの間等に新たな寄生容量８，８，…が生じるようにはなるが、それら寄生容量８，８，…は、単位容量セル１Ａ〜１Ｄ相互間の相対精度に大きく影響する程のものではない。
【００２９】
したがって、この実施形態によれば、単位容量セル１Ａ〜１Ｄ間の距離を大きくすることなく、上側電極配線５Ａと、下側電極配線４および下側電極２Ｂ，２Ｄとの容量結合を抑えることができるとともに、上側電極配線５Ｃと、下側電極２Ａ〜２Ｄとの容量結合を抑えることができ、よって、単位容量セル１Ａ〜１Ｄ相互間の相対精度の劣化や面積の増大によるチップコストの上昇を招くことなく、単位容量セル１Ａ〜１Ｄの相対精度を高めることができる。
【００３０】
（実施形態２）
図４および図５は、この発明の実施形態２に係る容量セルの構成を模式的に示している。
【００３１】
この実施形態では、基板（図示せず）上に、第１の導電層１１と、この第１導電層１１の同図上側に位置する第２の導電層１２と、この第２導電層１２上の第３導電層１３とが設けられており、容量セル１は、第１導電層１１により形成された下側電極２と、絶縁層１４を介して下側電極２に対面するように第２導電層１２により形成された上側電極３とを有する。下側電極２には、下側電極配線４が接続されており、この下側電極配線４は第１導電層１１により形成されている。一方、上側電極３には、上側電極配線５が接続されており、この上側電極配線５は、第３導電層１３により形成されていて、導電体７を介して上側電極３に接続している。
【００３２】
そして、この実施形態では、上側電極配線５の主要部分の周りには、第１および第２導電層１１，１２により形成されたシールド配線６が配置されている。その際に、シールド配線６の第１導電層１１による形成部分と、第２導電層１２による形成部分とは、導電体７を介して互いに電気的に接続している。
【００３３】
したがって、この実施形態によっても、実施形態１の場合と同様の効果を得ることができる。
【００３４】
尚、上記の実施形態では、第１および第２導電層１１，１２によりシールド配線６を形成するようにしているが、第２導電層１２のみにより形成するようにしてもよい。
【００３５】
（実施形態３）
図２および図３は、この発明の実施形態３に係る容量セルの構成を模式的に示している。尚、実施形態２の場合と同じ部分には、同じ符号を付して示す。
【００３６】
この実施形態では、実施形態２の場合と同様に、容量セル１は、第１導電層１１により形成された下側電極２と、絶縁層１４を介して下側電極２に対面するように第２導電層１２により形成された上側電極３とを有しており、下側電極２には、第１導電層１１により形成された下側電極配線４が接続している。また、上側電極３には、上側電極配線５が接続されており、この上側電極配線５の上側電極３との接続部分は、第３導電層１３により形成されている。実施形態２の場合と相違するのは、上側電極配線５の主要部分が、第３導電層１３ではなく、第１導電層１１により形成されている点である。尚、上側電極配線５の主要部分と接続部分とは、導電体７を介して電気的に接続されている。
【００３７】
そして、この実施形態では、上側電極配線５の主要部分は、第１導電層１１により形成されたシールド配線６により取り囲まれており、このことで、上側電極配線５の主要部分と、下側電極配線４および上下の電極２，３との容量結合を抑えるようになっている。
【００３８】
したがって、この実施形態によっても、実施形態２の場合と同様の効果を得ることができる。
【００３９】
（実施形態４）
図６は、この発明の実施形態４に係る単位容量セルの構成を模式的に示している。
【００４０】
この実施形態では、拡散層２とポリシリコン層３との間の容量により単位容量が構成されており、この単位容量の容量精度に影響するポリシリコン層３および配線の各部分を含めて単位容量セル１が形成されている。
【００４１】
具体的には、拡散層２は略矩形状をなしている。この拡散層２に対する拡散層電極配線４は、隣接する単位容量セル１，１間を縦方向および横方向にそれぞれ延びるように配置された第１部分４ａ，４ａ，…と、対応する単位容量セル１に近接する４つの第１部分４ａ，４ａ，…からそれぞれ拡散層２の各辺部中央に向かって延びる４つの第２部分４ｂ，４ｂ，…と、拡散層２の周辺部に重なるように配置された矩形枠状の第３部分４ｃとからなっている。拡散層電極配線４の第１部分４ａ，４ａ，…は、第１導電層により形成されており、第２部分４ｂ，４ｂ，…は、第３導電層により形成されている。第１部分４ａと第２部分４ｂとは、第２導電層を介して接続している。第３部分４ｃは、第１導電層により形成されていて、各第２部分４ｂとはそれぞれ第２導電層を介して接続している。
【００４２】
一方、ポリシリコン層３は、拡散層電極配線４の第３部分４ｃの内周側に配置されていて、拡散層２の中央部分に重なる略矩形状の第１部分３ａと、この第１部分３ａの各辺部中央からそれぞれ放射状に延びる４つの第２部分３ｂ，３ｂ，…と、拡散層２の外周側に該拡散層２を取り囲むように配置されていて、単位容量セル１の領域の周縁を形成する略矩形枠状の第３部分３ｃとからなっている。このポリシリコン層３に対するポリシリコン層電極配線５は、拡散層電極配線４の縦方向の第１部分４ａに重なるように配置された第１部分５ａと、この第１部分５ａからポリシリコン層３の第３部分３ｃの２つの隅角部に向かって横方向に延びる２つの第２部分５ｂ，５ｂと、ポリシリコン層３の第３部分３ｃに重なるように配置された略矩形枠状の第３部分５ｃとからなる。ポリシリコン層電極配線５の第１〜第３部分５ａ〜５ｃは、共に第３導電層により形成されており、第３部分５ｃは、第１および第２導電層を介してポリシリコン層３の第３部分３ｃに接続している。尚、層厚方向に相隣る層同士は図外の絶縁層により電気的に絶縁されている。また、図６に示す白抜きの四角は、対応する層間に介在する導電体である。
【００４３】
そして、この実施形態では、拡散層電極配線４と、ポリシリコン層電極配線５およびポリシリコン層３との容量結合を抑えるシールド配線６が設けられており、このシールド配線６は、グランド電位に固定されるようになっている。
【００４４】
具体的には、シールド配線６は、拡散層電極配線４の縦方向の第１部分４ａとポリシリコン層電極配線５の第１部分５ａとの間に介在する第１部分６ａと、拡散層電極配線４の第２部分４ｂとポリシリコン層電極配線５の第３部分５ｃとの間に介在する第２部分６ｂと、拡散層電極配線４の第１部分４ａとポリシリコン層電極配線５の第３部分５ｃおよびポリシリコン層３の第３部分３ｃとの間に介在する第３部分６ｃとからなる。また、シールド配線６の第１および第２部分６ａ，６ｂは第２導電層により形成されており、第３部分６ｃは第１〜第３導電層により形成されており、これら第３部分６ｃの第１〜第３導電層は互いに電気的に接続している。
【００４５】
ここで、比較のために、図７に、シールド配線を設けることなく寄生容量結合を抑えるようにした従来の場合を示す。尚、同図では、拡散層電極配線４およびポリシリコン層電極配線５の各部分を形成する導電層は実施形態の場合とは多少異なるものの、その配置は実施形態の場合と略同じである。図６と図７との対比から明らかであるように、シールド配線６を設けることで、拡散層電極配線４の各第１部分４ａと単位容量セル１との間の距離を小さくできることが判る。
【００４６】
したがって、この実施形態によれば、容量の相対精度に影響する領域であるポリシリコン層３の第３部分３ｃおよびポリシリコン層電極配線５の第３部分５ｃの領域を含めて単位容量セル１を形成し、その領域外の拡散層電極配線４およびポリシリコン層電極配線５間にシールド配線６を設けるようにしたので、単位容量セル１，１相互間の相対精度の劣化および面積の増大を招くことなく、各容量セル１の相対精度の向上を図ることができる。
【００４７】
（実施形態５）
図８は、この発明の実施形態５に係る容量アレイの構成を模式的に示している。尚、実施形態１の場合と同じ部分には、同じ符号を付して示す。
【００４８】
この容量アレイは、２×２の状態に配置された４個の単位容量セル１Ａ〜１Ｄを備えている。
【００４９】
各単位容量セル１Ａ〜１Ｄは、それぞれ、略矩形状をなしていて、下側電極２Ａ〜２Ｄと上側電極３Ａ〜３Ｄとを有する。下側電極２Ａ〜２Ｄは、第１導電層により形成さており、上側電極３Ａ〜３Ｄは、第１導電層上の第２導電層により形成されている。
【００５０】
各単位容量セル１Ａ〜１Ｄの下側電極２Ａ〜２Ｄには、単位容量セル１Ａ〜１Ｄ間で共通の下側電極配線４が接続されている。この下側電極配線４は、第２導電層上の第３導電層により形成されている。
【００５１】
一方、単位容量セル１Ａ（図８の右下）の上側電極３Ａには、上側電極配線５Ａが接続されている。この上側電極配線５Ａは、第２導電層により形成されている。単位容量セル１Ｂ（同図の右上）の上側電極３Ｂには、上側電極配線５Ｂが接続されている。この上側電極配線５Ｂも、上側電極配線５Ａの場合と同じく、第２導電層により形成されている。
【００５２】
そして、この実施形態では、上側電極配線５Ａと、該上側電極配線５Ａの接続する単位容量セル１Ａ以外の各単位容量セル１Ｂ〜１Ｄの下側電極２Ｂ〜２Ｄおよび上側電極３Ｂ〜３Ｄならびに下側電極配線４との容量結合を抑えるシールド配線６が設けられている。このシールド配線６は、第１および第２導電層のうち、各単位容量セル１Ａ〜１Ｄの下側電極２Ａ〜２Ｄおよび上側電極３Ａ〜３Ｄを形成する部分以外の部分により形成されている。
【００５３】
ここで、比較のために、図９に、シールド配線の無い場合について示す。この場合には、図１０（ｂ）に例示するように、単位容量セル１Ａの上側電極配線５Ａと、単位容量セル１Ｂの下側電極２Ｂとの間に発生する寄生容量８により、単位容量セル１Ａの容量がΔＣだけ増大（Ｃ＋ΔＣ）して電荷保持容量の比精度が崩れることになる。これに対し、実施形態の場合には、図１０（ａ）に示すように、単位容量セル１Ａの容量が変化しないので、比精度は保たれる。
【００５４】
したがって、この実施形態によっても、実施形態１の場合と同様の効果を得ることができる。
【００５５】
（実施形態６）
図１１は、この発明の実施形態６に係る単位容量セルの構成を模式的に示している。
【００５６】
この単位容量セルでは、ポリシリコン層と、このポリシリコン層上の第１導電層と、この第１導電層上の第２導電層と、この第２導電層上の第３導電層とにより４つの電極が形成されている。そして、ポリシリコン層の電極と、第２導電層の電極とにより第１電極２が構成されており、第１導電層の電極と第３導電層の電極とにより第２電極３が構成されている。
【００５７】
第１電極２に対する第１電極配線４は、隣接する単位容量セル１，１間を縦方向に延びるように配置された第１部分４ａ，４ａ，…と、第１電極２の４つの隅角部からそれぞれ横方向に延びる４つの第２部分４ｂ，４ｂ，…とからなっている。これら第１および第２部分４ａ，４ｂは、共に第３導電層により形成されている。
【００５８】
一方、第２電極３に対する第２電極配線５は、隣接する単位容量セル１，１間を横方向および縦方向に延びるように配置された第１部分５ａ，５ａ，…と、対応する単位容量セル１に近接する４つの第１部分５ａ，５ａ，…からそれぞれ第２電極３の各辺部中央に向かって延びる４つの第２部分５ｂ，５ｂ，…からなっている。各第１部分５ａは第１導電層により形成されている。各第２部分５ｂは、第１部分５ａの側については第１導電層により形成されている一方、第２電極３の側については第３導電層により形成されており、両者は、第２導電層を介して互いに接続している。
【００５９】
そして、この実施形態では、第１電極配線４の第１および第２部分４ａ，４ｂと第２電極配線５の第１部分５ａとの容量結合を抑えるとともに、第２電極配線５の各第１部分５ａと第２電極３との容量結合を抑えるシールド配線６が設けられている。
【００６０】
具体的には、シールド配線６は、第１電極配線４の縦方向の第１部分４ａと第２電極配線５の第１部分５ａとの間に配置された第１部分６ａと、第１電極配線４の対応する４つの第１部分４ａ，４ａ，…と第１電極２との間に配置された矩形枠状の第２部分６ｂとからなる。シールド配線６の第１部分６ａは、第２導電層により形成されており、第２部分６ｂは、第１〜第３導電層により形成されている。
【００６１】
ここで、比較のために、図１２に、シールド配線を設けることなく寄生容量結合を抑えるようにした従来の場合を示す。尚、同図では、第１電極配線４および第２電極配線５の各部分を形成する導電層は実施形態の場合とは多少異なるが、その配置は実施形態の場合と略同じである。図１１と図１２との対比から明らかであるように、この実施形態によれば、シールド配線６を設けることで、第２電極配線５の各第１部分５ａと単位容量セル１との間の距離を小さくできることが判る。
【００６２】
（実施形態７）
図１３は、この発明の実施形態７に係る１０ビット電荷再配分型Ａ／Ｄ変換装置の構成を示しており、このＡ／Ｄ変換装置には、その局部Ｄ／Ａ変換器１０として、実施形態４に係る容量アレイ２０（図６参照）を用いてなる電荷分配型Ｄ／Ａ変換器が組み込まれている。
【００６３】
容量アレイ２０は、容量比が１６：８：４：２：１：１：１：１：１：１である容量を有しており、Ｄ／Ａ変換器１０は、各容量毎に設けられたスイッチからなるスイッチ群３０を有する。そして、最上位ビットに対応する容量のスイッチをＶrefｈ側に切り換えるとともに、他の容量のスイッチをＶrefl側に切り換え、入力アナログ信号Ｖinと最上位ビットの容量との大小を比較器４０により比較する。そして、比較器４０の出力に基づき、逐次変換ロジック回路５０は、最上位ビットの容量の方が大きいときには、そのスイッチをＶrefh側に固定してビット値を“１”に決める一方、最上位ビットの容量の方が小さいときには、そのスイッチをＶrefl側に切り換えてビット値を“０”に決める。このような動作を各容量について１クロック毎に順次行って各位のビットを決めることで、アナログ信号Ｖinをデジタル信号に変換して出力するようになされる。
【００６４】
ここで、発明例としての本Ａ／Ｄ変換装置について行った積分比直線性の実験について説明する。また、比較のために、シールド配線の無い容量アレイ（図７）を用いたＤ／Ａ変換器が組み込まれてなる従来例としてのＡ／Ｄ変換装置についても、その積分比直線性を調べた。その結果を、図１４に併せて示す。
【００６５】
図１４から判るように、従来例の場合には、±１．７ＬＳＢ程度の誤差が発生するのに対し、発明例では、誤差は±０．２ＬＳＢ以下に抑えられている。
【００６６】
したがって、この実施形態によれば、電荷分配型Ｄ／Ａ変換器１０が局部Ｄ／Ａ変換器として組み込まれてなる電荷再配分型Ａ／Ｄ変換装置において、電荷分配型Ｄ／Ａ変換器１０に、実施形態４に係る容量アレイ２０を用いるようにしたので、容量アレイ２０の面積の増大を招くことなく該容量アレイ２０内の各単位容量セルの相対精度を高めて、電荷分配型Ｄ／Ａ変換器１０および電荷再配分型Ａ／Ｄ変換装置の精度向上に寄与することができる。
【００６７】
尚、上記の実施形態では、電荷分配型Ｄ／Ａ変換器１０の容量アレイ１０に実施形態４を適用した場合について説明しているが、実施形態１〜３ならびに実施形態５および６を適用することもできる。
【００６８】
【発明の効果】
以上説明したように、請求項１〜５の発明によれば、シールド配線により、容量セルの第１電極に接続された第１電極配線と容量セルの第２電極との容量結合を抑えることができるので、これらの第１電極配線および第２電極間の距離を大きくすることなく、そのような容量結合に起因する不具合の発生を未然に防止することができる。
【００６９】
また、容量セルの第１電極配線および第２電極配線間の容量結合をも抑えることができるので、そのような容量結合に起因する不具合の発生を未然に防止することができる。
【００７０】
更に、容量セル間の距離を大きくすることなく寄生容量を小さくすることができるので、容量セル相互間の相対精度の劣化や面積の増大によるチップコストの上昇を招くことなく、容量セルの相対精度を高めることができる。
【００７１】
請求項６および７の発明によれば、高精度な電荷分配型Ｄ／Ａ変換装置および電荷再配分型Ａ／Ｄ変換装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施形態１に係る容量アレイの構成を模式的に示す平面図である。
【図２】この発明の実施形態３に係る単位容量セルの構成を模式的に示す平面図である。
【図３】図２のIII−III線断面図である。
【図４】この発明の実施形態２に係る単位容量セルの構成を模式的に示す平面図である。
【図５】図４のＶ−Ｖ線断面図である。
【図６】この発明の実施形態４に係る単位容量セルの構成を模式的に示す平面図である。
【図７】シールド配線の無い場合の単位容量セルの構成を模式的に示す図６相当図である。
【図８】この発明の実施形態５に係る容量アレイの構成を模式的に示す平面図である。
【図９】シールド配線の無い場合の容量アレイの構成を模式的に示す図８相当図である。
【図１０】シールド配線の有る場合（ａ）とシールド配線の無い場合（ｂ）とでの寄生容量の発生状態を対比して示す回路図である。
【図１１】この発明の実施形態６に係る単位容量セルの構成を示す平面図である。
【図１２】シールド配線の無い場合の単位容量セルの構成を拡大して示す図１１相当図である。
【図１３】この発明の実施形態７に係る１０ビット電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。
【図１４】１０ビット電荷再配分型Ａ／Ｄ変換器における発明例および従来例の各積分比直線性を併せて示す特性図である。
【図１５】従来の容量アレイの構成を模式的に示す図１相当図である。
【符号の説明】
１，１Ａ〜１Ｄ 単位容量セル（容量セル，回路素子）
２，２Ａ〜２Ｄ 下側電極，拡散層，第１電極
３，３Ａ〜３Ｄ 上側電極，ポリシリコン層，第２電極
４，４Ａ〜４Ｃ 下側電極配線，拡散層電極配線，第１電極配線
５，５Ａ〜５Ｃ 上側電極配線，ポリシリコン層電極配線，第２電極配線
６ シールド配線
１０ 電荷分配型Ｄ／Ａ変換器
１１ 第１導電層
１２ 第２導電層
１３ 第３導電層
Claims (7)
- 各々第１電極及び第２電極を有する複数の容量セルと、
前記複数の容量セルの第１電極に接続された複数の第１電極配線と、
前記複数の容量セルの第２電極に接続された複数の第２電極配線と、
前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極との間に少なくともその一部が配置され、且つ前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極に接続された前記第２電極配線との間に、少なくともその一部が配置されたシールド配線と、
第１導電層と、該第１導電層上に設けられた第２導電層と、該第２導電層上に設けられた第３導電層とを備え、
前記各容量セルの第１電極配線は、前記第１導電層により形成され、
前記各容量セルの第２電極配線は、前記第３導電層により形成され、
前記シールド配線は、前記第２導電層により形成されている
ことを特徴とする半導体集積回路装置。 - 各々第１電極及び第２電極を有する複数の容量セルと、
前記複数の容量セルの第１電極に接続された複数の第１電極配線と、
前記複数の容量セルの第２電極に接続された複数の第２電極配線と、
前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極との間に少なくともその一部が配置され、且つ前記複数の第１電極配線のうち少なくとも１つの第１電極配線とこの第１電極配線が接続された容量セル以外の他の容量セルの第２電極に接続された前記第２電極配線との間に、少なくともその一部が配置されたシールド配線とを備え、
前記各容量セルの第１電極配線，第２電極配線および第２電極は、互いに同じ導電層により形成され、
前記シールド配線は、前記導電層により形成されている
ことを特徴とする半導体集積回路装置。 - 請求項１又は２記載の半導体集積回路装置において、
前記シールド配線は、少なくともその一部が、前記複数の第２電極配線のうち少なくとも１つの第２電極配線と前記複数の容量セルのうち少なくとも１つの容量セルの第１電極との間にも配置される
ことを特徴とする半導体集積回路装置。 - 請求項１ないし３記載の半導体集積回路装置において、
シールド配線の電位を固定電位にするように構成されている
ことを特徴とする半導体集積回路装置。 - 請求項１ないし４記載の半導体集積回路装置において、
各容量セルの第１および第２電極のうちの一方は、拡散層により形成されている
ことを特徴とする半導体集積回路装置。 - 請求項１ないし５記載の半導体集積回路装置を備えた
ことを特徴とする電荷分配型Ｄ／Ａ変換装置。 - 請求項６記載の電荷分配型Ｄ／Ａ変換装置を、局部Ｄ／Ａ変換装置として備えた
ことを特徴とする電荷再配分型Ａ／Ｄ変換装置。
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