JP5491160B2 - 微小容量素子及びこれを用いた半導体装置 - Google Patents

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Description

本発明は、微小容量の容量素子に関し、特に、微小容量素子を用いたデジタル／アナログ（D／A）変換やアナログ／デジタル（A／D）変換などに用いられる大規模集積（ＬＳＩ）半導体装置に関する。
近年、１，９２０ｘ１，０８０の画素数を有するディスプレイとして高品位液晶ディスプレイ（ＨＤＬＣＤ）への需要が高い。ＨＤＬＣＤでは、従来の８ｂｉｔ階調よりも高い階調による１０億色を越える階調表示などが求められている。そのため、ＨＤＬＣＤ駆動ドライバ半導体装置の高機能化への要求も高まっている。
ＨＤＬＣＤ駆動ドライバには、入力されるデジタル映像信号をＤ／Ａ変換する必要があるので、高速かつ多ビット処理が可能な高機能Ｄ／Ａ変換回路の搭載が求められる。
Ｄ／Ａ変換回路は、主に、抵抗素子のアレイを用いる抵抗ＤＡＣ（Resister type Digital to Analog Converter）若しくは容量素子のアレイを用いる容量ＤＡＣ（Capacitor type Digital to Analog Converter）又はこれらの組み合わせと、増幅回路と、で構成される。Ｄ／Ａ変換回路では、抵抗ＤＡＣ若しくは容量ＤＡＣが出力の精度及び素子サイズを主に決定しており、いかに抵抗ＤＡＣ若しくは容量ＤＡＣの面積を小さく抑えて出力精度を保つかが重要事項である。また、これらの構成要素では薄膜抵抗素子を作り込むことによる交差容量、誘電体材料など問題や層間回路設計が複雑になるという問題が多いので、ドライバでは容量ＤＡＣが広く用いられている。
ＨＤＬＣＤ駆動ドライバＬＳＩのために、より精度の高いＤ／Ａ変換回路の設計、作り込みが求められており、そのため容量ＤＡＣに調整用の微小容量素子のアレイを備えたものが求められている。なお、ここで数十ａＦ〜数ｆＦの容量値の容量素子を微小容量素子と呼ぶこととするが、微小容量素子の容量が斯かる容量値に限定されることはない。
一方、容量ＤＡＣの容量素子として、従来から、同一の絶縁体膜上に２つの櫛形導体電極を互いに組み合うように配置したインターディジタルキャパシタが知られている（特許文献１、参照）。インターディジタルキャパシタは、同一層に成膜した数十ａＦ〜数ｆＦ程度の容量素子を精度良く製作するには適している。
さらに容量値の小さい容量素子には、図１のような半導体基板上の絶縁体膜に形成される第１、２金属配線にそれぞれ接続される第１、２金属導体で構成され、第１、２金属導体の互いに対向する先端Ｂの幅を広くして容量とする構成が提案されている（特許文献２、参照）。なお、図１（ａ）は容量素子の部分平面概略図を、図１（ｂ）は、図１（ａ）の破線両端矢印線に沿った断面図を示す。
特開平５−２３５３８１号公報 特開２００６−２３７１２７号公報
従来の微小容量素子では、図２に示すように、第１、２金属導体の互いに対向する矩形の先端Ｂの対向面以外の側面で構成されるフリンジ容量（破線）が先端Ｂの対向面の間の容量に対して影響が大きくなるため、容量が増加するという問題があった。
また、従来の微小容量素子では、図３に示すように、プロセスの仕上がりによって矩形であるべき先端Ｂの角が丸まる場合があり、容量値が一定しない、といった問題もあった。
すなわち、従来の微小容量素子では、金属導体対向面以外のフリンジ容量の影響を受けたり、プロセスの影響で導体形状のバラツキが容量に影響を及ぼす問題である。
そこで、本発明は、上述の点に鑑みてなされたもので、精度の高い微小容量素子、そのレイアウト構成や、これを用いたD／A変換又はA／D変換の回路や、その調整回路を含む半導体装置を提供することを目的とする。
本発明の微小容量素子は、絶縁層上に成膜されかつそれぞれが互いに対向して第１間隙を画定する対向面を有する第１及び第２金属電極と、絶縁層上に成膜されかつ外部電位に接続可能でありかつ第１間隙内において第１及び第２金属電極の対向面の間の結合容量を制限するスリット（結合容量制限スリット）を画定するシールド電極と、からなることを特徴とする。
上記の容量素子において、絶縁層下に積層される第１シールド層と、第１及び第２金属電極とシールド電極を覆う第２絶縁層を介して積層される第２シールド層と、が設けられていることとすることができる。上記の容量素子において、第１及び第２金属電極の対向面は、第１及び第２金属電極の少なくとも一方はその伸長方向に垂直方向の断面より広くかつ伸長方向に垂直方向に拡大されていることとすることができる。上記の容量素子において、第１及び第２金属電極の対向面端が曲がっていることとすることができる。上記の容量素子において、前記絶縁層上に少なくとも２つが並設された前記微小容量素子における１つの前記シールド電極が、隣接する前記微小容量素子に共有されていることとすることができる。
本発明の半導体装置は、演算増幅器と微小容量素子を含み、その微小容量素子は、絶縁層上に成膜されかつそれぞれが互いに対向して第１間隙を画定する対向面を有する第１及び第２金属電極と、上記シールド電極と、からなり、一方、演算増幅器は、仮想短絡を有する正負入力端子を備え、正負入力端子の一方へ入力される基準電圧がシールド電極へ印加されていることを特徴とする。
上記の半導体装置において、絶縁層下に積層されかつ基準電圧が印加されている第１シールド層と、第１及び第２金属電極とシールド電極を覆う第２絶縁層を介して積層されかつ基準電圧が印加されている第２シールド層と、が設けられていることとすることができる。さらに、上記の半導体装置において、フィードバック容量微調整回路を設け、当該調整回路は、演算増幅器の出力端子から正負入力端子の他方へ接続されたフィードバックキャパシタと、このフィードバックキャパシタに並列接続された微小容量素子と、微小容量素子の複数のそれぞれのオン又はオフ状態を制御するスイッチとを備えていることとすることができる。
本発明の静電容量素子は、絶縁層上に、互いに離間しかつ対向して形成され、両者間で容量を生成する第１の電極及び第２の電極と、電源から延在して、第１の電極と第２の電極との間の絶縁層上で互いに離間しかつ対向して形成された少なくとも一対のシールド電極と、を有することを特徴とする。上記の静電容量素子において、第２の電極と対向する第１の電極の先端には、第１の電極と電気的に接続されて第１の電極の伸長方向と垂直方向に伸びる第１の対向部が形成されていることとすることができる。上記の静電容量素子において、第１の電極の第１の対向部と対向する第２の電極の先端には、第２の電極と電気的に接続されて第２の電極の伸長方向と垂直方向に伸びる第２の対向部が形成されていることとすることができる。
本発明の出力静電容量値の調整方法は、上記の静電容量素子の出力静電容量値の調整方法であって、第１の電極と第２の電極との間で静電容量結合が行われ、離間して形成された一対のシールド電極の間の距離を調整することによって第１の電極と第２の電極との間の容量値を調整することを特徴とする。
本発明の更なる出力静電容量値の調整方法は、第１の静電容量素子並びに第１の静電容量素子に接続され且つ上記の調整方法を用いて静電容量値の調整を行った後の第２の静電容量素子を用いた出力静電容量値の調整方法であって、第１の静電容量素子によって出力される静電容量の値を検知した後に、第２の静電容量素子を用いて所望の値となるように第１の静電容量素子並びに第２の静電容量素子の全体の出力静電容量の値を調整することを特徴とする。
本発明の微小容量素子によれば、精度の高くノイズに強い微小容量素子及びこれを含む半導体装置を得ることができる。
従来の容量素子を示す説明図である。 従来の容量素子を説明する部分拡大平面図である。 従来の容量素子を説明する部分拡大平面図である。 本発明による実施形態の微小容量素子を示す部分拡大平面図である。 本発明による他の実施形態の微小容量素子を示す部分拡大平面図である。 本発明による他の実施形態の微小容量素子を示す部分拡大平面図である。 本発明による他の実施形態の微小容量素子を示す部分拡大平面図である。 本発明による他の実施形態の微小容量素子を示す部分拡大平面図である。 図８の等価回路を示す図である。 本発明による他の実施形態の微小容量素子を含む反転増幅回路を示す説明図である。 本発明による他の実施形態の微小容量素子を含む反転増幅回路回路の入力電圧（Vin）に対する出力電圧（Vout）の関係を示すグラフ的な説明図である。 本発明による他の実施形態の微小容量素子を含む反転増幅回路回路の容量アレイ部分を示す部分平面図である。 本発明による他の実施形態の微小容量素子を含む反転増幅回路回路のレイアウト部分を示す概略部分断面図である。 本発明による他の実施形態の微小容量素子を含むＨＤＬＣＤ駆動ドライバの回路図を示す説明図である。 本発明による他の実施形態の微小容量素子を含むＨＤＬＣＤ駆動ドライバの７２０ｃｈドライバの概略平面図である。 本発明による他の実施形態の微小容量素子を含むＨＤＬＣＤ駆動ドライバの７２０ｃｈドライバ用いたLCDパネル構成を示す模式図である。
１、２ 金属電極
３、４ シールド電極
５ スリット
４ｂ シールド配線
３２ 演算増幅器
３３ ラッチ回路
３４ コンパレータ
５５ 絶縁層
３０４ キャパシタ群
３０１ 切替スイッチ群
４０１ デコーダ部
４０２ 容量ＤＡＣアレイ部
４０３ アンプ部
Ｗｄ スリット幅
Ｓｐ 第１間隙
Ｓｆ 対向面
Ｓｃ 電極断面
Ｃｆ インターディジタルキャパシタ
Ｃ１〜Ｃ１０ 微小容量素子アレイ
Ｃｉ 蓄積キャパシタ
Ｆｃ フィードバック容量微調整回路
ＳＷ１〜ＳＷ１０ on/offスイッチ
Ｓｕｂ Ｓｉ基板
Ｐｏｌｙ ポリシリコンパターン層（第１Ｖｒｅｆシールド層）
１ＭＥＴ 容量アレイレイアウト層
２ＭＥＴ 第２Ｖｒｅｆシールド層
３ＭＥＴ 信号配線層
ＣＤＡＣ 容量ＤＡＣ
Ｄ７２０ ＨＤＬＣＤ駆動ドライバ
T-CON タイミングコントローラ
以下に、本発明による実施形態の一例について、図面を用いて説明する。
−−微小容量素子−−
図４、図５は本発明の微小容量のレイアウトにおける微小容量素子の一構成例を示す。
図示するように、微小容量素子は、絶縁層（紙面であるため図示せず）上の同一層に成膜した対向する一対の金属の電極１、２の間にて、金属などからなる対向する一対の導体片すなわちシールド電極３、４を挿入して構成される。シールド電極は外部電位に接続可能である。
挿入された対向する一対のシールド電極３、４の間には、スリット５になるように構成され、シールド電極３、４の角が丸くなってもスリット幅Ｗｄが変わらないように形成される。なお、シールド電極を一対の導体片としているが、導体片の数には限定されない。
このように、実施形態の微小容量素子の第１及び第２金属電極１、２は、それぞれが互いに向けて伸長しかつ互いに対向して第１間隙Ｓｐを画定する対向面Ｓｆを有する。なお、絶縁層上には第１金属電極1及び第２金属電極２に電気的に接続される第１及び第２配線が配線されているが、図示していない。しかし、第１及び第２配線は、第１間隙Ｓｐよりも広く離間した間隙を保つように絶縁層上に成膜されている。一対のシールド電極３、４は、第１間隙Ｓｐにおいてスリット５を画定して第１及び第２金属電極１、２の対向面の間の結合容量を調整するように絶縁層上に成膜されている。
図４に示すように、構成する一対の電極１、２がシールド電極３、４のスリット５を介して対向するように微小容量素子を構成すると、シールド電極にＤＣ電圧を印加することにより、スリット５から見える電極１、２の対向面Ｓｆ以外はシールド電極３、４と容量を形成するために電極間に容量は形成されない。
また、図５に示すように、プロセスの影響で電極１、２の角が丸くなっても、すなわち、対向する電極１、２の対向面端が曲がっている場合でも、対向する一対の電極間距離（対向面Ｓｆ間距離）及びスリット５を介して見える電極の対向面Ｓｆの面積は変わらないため容量に影響を及ぼさない。
さらにまた、図６に示すように、第１及び第２金属電極１、２の対向面Ｓｆは、第１及び第２金属電極１、２の伸長方向に垂直方向の断面Ｓｃより広くかつ第１及び第２金属電極１、２の伸長方向に垂直方向に拡大されていることとすることができる。第１及び第２金属電極１、２の対向部分をＴ字形状とすることもできる。また、図７に示すように、第１及び第２金属電極の一方、例えば、電極２だけ伸長させてその対向面Ｓｆがその伸長方向に垂直方向の断面Ｓｃより広くして、Ｔ字形状とすることもできる。Ｔ字形状金属電極によりフリンジ容量の減少が期待できる。以上に示す構成を利用すれば、図８に示すように、シールド電極３、４に接続されたシールド配線４ｂで囲まれた櫛形導体電極のインターディジタルキャパシタＣｆと実施形態の微小容量素子Ｃ１、Ｃ２（それぞれ第１及び第２金属電極１、２及びシールド電極３、４からなる）のアレイを同一絶縁層上に成膜して容量アレイが構成できる。図９は図８の等価回路を示す。
図８では、微小容量素子に用いられる第１金属電極１が二箇所に形成されている。これら２つの第１金属電極１の間に形成されているシールド電極４は、これ１つでこの二箇所に形成された第１金属電極１のシールドの一端を同時に担っている配置となっている。図８の上に形成された第１金属電極１に対しては、同電極の下方をシールドし、図８の下に形成された第２金属電極２に対しては、同電極の上方をシールドしている。言い換えれば、シールド電極４を、図８の上下の微小容量素子Ｃ１、Ｃ２の各第１金属電極１で共有可能な配置となっている。
このように、同一絶縁層上に少なくとも２つが並設された微小容量素子Ｃ１、Ｃ２において、１つのシールド電極４が、隣接する当該微小容量素子に共有される構成によれば、１つの微小容量素子形成のための第１金属電極１に対してそれぞれシールド電極を設ける場合に比べてチップ面積の増大を抑制する効果が得られる。
以上のように、前述した図８、図９の構成にすると、シールド配線４ｂに接続されたシールド電極３、４により、対向面以外の電極面で構成される寄生容量の影響を受けなくなり、プロセスの影響を受けて電極１、２の角が丸くなっても容量に影響を及ぼさなくなるため、精度の高い微小容量素子及びその容量アレイが得られる。
−−微小容量素子アレイを利用した反転増幅回路−−
上述したシールド電極３、４を用いた微小容量素子アレイを、高精度を要求されるゲイン調整に利用した反転増幅回路を説明する。
図１０は、入力電圧（Vin）の入力側の蓄積キャパシタＣｉと、出力電圧（Vout）の出力側の演算増幅器３２と、フィードバックキャパシタＣｆと、フィードバック容量微調整回路Ｆｃとから構成される反転増幅回路を示す説明図である。ここでは、微小容量素子アレイＣ１〜Ｃ１０は、反転増幅回路の利得を微調整するフィードバック容量微調整回路Ｆｃの一部に用いられている。
反転増幅回路では、蓄積キャパシタＣｉの入力側へ入力電圧（Vin）が印加され、蓄積キャパシタＣｉの出力が演算増幅器３２の負入力側へ、入力されるように接続されている。
基準電圧（Vref）が演算増幅器３２の正入力側へ入力されるように接続されている。
また、フィードバックキャパシタＣｆの入力側は演算増幅器３２の出力端に、フィードバックキャパシタＣｆの出力側は演算増幅器３２の負入力端に接続されている。
フィードバック容量微調整回路Ｆｃは、図１０に示すように、on/offスイッチＳＷ１〜ＳＷ１０、当該スイッチに直列接続の微小容量素子Ｃ１〜Ｃ１０と、on/offスイッチを個別にon/off制御するラッチ回路３３と、ラッチ回路３３を制御するコンパレータ３４と、から構成される。微小容量素子Ｃ１とon/offスイッチＳＷ１の直列接続はフィードバックキャパシタＣｆの入出力端に、並列に接続されている。同様に微小容量素子Ｃ２〜Ｃ１０およびそれぞれに直列のon/offスイッチＳＷ２〜ＳＷ１０の直列組がフィードバックキャパシタＣｆの入出力端に、並列に接続されている。コンパレータ３４は、フィードバックキャパシタＣｆの出力端の電圧と出力基準電圧とを比較して、その比較結果出力がラッチ回路３３へ入力されるように接続されている。
フィードバック容量微調整回路Ｆｃによれば、フィードバックキャパシタＣｆが所望の出力電圧値となっていない場合であっても、微小容量素子Ｃ１〜Ｃ１０を用いてフィードバック容量値を微調整することが可能となるので、演算増幅器３２の出力電圧Voutを所望の値とすることができる。また、このとき、微小容量素子Ｃ１〜Ｃ１０はシールド電極３、４を用いていることで従来に比べ精度の高い所望の容量値を確保できているため、従来に比べより精度の高い出力電圧調整が可能となっている。
例えば、図１０に示す回路において、微小容量素子Ｃ１〜Ｃ１０の容量値を全て０．０５ｆＦ、蓄積キャパシタＣｉの容量値を１６００ｆＦ、フィードバックキャパシタＣｆの容量値を３００ｆＦ、入力電圧（Vin）を１Ｖ、基準電圧（Vref）を２．５Ｖとしたときにおいて、微小容量素子Ｃ１〜Ｃ１０がオフ状態の場合の出力電圧（Vout）は次式で表される。
（数１）
Vout = -(Vin-Vref) × Ci/Cf+ Vref
Vout = -(1-2.5) × 1600/300 + 2.5 = 10.5V
微小容量素子Ｃ１〜Ｃ１０がオン状態の場合の出力電圧（Vout）は次式で表される。
（数２）
Vout = -(Vin-Vref) × Ci/(Cf+0.05fF×10) + Vref
Vout = -(1-2.5) × 1600/300.5 + 2.5 = 10.487V
図１１はかかる状態の回路の入力電圧（Vin）に対する出力電圧（Vout）の関係を示す。従って、フィードバック容量微調整回路Ｆｃによれば、約１３ｍＶまでの電圧補正が可能となる。
フィードバック容量微調整回路Ｆｃによる出力電圧補正の動作を説明する。
まず、初期化状態で、on/offスイッチＳＷ１〜ＳＷ１０をオフ状態として微小容量素子Ｃ１〜Ｃ１０の合計値をゼロとする。
次に、出力基準電圧（Vrefout）と演算増幅器３２の出力電圧（Vout）を比較する。比較結果をラッチ回路３３が判断し、Vout＞Vrefoutであれば、on/offスイッチＳＷ１をオン状態とする動作をさせる。
ラッチ回路３３は比較結果をラッチするとともに、上記比較動作とオン状態とする動作を、順次、１０回繰り返す。Vout＜Vrefoutとなった時点で、以降はon/offスイッチの動作を停止する。
このようにして、フィードバック容量微調整回路Ｆｃにより、フィードバックキャパシタＣｆと微小容量素子Ｃ１〜Ｃ１０の合計のフィードバック容量値を微調整することにより演算増幅器３２の出力電圧Voutを所望の値とすることができる。すなわち、フィードバック容量微調整回路Ｆｃは、演算増幅器３２の出力端子から正負入力端子の他方（負入力側）へ接続されたフィードバックキャパシタＣｆに並列接続された微小容量素子Ｃ１〜Ｃ１０と、微小容量素子の複数のそれぞれのオン又はオフ状態を制御するon/offスイッチＳＷ１〜ＳＷ１０とを備えていることにより、演算増幅器３２の出力電圧Voutを精度が高く一定とすることができるのである。
−−反転増幅回路における微小容量素子の電極表面のシールド保護−−
さらに、図１０に示す回路に示すように、微小容量素子Ｃ１〜Ｃ１０のそれぞれに含まれるシールド電極による、微小容量素子の電極表面のシールド保護について説明する。
上記の回路の出力電圧の計算式から分かるように、基準電圧Vrefと入力電圧Vinの差と、キャパシタＣｉ／（Ｃｆ＋Ｃ１〜Ｃ１０）の容量値の比によって出力電圧Voutが決定される。一方、図１０に示す回路構成から分かるように、キャパシタＣｉの出力とキャパシタＣｆ（微小容量素子アレイＣ１〜Ｃ１０を含む）の入力の間は浮きノードとなっているので、演算増幅器３２の負入力も浮きノードとなっている。VinやVoutは、外部電圧または演算増幅器により電位が固定されているが、キャパシタＣｉの出力とキャパシタＣｆの入力の間は浮きノードは電源に対し浮いたノードであるため変動しやすい。この為、VinとVoutとVrefの関係は一定であることが望ましいのである。例えば、微小容量素子の電極表面のフリンジ容量を接地でシールドすることにより、接地の変動の影響で当該浮きノードの電位が変動し、瞬間的に当該浮きノードとVrefの間に電位差ができるよりも、フリンジ容量をVrefでシールドし、Vrefの変動と当該浮きノードの変動を合わせた方が、Voutへの影響を抑えることができるからである。
したがって、演算増幅器３２（反転増幅回路）の正負入力端子の間の電圧差がゼロに近くになる仮想短絡を利用して、当該浮きノードと微小容量素子アレイＣ１〜Ｃ１０の各入力側電極をフロートとし、それらをシールド金属（シールド電極）で覆いフロート容量をキャンセルするとともに、微小容量電極間のシールドとスリットを除く部分の電位をキャンセルすることとした。これにより、接地シールドではなく、Vrefシールドにより、微小容量素子を構成するにあたり、レイアウト上で対向する電極以外が見えなくする効果が得られる。微小容量の影響をノイズとして受けてしまうが、Vrefシールドとすることによりそのノイズ影響をキャンセルすることができ、ノイズに強い素子が得られる。このように、微小容量素子においてシールド電極のスリットを通した電極の対向面部分で微小容量を構成し、シールド電極で周囲を囲んでいるので、フリンジ容量などの余計な容量が見えづらくすると共に、スリット幅の規定だけで正確な微小容量を画定できる。
−−シールドの構造−−
ＨＤＬＣＤ駆動ドライバなどでは、多層構造のＬＳＩで構成される場合が多いので、以下にシールド電極の多層構造のレイアウト構成例を説明する。
図１０に示す回路のフィードバック容量微調整回路Ｆｃを含む蓄積キャパシタＣｉ、フィードバックキャパシタＣｆの容量アレイは全て１層で構成できる。
図１２はかかる図１０に示す回路の容量アレイ部分の部分平面図を示す。on/offスイッチＳＷ１〜ＳＷ１０のうちＳＷ９、ＳＷ１０と微小容量素子Ｃ１〜Ｃ１０のうちＣ９、Ｃ１０と蓄積キャパシタＣｉとフィードバックキャパシタＣｆとを示してあるが、各微小容量素子ではシールド電極３、４で画定されたスリットが第１及び第２金属電極１、２間に設けられている。シールド配線４ｂでon/offスイッチ、微小容量素子、蓄積キャパシタ、及びフィードバックキャパシタが囲まれそれぞれ同一の絶縁層上でシールドされている。
図１３はかかる図１２に示す回路のレイアウト部分の部分断面図を示す。これは、半導体装置のＳｉ基板Ｓｕｂを含め５層構造の場合を説明する。接地されるべき基板Ｓｕｂ上に、ポリシリコンパターン層Ｐｏｌｙを第１Ｖｒｅｆシールド層として、図１２に示す回路の容量アレイのレイアウト層１ＭＥＴと、第２Ｖｒｅｆシールド層２ＭＥＴと、信号配線層３ＭＥＴ（）と、をそれぞれ絶縁層５５を介して順に形成した場合の概略図である。
信号配線層３ＭＥＴから容量アレイレイアウト層１ＭＥＴに接続する部分のみ第２Ｖｒｅｆシールド層２ＭＥＴに穿孔導体（ビア）を開けて接続する。デコーダなどからの配線含む各制御信号は信号配線層３ＭＥＴで配線される。上記制御信号や、基板Ｓｕｂの電位変化の影響を受けないよう、互いに接続されている第２Ｖｒｅｆシールド層２ＭＥＴとポリシリコンパターン層Ｐｏｌｙ（第１Ｖｒｅｆシールド層）のVref電圧で容量アレイレイアウト層１ＭＥＴをシールドしている。このように、同一絶縁層上及でVref電圧シールドするだけでなく、隣接する絶縁層でもVref電圧で容量アレイレイアウト層１ＭＥＴをシールドするので、極めてノイズに強い微小容量素子レイアウト構造が達成できる。
−−ＨＤＬＣＤ駆動ドライバの構成例−−
図１０に示した演算増幅器３２と、フィードバックキャパシタＣｆと、フィードバック容量微調整回路Ｆｃなどから構成された反転増幅回路をＨＤＬＣＤ駆動ドライバに利用することができる。
図１４はかかるＨＤＬＣＤ駆動ドライバの回路図を示す。これは、図１０に示した反転増幅回路の蓄積キャパシタＣｉに代えて、Vref電圧でシールドされた容量ＤＡＣ（ＣＤＡＣ）として蓄積キャパシタが構成された以外、図１０に示した反転増幅回路と同様に構成されている。よって、図１０に示した参照符号と同一の構成要素以外の容量ＤＡＣを主に説明する。
容量ＤＡＣ（ＣＤＡＣ）は、図１４に示すように、入力蓄積用の例えば同一の容量値を有するキャパシタの並列からなるキャパシタ群３０４と、当該キャパシタのそれぞれへ直列接続された個別の入力電圧Ｖｉｎ（ＶＨ，ＶＬ）を供給するスイッチからなる切替スイッチ群３０１と、から構成される。所定のタイミング信号に応じて、切替スイッチ群３０１の入力側へ入力電圧Ｖｉｎ（ＶＨ，ＶＬ）が印加され、入力側の切替スイッチ３０１で高い又は低い電圧レベル（ＶＨ，ＶＬ）が図示しない制御回路からの制御信号に応じて選択され、選択電圧が対応するキャパシタ群３０４の一つキャパシタの入力側に出力され、このように、Ｄ／Ａ変換され階調電圧に表示信号を細分して、容量ＤＡＣのキャパシタ群３０４の合計出力が演算増幅器３２の負入力側へ、入力される。容量ＤＡＣからは、これに接続されるＶＨ／ＶＬの本数により、選択されたＶＨとＶＬのレベルの中間電圧を１６／３倍された電圧が出力される。
図１５は、入力側の切替スイッチを制御するデコーダなど制御部を含むデコーダ部４０１と、容量ＤＡＣ（ＣＤＡＣ）のアレイ部４０２と、上記のような演算増幅器を含むアンプ部４０３と、の線形に配置した回路レイアウト領域を有する７２０ｃｈドライバＤ７２０の概略平面図である。１チャンネル分のレイアウト領域を７２０チャンネル並列して構成して７２０チャンネルの出力可能な７２０ｃｈＨＤＬＣＤ駆動ドライバＤ７２０が得られる。
図１６は、垂直方向ゲートドライバ（合計1080チャンネル）と７２０ｃｈＨＤＬＣＤ駆動ドライバＤ７２０の８個をソースドライバ（合計、水平方向５７６０チャンネル1080チャンネル（1920 x RGB））として用いたLCDパネル構成を示す。LCDパネルでは、タイミングコントローラT-CONからゲート及びソースドライバへ画像データを転送し、ドライバにて画像データをチャンネルごと電圧レベルに変換し、LCDパネルへ出力する。

Claims (15)

  1. 絶縁層上に成膜されかつそれぞれが互いに対向して第１間隙を画定する対向面を有する第１及び第２金属電極と、前記絶縁層上に成膜されかつ外部電位に接続可能でありかつ前記第１間隙内において結合容量制限スリットを画定するシールド電極と、からなることを特徴とする微小容量素子。
  2. 前記絶縁層下に積層される第１シールド層と、前記第１及び第２金属電極と前記シールド電極を覆う第２絶縁層を介して積層される第２シールド層と、が設けられていることを特徴とする請求項１に記載の微小容量素子。
  3. 前記第１及び第２金属電極の対向面は、前記第１及び前記第２金属電極の少なくとも一方はその伸長方向に垂直方向の断面より広くかつ前記伸長方向に垂直方向に拡大されていることを特徴とする請求項１又は２に記載の微小容量素子。
  4. 前記第１及び第２金属電極の対向面端が曲がっていることを特徴とする請求項１又は２に記載の微小容量素子。
  5. 前記絶縁層上に少なくとも２つが並設された前記微小容量素子における１つの前記シールド電極が、隣接する前記微小容量素子に共有されていることを特徴とする請求項１乃至４のいずれか１に記載の微小容量素子。
  6. 演算増幅器と微小容量素子を含む半導体装置であって、
    前記微小容量素子は、絶縁層上に成膜されかつそれぞれが互いに対向して第１間隙を画定する対向面を有する第１及び第２金属電極と、前記絶縁層上に成膜されかつ外部電位に接続可能でありかつ前記第１間隙内において結合容量制限スリットを画定するシールド電極と、からなり、
    前記演算増幅器は、仮想短絡を有する正負入力端子を備え、前記正負入力端子の一方へ入力される基準電圧が前記シールド電極へ印加されていることを特徴とする半導体装置。
  7. 前記絶縁層下に積層されかつ前記基準電圧が印加されている第１シールド層と、前記第１及び第２金属電極と前記シールド電極を覆う第２絶縁層を介して積層されかつ前記基準電圧が印加されている第２シールド層と、が設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１及び第２金属電極の対向面は、前記第１及び前記第２金属電極の少なくとも一方はその伸長方向に垂直方向の断面より広くかつ前記伸長方向に垂直方向に拡大されていることを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記演算増幅器の出力端子から前記正負入力端子の他方へ接続されたフィードバックキャパシタと、前記フィードバックキャパシタに並列接続された前記微小容量素子の複数と、前記微小容量素子の複数のそれぞれのオン又はオフ状態を制御するスイッチとを備えていることを特徴とする請求項６乃至８のいずれか１に記載の半導体装置。
  10. 容量素子のアレイを用いた容量ＤＡＣと演算増幅器と微小容量素子を含む液晶ディスプレイ駆動装置であって、
    前記微小容量素子は、絶縁層上に成膜されかつそれぞれが互いに対向して第１間隙を画定する対向面を有する第１及び第２金属電極と、前記絶縁層上に成膜されかつ外部電位に接続可能でありかつ前記第１間隙内において結合容量制限スリットを画定するシールド電極と、からなり、
    前記演算増幅器は、仮想短絡を有する正負入力端子を備え、前記正負入力端子の一方へ入力される基準電圧が前記シールド電極へ印加されていること、
    前記演算増幅器の出力端子から前記正負入力端子の他方へ接続されたフィードバックキャパシタと、前記フィードバックキャパシタに並列接続された前記微小容量素子の複数と、前記微小容量素子の複数のそれぞれのオン又はオフ状態を制御するスイッチとを備えていること、
    前記容量ＤＡＣの出力が前記演算増幅器の前記正負入力端子の他方へ入力されるように接続されていること、並びに、
    前記絶縁層下に積層され前記基準電圧が印加されている第１シールド層と、前記第１及び第２金属電極と前記シールド電極を覆う第２絶縁層を介して積層され前記基準電圧が印加されている第２シールド層と、が設けられていることを特徴とする液晶ディスプレイ駆動装置。
  11. 絶縁層上に、互いに離間しかつ対向して形成され、両者間で容量を生成する第１の電極及び第２の電極と、
    電源から延在して、前記第１の電極と前記第２の電極との間の前記絶縁層上で互いに離間しかつ対向して形成された少なくとも一対のシールド電極と、を有することを特徴とする静電容量素子。
  12. 前記第２の電極と対向する前記第１の電極の先端には、前記第１の電極と電気的に接続されて前記第１の電極の伸長方向と垂直方向に伸びる第１の対向部が形成されていることを特徴とする請求項１１に記載の静電容量素子。
  13. 前記第１の電極の前記第１の対向部と対向する前記第２の電極の先端には、前記第２の電極と電気的に接続されて前記第２の電極の伸長方向と垂直方向に伸びる第２の対向部が形成されていることを特徴とする請求項１２に記載の静電容量素子。
  14. 請求項１１乃至請求項１３のいずれか１に記載の静電容量素子の出力静電容量値の調整方法であって、
    前記第１の電極と前記第２の電極との間で静電容量結合が行われ、
    離間して形成された前記一対のシールド電極の間の距離を調整することによって前記第１の電極と前記第２の電極との間の容量値を調整することを特徴とする出力静電容量値の調整方法。
  15. 第１の静電容量素子並びに前記第１の静電容量素子に接続され且つ請求項１４に記載の調整方法を用いて静電容量値の調整を行った後の第２の静電容量素子を用いた出力静電容量値の調整方法であって、
    前記第１の静電容量素子によって出力される静電容量の値を検知した後に、前記第２の静電容量素子を用いて所望の値となるように第１の静電容量素子並びに前記第２の静電容量素子の全体の出力静電容量の値を調整することを特徴とする出力静電容量値の調整方法。
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