JP4327109B2 - 容量素子 - Google Patents

容量素子 Download PDF

Info

Publication number
JP4327109B2
JP4327109B2 JP2005046904A JP2005046904A JP4327109B2 JP 4327109 B2 JP4327109 B2 JP 4327109B2 JP 2005046904 A JP2005046904 A JP 2005046904A JP 2005046904 A JP2005046904 A JP 2005046904A JP 4327109 B2 JP4327109 B2 JP 4327109B2
Authority
JP
Japan
Prior art keywords
metal conductor
metal
conductor
wiring
capacitive element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005046904A
Other languages
English (en)
Other versions
JP2006237127A (ja
Inventor
秀紀 野中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2005046904A priority Critical patent/JP4327109B2/ja
Publication of JP2006237127A publication Critical patent/JP2006237127A/ja
Application granted granted Critical
Publication of JP4327109B2 publication Critical patent/JP4327109B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Description

本発明は容量素子に関し、特に非常に小さい容量値を有する容量素子に関する。
半導体集積回路上に形成する容量素子として、下層電極7/絶縁膜8/上層電極9の積層構造からなるMIM構造の容量素子(図5、特許文献1)や、半導体層/絶縁膜/上層電極の積層構造からなるMIS構造の容量素子が広く用いられている。これらの容量素子は、小面積で大きな容量値を有する容量素子の構造として適している。
一方、絶縁膜上に2つの櫛形導体10、11が互いに組み合うように配置したインターディジタルキャパシタは、小さな容量値の容量素子を精度良く、簡単に製作することができる(図6、特許文献2)。
特開平5−235263号公報 特開平7−283075号公報
容量値の小さい容量素子を形成する方法として従来提案されているインターディジタルキャパシタは、櫛形導体が互いに組み合うように配置されているため、数pF程度の容量素子を精度良く、簡単に製作するには適しているが、さらに容量値の小さい数〜数十fF程度の容量素子を形成することには適していなかった。本発明は、従来よりも容量値の小さい容量素子を提供することを目的とする。
上記目的を達成するため、本願請求項1に係る発明は、半導体基板上に積層形成された絶縁体膜上に、第1の金属配線に接続する第1の金属導体と、第2の金属配線に接続する第2の金属導体とが、それぞれの先端を対向させ、かつ前記第1の金属導体と前記第2の金属配線との間の結合容量及び前記第2の金属導体と前記第1の金属配線との間の結合容量が、前記第1の金属導体と前記第2の金属導体との間の結合容量より十分小さくなるように、前記第1の金属導体及び前記第2の金属導体の対向する先端を、前記第1の金属配線及び前記第2の金属配線から離間して配置し、前記第1の金属導体及び前記第2の金属導体の対向する先端が、該第1の金属導体及び前記第2の金属導体の延出方向に垂直方向の幅より広いことを特徴とするものである。
本発明は、第1の金属導体と第2の金属導体の先端部を対向させ、その結合容量により容量素子を形成するため、非常に小さい容量値の容量素子を形成することができる。またその先端部を、第1及び第2の金属導体とそれぞれ接続する第1の金属配線及び第2の金属配線から十分に離間して配置するため、第1及び第2の金属配線が容量素子の容量値に影響を与えることはなく、精度良い容量素子を提供することができる。
また通常の半導体装置の製造工程により形成される第1及び第2の金属導体の幅や離間距離は、ばらつき無く設計通りとすることができるため、容量値がばらつくことはない。
さらに、第1の金属導体及び第2の金属導体の幅の広い先端部を対向させる構造の容量素子とすることで、形成可能な容量値の範囲が広がり好適である。
以下、本発明について詳細に説明する。図1は本発明の容量素子の説明図で、図1(a)は平面図、図1(b)は図1(a)のA−A’面における断面図を示している。図1に示すように、本発明の容量素子は、半導体基板1上の絶縁体膜2上に形成されるのが一般的であり、第1の金属導体3の先端3aと、第2の金属導体4の先端4aが対向するように配置している。第1の金属導体3の他端は、第1の金属配線5に接続し、第2の金属導体4の他端は、第2の金属配線6に接続している。
ここで、第1の金属導体3と第2の金属配線6との間の結合容量と、第2の金属導体4と第1の金属配線5との間の結合容量が、第1の金属導体3と第2の金属導体4との間の結合容量より十分小さくなるように、第1の金属導体3及び第2の金属導体4の対向する先端3a、4aを、第1の金属配線5及び第2の金属配線6から十分に離間して配置している。
このように配置することにより、第1の金属導体3と第2の金属導体4との間の結合容量からなる容量素子を形成することができる。また、第1の金属導体3の先端、第2の金属導体4の先端は、図2に示すように幅の広い先端3b、4bとすることができる。以下、具体的に説明する。
半絶縁性GaAs(誘電率12.9)からなる半導体基板1上に積層形成された厚さ0.67μmの窒化膜(誘電率6.75)からなる絶縁体膜2上に、容量素子を形成する。厚さ3.4μm、幅3μmの金(Au)からなる第1の金属導体3、第2の金属導体4、第1の金属配線5、第2の金属配線6を配置する。第1の金属導体3と第2の金属導体4との間の間隔は5μmとする。第1の金属導体3と第2の金属配線6との間の結合容量と、第2の金属導体4と第1の金属配線5との間の結合容量が、第1の金属導体3と第2の金属導体4との間の結合容量より十分小さくなるように、第1の金属導体3及び第2の金属導体4の対向する先端(3a、4a)を、第1の金属配線5及び第2の金属配線6から十分に離間して配置する必要がある。この離間寸法は、次のようにして決定する。
説明を簡単にするため、図3(a)に第1の金属導体3の延出寸法(L1)を変化させたとき、第1の金属導体3と第2の金属導体4と結合容量(C1)、第2の金属導体4と第1の金属配線5の結合容量(C2)がどのように変化するかについて説明する。なお、第1の金属導体3と第2の金属配線6の結合容量は無視できるほど小さいものと仮定するため、第2の金属導体4の長さは300μm以上とし、当然ながら、第1の金属配線5と第2の金属配線6の結合容量も無視できるほど小さいものと仮定する。
図3(b)は、第1の金属導体3の延出寸法(L1)を変化させたとき、第1の金属導体3と第2の金属導体4の結合容量(C1)と第2の金属導体4と第1の金属配線5の結合容量(C2)の和(C1+C2)、第2の金属導体4と第1の金属配線5の結合容量(C2)、その比率(C2/(C1+C2))を示している。第2の金属導体4と第1の金属配線5の結合容量(C2)は、第1の金属導体3が形成されていない場合の結合容量を示している。
図3(b)に示すように、延出寸法L1が長くなるに従い、第2の金属導体4と第1の金属配線5の結合容量(C2)が急激に減少していく。一方、第2の金属導体4と第1の金属導体3及び第1の金属配線5の結合容量(C1+C2)は、ほぼ一定となる。これらの結果から、上記条件では、延出寸法L1を200μm以上とすることで、4fF程度の非常に小さい容量値の容量素子を形成することができることがわかる。
上記説明で省略した第1の金属導体3と第2の金属配線6の間の結合容量についても同様に説明できることは言うまでもない。また、金属導体の幅や離間寸法を変えれば、結合容量が変化させることができ、数fF程度の非常に容量値の小さい容量素子を形成することができる。
図4は、本発明の第2の実施例である。上記実施例1で説明した条件で、第1の金属導体3と第2の金属導体4それぞれの延出寸法L1、L2を300μmとし、それぞれの先端3b、4bの幅L3、L4のみを50μmとした場合、8.5fFの容量素子を得ることができた。寸法L3、L4及び離間寸法を変えることで、数〜数十fF程度の容量素子を形成することができる。
本発明の容量素子を説明する図である。 本発明の別の容量素子を説明する図である。 本発明の容量素子の第1の実施例を説明する図である。 本発明の容量素子の第2の実施例を説明する図である。 従来の容量素子を説明する図である。 従来の別の容量素子を説明する図である。
符号の説明
1;半導体基板、2;絶縁体膜、3;第1の金属導体、4;第2の金属導体、
5;第1の金属配線、6;第2の金属配線、7;下層電極、8;絶縁膜、
9;上層電極、10、11;櫛形導体

Claims (1)

  1. 半導体基板上に積層形成された絶縁体膜上に、第1の金属配線に接続する第1の金属導体と、第2の金属配線に接続する第2の金属導体とが、それぞれの先端を対向させ、かつ前記第1の金属導体と前記第2の金属配線との間の結合容量及び前記第2の金属導体と前記第1の金属配線との間の結合容量が、前記第1の金属導体と前記第2の金属導体との間の結合容量より十分小さくなるように、前記第1の金属導体及び前記第2の金属導体の対向する先端を、前記第1の金属配線及び前記第2の金属配線から離間して配置し、前記第1の金属導体及び前記第2の金属導体の対向する先端が、該第1の金属導体及び前記第2の金属導体の延出方向に垂直方向の幅より広いことを特徴とする容量素子。
JP2005046904A 2005-02-23 2005-02-23 容量素子 Expired - Fee Related JP4327109B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005046904A JP4327109B2 (ja) 2005-02-23 2005-02-23 容量素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005046904A JP4327109B2 (ja) 2005-02-23 2005-02-23 容量素子

Publications (2)

Publication Number Publication Date
JP2006237127A JP2006237127A (ja) 2006-09-07
JP4327109B2 true JP4327109B2 (ja) 2009-09-09

Family

ID=37044475

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005046904A Expired - Fee Related JP4327109B2 (ja) 2005-02-23 2005-02-23 容量素子

Country Status (1)

Country Link
JP (1) JP4327109B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5491160B2 (ja) * 2009-12-22 2014-05-14 ラピスセミコンダクタ株式会社 微小容量素子及びこれを用いた半導体装置
JP5726609B2 (ja) * 2011-04-15 2015-06-03 富士通セミコンダクター株式会社 容量素子および半導体装置

Also Published As

Publication number Publication date
JP2006237127A (ja) 2006-09-07

Similar Documents

Publication Publication Date Title
US8207569B2 (en) Intertwined finger capacitors
US9041155B2 (en) Semiconductor structure
US9064927B2 (en) Semiconductor device
EP3076450A1 (en) Thin film capacitor
US7312684B2 (en) Semiconductor device
CN102180436A (zh) 半导体器件及其制造方法
KR20010039886A (ko) 반도체 장치
CN110959188A (zh) 电容器
US20210383972A1 (en) Integration scheme for breakdown voltage enhancement of a piezoelectric metal-insulator-metal device
JP4327109B2 (ja) 容量素子
JPH04245665A (ja) 半導体集積回路構造
US9725300B2 (en) Capacitive MEMS-sensor element having bond pads for the electrical contacting of the measuring capacitor electrodes
WO2011158708A1 (ja) 可変容量装置
JP2010135453A (ja) 半導体装置、半導体装置の製造方法
JP5096461B2 (ja) スタンドオフをもつ高精密キャパシター
CN113557578B (zh) 电气元件
WO2011058826A1 (ja) 可変容量装置
JP2006196811A (ja) コンデンサおよびそれを用いた複合部品
US20170217764A1 (en) Cmos-mems resonant transducer and method for fabricating the same
WO2011118090A1 (ja) 力学量センサ及びその製造方法
JP5505340B2 (ja) 力学量センサ及びその製造方法
JP2006245188A (ja) 複合コンデンサ
JP2005072233A (ja) 半導体装置
JP7042967B2 (ja) 半導体装置
US10629523B2 (en) Via-based vertical capacitor and resistor structures

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071022

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090206

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090303

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090313

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090526

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090610

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120619

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120619

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150619

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees