KR20010039886A - 반도체 장치 - Google Patents

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KR20010039886A
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

전력 손실이 작을 뿐만 아니라 대면적을 필요로 하지 않은 캐패시터를 얻는다.
라인 앤드 스페이스 구조의 배선으로는 금속 배선을 사용하고, 인접하는 금속 배선 사이에 생기는 용량을 이용함으로써, 기생 저항이 작고 소면적인 캐패시터를 얻는다. x 방향으로 연장되어 있고 Al 혹은 Cu 등의 금속으로 이루어지는 배선 (3)은 y 방향에 소정 간격으로 복수 배열되어 라인 앤드 스페이스 구조(4)를 구성하고 있다. 라인 앤드 스페이스 구조는 실리콘 기판(1) 상에 형성되어 있다. 또한, 실리콘 기판(1) 상에는 실리콘 산화막 등으로 이루어지는 절연막(2)이 형성되고 있으며 인접하는 배선(3) 사이는 절연막(2)에 의해서 서로 전기적으로 절연되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 특히 캐패시터를 포함하는 반도체 장치의 구조에 관한 것이다.
도 39는 LSI에 이용되는 종래의 캐패시터의 구조를 나타내는 단면도이다. 반도체 기판(101) 상에 절연막(120)이 형성되어 있으며, 절연막(103)과, 상기 절연막(103)을 사이에 두고 쌍을 이루는 폴리실리콘막(102, 104)으로 이루어지는 캐패시터가 절연막(120) 상에 형성되어 있다. 캐패시터 상에는 층간 절연막(105)이 형성되어 있으며, 층간 절연막(105) 상에는 금속 배선(106, 107)이 선택적으로 형성되어 있다. 금속 배선(106, 107)은 층간 절연막(105) 내에 형성된 관통 구멍(108, 109)을 통하여 폴리실리콘막(102, 104)에 각각 전기적으로 접속되어 있다.
또한, 도 40은 종래의 캐패시터의 다른 구조를 나타내는 단면도이다. 층간 절연막(112)과, 상기 층간 절연막(112)을 사이에 두고 대향하는 금속 배선(110, 111)으로 이루어지는 캐패시터가 절연막(120) 상에 형성되어 있다.
그러나, 도 39에 도시한 종래의 캐패시터에서는 폴리실리콘막(102, 104)의 기생 저항이 크며, 그 등가 회로는 도 41에 도시한 것이다. 그리고, 기생 저항 R101, R102에 의한 전력 손실이 크기 때문에 아날로그 회로에는 사용할 수 없다고 하는 문제가 있었다.
한편, 도 40에 도시한 캐패시터에 의하면, 금속 배선(110, 111)을 사용하고 있기 때문에 기생 저항이 작으며 전력 손실이 작은 캐패시터를 얻을 수 있다. 그러나, 층간 절연막(112)의 막 두께가 두껍기 때문에(디자인 룰이 0.2㎛인 디바이스인 경우에 1㎛ 정도) 용량이 큰 캐패시터를 얻기 위해서는 대면적이 필요해진다는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 전력 손실이 작을 뿐만 아니라 대면적을 필요로 하지 않는 캐패시터를 얻는 것을 목적으로 하는 것이다.
본 발명의 청구항 1에 따른 반도체 장치는, 주요면을 포함하는 기초층(下地層)과 기초층의 주요면 상에 형성된 캐패시터를 포함하는데 캐패시터는 주요면의 제1 방향으로 연장되는 복수의 금속 배선이 절연막에 의해서 서로 전기적으로 절연되면서, 제1 방향에 수직인 주요면의 제2 방향에 소정 간격으로 배열되는 라인 앤드 스페이스 구조를 포함하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 라인 앤드 스페이스 구조는 한쪽 전극으로서 기능하는 제1 배선과 다른쪽 전극으로서 기능하는 제2 배선을 포함하고 제1 배선과 제2 배선과는 교대로 반복되어 배치되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 캐패시터는 라인 앤드 스페이스 구조에 대하여 주요면에 수직인 제3 방향으로 배열되며, 또한 소정의 층간 절연막을 통하여 배치된 것으로 주요면에 평행한 평면 전극을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 캐패시터는 라인 앤드 스페이스 구조를 3개 이상 가지고 있으며, 3개 이상의 라인 앤드 스페이스 구조는 다른 라인 앤드 스페이스 구조에 속하는 제1 배선과 제2 배선이 주요면에 수직인 제3 방향으로도 교대로 배열하도록 층간 절연막을 통하여 층형으로 배치되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 캐패시터는 라인 앤드 스페이스 구조에 대하여 제3 방향으로 배열되며 또한 소정의 층간 절연막을 통하여 배치되며 주요면에 평행한 평면 전극을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 캐패시터는 라인 앤드 스페이스 구조를 복수개 포함하고 있으며, 복수의 라인 앤드 스페이스 구조는 다른 라인 앤드 스페이스 구조에 속하는 제1 배선끼리 및 제2 배선들이 주요면에 수직인 제3 방향으로 각각 배열하도록 층간 절연막을 통하여 층형으로 배치되어 있으며, 제3 방향으로 배열하는 제1 배선끼리 및 제2 배선들은 층간 절연막 내에 형성되며, 내부가 도체로 충전된 관통 구멍을 통해 각각 서로 전기적으로 접속되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 캐패시터는 라인 앤드 스페이스 구조에 대하여 제3 방향으로 배열되며 또한 소정의 층간 절연막을 통하여 배치되며 주요면에 평행한 평면 전극을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 캐패시터는 평면 전극을 복수개 포함하고 있으며 복수의 평면 전극은 라인 앤드 스페이스 구조에 대하여 제3 방향으로 배열되며 라인 앤드 스페이스 구조의 양측에 배치되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 캐패시터는 소정의 층간 절연막 내에 형성되며, 제1 배선과 평면 전극을 전기적으로 접속하고 내부는 도체로 충전된 관통 구멍을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서 캐패시터는 소정의 층간 절연막 내에 형성되며, 제1 배선과 평면 전극을 전기적으로 접속하고 내부는가 도체로 충전된 제1 관통 구멍과, 라인 앤드 스페이스 구조에 대하여 평면 전극과 동일 측에서 제3 방향으로 배열되며 또한 평면 전극보다도 외측에 있고 다른 층간 절연막을 통하여 배치된 다른 평면 전극과, 다른 층간 절연막 내에 형성되며 제2 배선과 다른 평면 전극을 전기적으로 접속하고 내부는 도체로서 충전된 제2 관통 구멍을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 캐패시터는 라인 앤드 스페이스 구조 상에 형성된 층간 절연막과, 층간 절연막과 라인 앤드 스페이스 구조가 접촉되는 부분에 형성되며 실리콘 산화막보다도 유전률이 높은 고유전체막을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 절연막은 실리콘 산화막보다도 유전률이 높은 고유전체막인 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 반도체 장치는 소요(所要)의 배선이 형성된 배선부와 캐패시터가 형성된 캐패시터부를 포함하고, 고유전체막은 캐패시터부에만 설치되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 반도체 장치는 소요의 배선이 형성된 배선부와 캐패시터가 형성된 캐패시터부를 포함하고, 배선부에서의 절연막은 저유전률화를 위한 불순물이 도입된 실리콘 산화막인 것을 특징으로 하는 것이다.
또한, 본 발명에 따른 반도체 장치에 있어서, 라인 앤드 스페이스 구조의 라인폭 및 스페이스폭은 모두 0.2㎛ 이하인 것을 특징으로 하는 것이다.
도 1은 본 발명의 실시예 1에 따른 캐패시터의 구조를 나타내는 사시도.
도 2는 반도체 장치의 구성을 나타내는 상면도.
도 3은 도 1에 도시한 구조로부터 서로 인접하는 한쌍의 배선만을 추출하여 x 방향에서 바라 본 모식도.
도 4는 라인 앤드 스페이스 구조를 모식적으로 나타내는 사시도.
도 5는 한쌍의 평면 전극을 모식적으로 나타내는 사시도.
도 6은 디자인 룰에 대한 용량 C1, C2를 플롯한 그래프.
도 7은 도 1에 도시한 구조로부터 연속하는 4개의 배선을 추출하여 x방향에서 바라 본 모식도.
도 8은 본 발명의 실시예 2에 따른 캐패시터의 구성을 나타내는 모식도.
도 9는 본 발명의 실시예 3에 따른 캐패시터의 구성을 나타내는 모식도.
도 10은 관통 구멍을 z 방향에서 바라 본 모식도.
도 11은 관통 구멍을 z 방향에서 바라 본 모식도.
도 12는 본 발명의 실시예 4에 따른 캐패시터의 구성을 나타내는 모식도.
도 13은 본 실시예 4에 따른 캐패시터의 효과를 설명하기 위한 모식도.
도 14는 본 실시예 4에 따른 캐패시터의 효과를 설명하기 위한 모식도.
도 15는 본 발명의 실시예 4에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 16은 본 발명의 실시예 4에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 17은 본 발명의 실시예 4에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 18은 본 발명의 실시예 4에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 19는 본 발명의 실시예 4에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 20은 본 발명의 실시예 5에 따른 캐패시터의 구성을 나타내는 모식도.
도 21은 본 발명의 실시예 5에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 22는 본 발명의 실시예 5에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 23은 본 발명의 실시예 5에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 24는 본 발명의 실시예 5에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 25는 본 발명의 실시예 5에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 26은 본 발명의 실시예 5에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 27은 본 발명의 실시예 5에 따른 캐패시터의 다른 구조를 나타내는 모식도.
도 28은 본 발명의 실시예 6에 따른 캐패시터의 구성을 나타내는 모식도.
도 29는 본 발명의 실시예 7에 따른 캐패시터의 구성을 나타내는 단면도.
도 30은 본 발명의 실시예 7에 따른 캐패시터의 다른 구성을 나타내는 단면도.
도 31은 배선을 z 방향에서 바라 본 모식도.
도 32는 배선부에서의 단면 구조를 나타내는 단면도.
도 33은 본 발명의 실시예 8의 제1 변형예에 따른 캐패시터의 구성을 나타내는 단면도.
도 34는 본 발명의 실시예 8의 제1 변형예에 따른 캐패시터의 구성을 나타내는 단면도.
도 35는 본 발명의 실시예 8의 제2 변형예에 따른 캐패시터의 구성을 나타내는 단면도.
도 36은 주지의 공진 회로를 나타내는 회로도.
도 37은 주지의 고역 통과 필터 회로를 나타내는 회로도.
도 38은 주지의 저역 통과 필터 회로를 나타내는 회로도.
도 39는 종래의 캐패시터의 구조를 나타내는 단면도.
도 40은 종래의 캐패시터의 다른 구조를 나타내는 단면도.
도 41은 도 39에 도시한 캐패시터의 등가 회로를 나타내는 회로도.
＜도면의 주요 부분에 대한 부호의 설명＞
2 : 절연막
2a, 2a1, 2a2 : 고유전체막
2b, 2bb : 실리콘 산화막
3, 3a, 3b : 배선
4, 4a ∼ 4c : 라인 앤드 스페이스 구조
5 : 용량
6, 9, 10 : 관통 구멍
7a, 7b : 평면 전극
8 : 신호선
11 : 배선부
12 : 캐패시터부
반도체 장치에서는 소정 방향으로 연장되는 배선이 일정 간격으로 복수 배열되어 형성된 라인 앤드 스페이스 구조가 종종 채용된다. 반도체 제조 기술이 진보됨에 따라 배선의 폭(라인 폭) 및 인접하는 배선끼리의 간격(스페이스 폭)은 작아지고 있지만, 배선의 두께는 그다지 얇아지지 않고 있다. 그 때문에, 인접하는 배선들 사이에 발생하는 용량은 비교적 큰 것이지만 지금까지 그다지 적극적으로 이용되지 못하였다.
본 발명은 라인 앤드 스페이스 구조의 배선으로 금속 배선을 사용하고 인접하는 금속 배선들 사이에 발생하는 용량을 이용함으로써, 기생 저항이 작으며 또한 소면적인 캐패시터를 얻는 것이다. 이하, 본 발명의 실시예에 대하여 구체적으로 설명한다.
＜실시예 1＞
도 1은 본 발명의 실시예 1에 따른 캐패시터의 구조를 나타내는 사시도이다. 반도체 장치는 도 2의 상면도에 도시한 바와 같이, 소요의 배선이 형성된 배선부 (11)와, 캐패시터가 형성된 캐패시터부(12)를 구비하고 있으며 도 1에 도시하는 캐패시터는 반도체 장치의 캐패시터부(12)에 형성되어 있다.
도 1을 참조하면, 도면 중의 x 방향으로 연장되고 Al이나 Cu 등의 금속으로 이루어지는 배선(3)이 도면 중 y 방향에 소정 간격으로 복수 배열됨으로써 라인 앤드 스페이스 구조(4)를 구성하고 있다. 라인 앤드 스페이스 구조(4)는 실리콘 기판(1) 상에 형성되어 있다. 또한, 실리콘 기판(1) 상에는 실리콘 산화막 등으로 이루어지는 절연막(2)이 형성되고 있으며 인접하는 배선(3)들은 절연막(2)에 의해서 서로 전기적으로 절연되어 있다.
도 3은 도 1에 도시한 구조로부터 서로 인접하는 한쌍의 배선(3)만을 추출하여 x 방향에서 바라 본 모식도이다. 배선(3)의 폭 L 및 배선(3)들 사이의 간격 S는 라인 앤드 스페이스 구조를 형성할 때의 반도체 제조 기술(특히 노광 기술)의 성능에 의해서 지배되며, 예를 들면 0.2㎛이다. 또한, 배선(3)의 두께 T는 약 0.5㎛이다. 도 3에서 한쪽 배선(3)에 고전위 V1을 인가하고 다른쪽 배선(3)에 저전위 V2를 인가함으로써 양 배선간에 용량(5)을 형성할 수 있다.
이하, 라인 앤드 스페이스 구조를 이용하여 캐패시터를 구성하는 경우와, 한쌍의 평면 전극에 의해서 캐패시터를 구성하는 경우에서 용량의 대소를 비교한다. 도 4는 라인 앤드 스페이스 구조를 모식적으로 나타내는 사시도이며, 도 5는 한쌍의 평면 전극을 모식적으로 나타내는 사시도이다. 도 4 및 도 5에서 단위 정방형 (A×A)당 용량을 구한다.
우선, 라인 앤드 스페이스 구조를 이용한 경우의 용량 C1은,
가 된다. 여기서, 절연막이 산화막인 경우에는 K0=3.9,ε0=8.86×10-14F/㎝이다.
한편, 한쌍의 평면 전극을 이용한 경우의 용량 C2는,
가 되며, 도 4 및 도 5에서 D=5L=5S라고 가정하면 용량 C2는,
가 된다.
이들의 식에서, T=0.5㎛, A=100㎛로 하고, 디자인 룰(L 및 S와 같음)을 0.1 ∼1㎛의 범위에서 변동시키고 각 디자인 룰에 대한 용량 C1, C2를 플롯한 것이 도 6이다. 디자인 룰이 1㎛의 경우에는 용량 C1, C2는 거의 같지만, 0.2㎛ 이하가 되면 용량 C1은 용량 C2에 대하여 거의 1자릿수 커지는 것을 알 수 있다. 즉, 라인 앤드 스페이스 구조를 이용하여 캐패시터를 구성할 경우, 디자인 룰을 작게 할수록 평면 전극에 의해서 캐패시터를 구성하는 경우보다도 대용량을 얻을 수 있다.
도 7은 도 1에 도시한 구조로부터 연속하는 4개의 배선(3)을 추출하여, x 방향에서 바라 본 모식도이다. 도 7에 도시한 바와 같이, 캐패시터의 한쪽 전극으로서 기능하고 고전위 V1을 인가하는 배선(3a)과, 다른쪽 전극으로서 기능하고, 저전위 V2를 인가하는 배선(3b)을 교대로 반복하여 배치함으로써 대용량의 캐패시터를 간단하게 얻을 수 있다.
이와 같이 본 실시예 1에 따른 캐패시터에 따르면, 라인 앤드 스페이스 구조의 배선으로 저저항의 금속 배선을 사용하고, 인접하는 금속 배선들 사이에 생기는 용량을 이용하여 캐패시터를 구성하였기 때문에 기생 저항이나 전력 손실이 작을 뿐만 아니라 소면적·대용량의 캐패시터를 얻을 수 있다.
또한, 라인 앤드 스페이스 구조는 노광 기술이나 에칭 기술 등의 주지된 반도체 제조 기술에 의해서 용이하게 형성할 수 있기 때문에 캐패시터를 형성하기 위한 특별한 공정을 새롭게 추가할 필요가 없고 비용의 상승을 초래하지도 않는다.
＜실시예 2＞
도 8은 본 발명의 실시예 2에 따른 캐패시터의 구성을 나타내는 모식도이다. 본 실시예 2에 따른 캐패시터는 상기 실시예 1에 따른 캐패시터를 기초로 해서 도 7에 도시한 라인 앤드 스페이스 구조(4)와 동일 구성의 라인 앤드 스페이스 구조 (4a∼4c)를 다른 라인 앤드 스페이스 구조에 속하는 배선 3a과 배선3b가 도면 중 z 방향에서도 교대로 배열하도록 절연막(2)을 통하여 3층으로 배치된 것이다.
또, 도 8에는 3층의 라인 앤드 스페이스 구조(4a∼4c)를 나타냈지만, 4층 이상으로 배치해도 된다.
또한, 최하층의 라인 앤드 스페이스 구조에 속하는 각 배선(3)은 반도체 기판(1) 상에 형성된 폴리실리콘으로 이루어지는 게이트 전극으로서 얻어도 된다. 다른 층의 라인 앤드 스페이스 구조에 속하는 배선(3)을 금속으로 구성함으로써, 저저항화를 도모할 수 있기 때문이다. 단지, 이 경우에는 게이트 전극의 표면을 실리사이드화하거나 혹은 게이트 전극 상에 금속층을 중첩하여 형성하면 된다. 이에 따라, 게이트 전극 자체의 저저항화를 도모할 수 있다. 이상은 후술하는 실시예 3∼6에 대해서도 마찬가지이다.
이와 같이 본 실시예 2에 따른 캐패시터에 따르면, 각 배선(3a, 3b)은 상하좌우에 인접하는 4개의 배선(3b, 3a)들 사이에 용량을 형성하기 때문에 한층 더 대용량화를 도모할 수 있다. 예를 들면, 상기 실시예 1에 따른 캐패시터와 비교하면 거의 2배의 용량을 얻을 수 있다.
또한, 중단의 라인 앤드 스페이스 구조(4b)에 속하는 배선(3)은 상하좌우가 다른 배선(3)에 의해서 둘러싸여 있기 때문에 외부로부터의 나쁜 영향은 잘 받지 않으므로 외부로부터의 영향에 대해 강한 캐패시터를 얻을 수 있다.
＜실시예 3＞
도 9는 본 발명의 실시예 3에 따른 캐패시터의 구성을 나타내는 모식도이다. 본 실시예 3에 따른 캐패시터는 상기 실시예 1에 따른 캐패시터를 기초로 하여, 도 7에 도시한 라인 앤드 스페이스 구조(4)와 동일 구성의 라인 앤드 스페이스 구조 (4a, 4b)를 다른 라인 앤드 스페이스 구조에 속하는 배선(3a)들 및 배선(3b)들이 z 방향으로 각각 배열되도록 절연막(2)을 통하여 2층에 배치한 것이다. 그리고, z 방향으로 배열되는 배선(3a)들 및 배선(3b)들이 절연막(2) 내에 형성되며 내부가 W 등의 금속으로써 충전된 관통 구멍(6)을 통하여 각각 서로 전기적으로 접속되어 있다. 또, 도 9에는 2층의 라인 앤드 스페이스 구조(4a, 4b)를 나타냈지만 3층 이상으로 배치해도 된다.
도 10 및 도 11은 관통 구멍(6)을 z 방향에서 바라 본 모식도이다. 관통 구멍(6)은 구멍형상의 관통 구멍을 복수 열거하여 형성되어도 되며(도 10) 혹은 배선 (3a, 3b)과 평면적으로 중첩하도록 띠형상으로 형성해도 된다(도 11).
이와 같이 본 실시예 3에 따른 캐패시터에 따르면, 도 9에 도시한 바와 같이 서로 인접하는 관통 구멍(6)들 사이에도 용량이 형성되기 때문에, 한층 더 대용량화를 도모할 수 있다. 또, 이 효과는 도 11에 도시한 바와 같이 관통 구멍(6)을 띠형상으로 형성함으로써 한층 커진다.
＜실시예 4＞
도 12는 본 발명의 실시예 4에 따른 캐패시터의 구성을 나타내는 모식도이다. 본 실시예 4에 따른 캐패시터는 도 7에 도시한 상기 실시예 1에 따른 캐패시터를 기초로 하여 저전위 V2가 인가되며 x 방향 및 y 방향에 따라 규정되는 평면에 평행한 평면 전극(7b)을 라인 앤드 스페이스 구조(4)에 대하여 z 방향으로 배열되도록 절연막(2)을 통하여 상하로 배치한 것이다. 평면 전극(7b)는 도 2에 도시한 캐패시터부(12)에만 형성되며 금속 혹은 폴리실리콘 물질로서 구성된다.
이와 같이 본 실시예 4에 따른 캐패시터에 따르면, 배선(3a)과 평면 전극 (7b) 간에도 용량이 형성되기 때문에 한층 더 대용량화를 도모할 수 있다.
또한 도 13에 도시한 바와 같이 평면 전극(7b)이 형성되어 있지 않은 경우에는 배선(3a)으로부터 나온 전기력선이 배선(3b)뿐만 아니라 반도체 기판(1)이나 다른 신호선(8)도 종단하므로 전력 손실이 생기게 되었다. 그러나, 본 실시예 4에 따른 캐패시터에 따르면, 도 14에 도시한 바와 같이 배선(3a)으로부터 나온 전기력선은 모두 배선(3b) 혹은 평면 전극(7b)에서 종단한다. 따라서, 상기 전력 손실을 회피할 수 있기 때문에 기생 성분이 없는 보다 이상적인 캐패시터를 얻을 수 있음과 동시에 평면 전극(7b)에 의한 배선(3a)과 다른 신호선(8) 간의 간섭을 저감할 수 있다.
도 15∼도 19는 본 발명의 실시예 4에 따른 캐패시터의 다른 구조를 각각 나타내는 모식도이다. 도 12에는 라인 앤드 스페이스 구조(4)의 상하에, 모두 저전위 V2가 인가되는 평면 전극(7b)이 배치된 캐패시터를 나타내었지만, 상하 한쪽 혹은 양쪽의 평면 전극으로서 고전위 V1이 인가되는 평면 전극(7a)을 배치해도 된다(도 15).
또한, 도 12에는 라인 앤드 스페이스 구조(4)의 상하 양쪽에 평면 전극이 배치된 캐패시터를 나타내었지만, 상하 한쪽에만 평면 전극을 배치해도 된다. 예를 들면, 라인 앤드 스페이스 구조(4)와 반도체 기판(1) 간에만 혹은 라인 앤드 스페이스 구조(4)와 다른 신호선(8) 간에만 평면 전극(7b)을 배치한다(도 16, 도 17).
또한, 도 12에는 도 7에 도시한 상기 실시예 1에 따른 캐패시터를 기초로 하여 구성된 캐패시터를 나타내었지만, 도 8에 도시한 상기 실시예 2에 따른 캐패시터를 기초로 하여 혹은 도 9에 도시한 상기 실시예 3에 따른 캐패시터를 기초로 하여 본 실시예 4에 따른 캐패시터를 구성해도 된다(도 18, 도 19).
＜실시예 5＞
도 20은 본 발명의 실시예 5에 따른 캐패시터의 구성을 나타내는 모식도이다. 본 실시예 5에 따른 캐패시터는 도 12에 도시한 상기 실시예 4에 따른 캐패시터를 기초로 하여, 동 전위 V2가 인가되는 배선(3b)과 평면 전극(7b)을 절연막(2) 내에 형성하며 내부가 W 등의 금속으로써 충전된 관통 구멍(9)을 통하여 서로 전기적으로 접속한 것이다. 관통 구멍(9)으로서는 도 10에 도시한 구멍형상의 관통 구멍 및 도 11에 도시한 띠형상의 관통 구멍 중 어느 하나를 채용해도 된다.
이와 같이 본 실시예 5에 따른 캐패시터에 따르면, 고전위 V1이 인가되는 배선(3a)은 모두 저전위 V2가 인가되는 배선(3b), 평면 전극(7b) 및 관통 구멍(9)에 의해서 둘러싸이기 때문에, 배선(3a)과 반도체 기판(1)이나 다른 신호선(8) 간의 간섭을 효율적으로 저감할 수 있다.
또한, 배선(3a)과 관통 구멍(9) 간에도 용량이 형성되기 때문에 한층 더 대용량화를 도모할 수 있다.
도 21∼도 27은 본 발명의 실시예 5에 따른 캐패시터의 다른 구조를 각각 나타내는 모식도이다. 도 20에는 라인 앤드 스페이스 구조(4)의 상하에 모두 저전위 V2가 인가되는 평면 전극(7b)이 배치된 캐패시터를 나타내었다. 그러나, 상하 한쪽 혹은 양쪽의 평면 전극으로서, 고전위 V1이 인가되는 평면 전극(7a)를 배치하고 배선(3a)와 평면 전극(7a)을 관통 구멍(9)을 통하여 서로 전기적으로 접속해도 된다(도 21).
또한, 도 20에는 단층의 라인 앤드 스페이스 구조(4)를 갖는 캐패시터를 나타냈지만 복수의 라인 앤드 스페이스 구조(4a, 4b)가 층형으로 배치되어 있는 캐패시터에 있어서, 각 라인 앤드 스페이스 구조(4a, 4b)에 대하여 도 20에 도시한 구조를 적용해도 된다(도 22).
또한, 도 20에는 도 12에 도시한 캐패시터를 기초로 하여 구성된 캐패시터를 나타냈지만 도 18 혹은 도 19에 도시한 캐패시터를 기초로 하여, 본 실시예 5에 따른 캐패시터를 구성해도 된다(도 23, 도 24).
또한, 도 24에는 2층의 라인 앤드 스페이스 구조(4a, 4b)를 갖는 캐패시터를 기초로 하여 구성된 본 실시예 5에 따른 캐패시터를 나타냈지만, 3층, 4층 및 5층(혹은 6층 이상)의 라인 앤드 스페이스 구조(4a∼4e)를 갖는 캐패시터를 기초로 하여, 본 실시예 5에 따른 캐패시터를 구성해도 된다(도 25∼도 27).
＜실시예 6＞
도 28은 본 발명의 실시예 6에 따른 캐패시터의 구성을 나타내는 모식도이다. 본 실시예 6에 따른 캐패시터는 도 24에 도시한 상기 실시예 5에 따른 캐패시터를 기초로 하여, 라인 앤드 스페이스 구조(4a, 4b)의 상하 양쪽에 평면 전극(7b)을 배치하고 또한 고전위 V1이 인가되며, 평면 전극(7b)에 평행한 평면 전극(7a)을 평면 전극(7b)에 대하여 라인 앤드 스페이스 구조(4a, 4b)와 반대측에서 z 방향으로 배열되도록 절연막(2)을 통하여 상하로 배치하고 또한 평면 전극(7a)과 배선 (3a)을 절연막(2) 내에 형성하며 내부가 W 등의 금속으로써 충전된 관통 구멍(10)을 통하여 서로 전기적으로 접속한 것이다. 관통 구멍(10)으로서는 도 10에 도시한 구멍형상의 관통 구멍 및 도 11에 도시한 띠형상의 관통 구멍 중 어느 하나를 채용해도 된다.
이와 같이 본 실시예 6에 따른 캐패시터에 따르면, 도 28에서 중앙에 배치된 배선(3a) 및 관통 구멍(6)은 모두 저전위 V2가 인가되는 배선(3b), 평면 전극(7b) 및 관통 구멍(6, 9)에 의해서 둘러싸이며 또한 배선(3b), 평면 전극(7b) 및 관통 구멍(6, 9)은 모두 고전위 V1이 인가되는 배선(3a), 평면 전극(7a) 및 관통 구멍 (6, 10)에 의해서 둘러싸인다. 따라서, 배선(3a, 3b)과 반도체 기판(1)이나 다른 신호선(8) 간의 간섭을 효율적으로 저감할 수 있다.
또, 도 28에 도시한 구성과는 반대로 라인 앤드 스페이스 구조(4a, 4b)의 상하 양쪽으로 평면 전극(7a)를 배치하여 관통 구멍(9)을 통하여 배선(3a)에 전기적으로 접속함과 동시에, 평면 전극(7a)의 상하 외측에 평면 전극(7b)을 배치하여 관통 구멍(10)을 통하여 배선(3b)에 전기적으로 접속하는 구성으로서 해도 상기한 바와 마찬가지의 효과를 얻을 수 있다.
＜실시예 7＞
도 29는 본 발명의 실시예 7에 따른 캐패시터의 구성을 나타내는 단면도이다. 도 29에 도시하는 캐패시터는 배선(3a, 3b)과 실리콘 산화막(2b)으로 이루어지는 라인 앤드 스페이스 구조(4)의 상하에, 실리콘 산화막보다도 유전률이 높은 SiN이나 BST 등으로 이루어지는 고유전체막(2a)을 소정의 막 두께에 평면적으로 형성한 것이다.
또한, 도 30은 본 발명의 실시예 7에 따른 캐패시터의 다른 구성을 나타내는 단면도이다. 도 30에 도시하는 캐패시터는 배선(3a)과 배선(3b) 간의 절연막(2)에 상기 고유전체막(2a)을 채용한 것이다.
이와 같이 본 실시예 7에 따른 캐패시터에 따르면, 배선(3a, 3b)의 주위에 고유전체막(2a)을 배치하였기 때문에 실리콘 산화막에만 따라서 절연막(2)을 구성하는 경우와 비교하면 대용량화를 도모할 수 있다.
또, 도 29에서의 고유전체막(2a)과 도 30에서의 고유전체막(2a)을 조합하여 배치함으로써, 한층 더 대용량화를 도모할 수 있다.
＜실시예 8＞
도 31은 반도체 장치를 z 방향에서 바라 본 모식도이다. 상기한 바와 같이 반도체 장치는 배선부(11)와 캐패시터부(12)를 가지고 있으며 캐패시터부(12)에서는 도 29 및 도 30에 도시한 바와 같이, 배선(3a, 3b)의 주위에 고유전체막(2a)을 배치한 구조를 사용한다. 한편, 배선부(11)에서는 도 32에 도시한 바와 같이, 실리콘 산화막(2b)에만 따라서 절연막(2)을 구성한 구조를 사용한다.
이와 같이 본 실시예 8에 따른 캐패시터에 따르면, 반도체 장치의 캐패시터부(12)에서는 캐패시터의 대용량화를 도모할 수 있음과 동시에 배선부(11)에서는 기생 용량을 저감하여 고속 동작을 실현할 수 있다.
또한, 도 33, 도 34는 본 발명의 실시예 8의 제1 변형예에 따른 캐패시터의 구성을 각각 나타내는 단면도이다. 도 33은 배선부(11)에서의 단면 구조를 나타내고 있으며 도 34는 캐패시터부(12)에서의 단면 구조를 나타내고 있다. 라인 앤드 스페이스 구조(4)의 상하에는 고유전체막(2a)이 형성되어 있으며 배선부(11)에서는 고유전체막(2a1)을 얇게 형성하고 캐패시터부(12)에서는 고유전체막(2a2)을 두껍게 형성한다. 이와 같이, 배선부(11)와 캐패시터부(12)에서 고유전체막(2a)의 막 두께를 다르게 함으로써 상기한 바와 마찬가지의 효과를 얻을 수 있다.
또한, 도 35는 본 발명의 실시예 8의 제2 변형예에 따른 캐패시터의 구성을 나타내는 단면도로 특히 배선부(11)에서의 단면 구조를 나타내고 있다. 인접하는 배선(3)들 사이의 실리콘 산화막(2b) 내에 저유전율화를 도모하기 위해 F 등의 불순물을 도입한 실리콘 산화막(2b)으로 한다. 한편, 캐패시터부(12)에서의 절연막 (2) 내에는 상기 불순물은 도입하지 않다. 이러한 구성으로 인해 배선부(11)에서 기생 용량이 더 저감되어 한층 더 동작의 고속화를 도모할 수 있다.
이하, 상기 실시예 1∼8에 따른 캐패시터의 용도에 대하여 설명한다. 도 36은 주지된 공진 회로를 나타내는 회로도이며, 도 37은 주지된 고역 통과 필터 회로를 나타내는 회로도이고, 도 38은 주지의 저역 통과 필터 회로를 나타내는 회로도이다. 이들 도면에서 C1, C2는 반도체 기판 등 사이에 형성되는 기생 용량으로서, v는 다른 신호선에 의한 영향을 전압으로서 나타낸 것이다. 도 36에 도시한 공진 회로 C에 상기 실시예 1∼8에 따른 캐패시터를 사용함으로써, 전력 손실이나 다른 회로로부터의 간섭이 작은 고성능의 공진 회로를 얻을 수 있다. 또한, C를 고정밀도로 설정할 수 있기 때문에, 대역 통과 필터로서 이용한 경우에 통과 주파수 대역을 고정밀도로 집광할 수 있다. 또한, 도 37, 도 38에 도시한 필터 회로 C에 상기 실시예 1∼8에 따른 캐패시터를 사용함으로써, 차단 능력이 높은 필터 회로를 얻을 수 있다.
본 발명에 따르면, 라인 앤드 스페이스 구조의 배선으로 저저항의 금속 배선을 사용하고 인접하는 금속 배선들 사이에 생기는 용량을 이용하여 캐패시터를 구성하였기 때문에 기생 저항이나 전력 손실이 작을 뿐만 아니라 소면적·대용량의 캐패시터를 얻을 수 있다.
또한, 본 발명에 따르면, 제1 및 제2 배선을 교대로 반복하여 배치함으로써 대용량의 캐패시터를 간단히 얻을 수 있다.
또한, 본 발명에 따르면, 제1 또는 제2 배선과 평면 전극 간에도 용량이 형성되기 때문에 한층 더 대용량화를 도모할 수 있다.
또한, 전력 손실을 회피할 수 있기 때문에 기생 성분이 없는 보다 이상적인 캐패시터를 얻을 수 있음과 동시에 평면 전극에 의해서 제1 또는 제2 배선과 다른 신호선 등 간의 간섭을 저감할 수 있다.
또한, 본 발명에 따르면, 제1 및 제2 배선은 제2 및 제3 방향에 인접하는 4개의 제2 및 제1 배선 사이에 용량을 형성하기 때문에, 한층 더 대용량화를 도모할 수 있다.
또한, 본 발명에 따르면, 제1 또는 제2 배선과 평면 전극 간에도 용량이 형성되기 때문에 한층 더 대용량화를 도모할 수 있다.
더구나, 전력 손실을 회피할 수 있기 때문에 기생 성분이 없는 보다 이상적인 캐패시터를 얻을 수 있음과 동시에, 평면 전극에 의해서 제1 또는 제2 배선과 다른 신호선 등 간의 간섭을 저감할 수 있다.
또한, 본 발명에 따르면, 층간 절연막을 끼워 서로 인접하는 관통 구멍들 사이에도 용량이 형성되기 때문에 한층 더 대용량화를 도모할 수 있다.
또한, 본 발명에 따르면 제1 또는 제2 배선과 평면 전극 간에도 용량이 형성되기 때문에 한층 더 대용량화를 도모할 수 있다.
더구나, 전력 손실을 회피할 수 있기 때문에 기생 성분이 없는 보다 이상적인 캐패시터를 얻을 수 있음과 동시에 평면 전극에 의해서 제1 또는 제2 배선과 다른 신호선 등 간의 간섭을 저감할 수 있다.
또한, 본 발명에 따르면, 복수의 평면 전극을 라인 앤드 스페이스 구조의 양측에 배치함으로써 본 발명에 따라서 얻어지는 효과를 한층 높일 수 있다.
또한, 본 발명에 따르면, 제2 배선은 제1 배선과, 평면 전극과, 제1 배선과 함께 평면 전극을 전기적으로 접속하고 있는 관통 구멍으로 둘러싸이기 때문에, 제2 배선과 다른 신호선 등 간의 간섭을 효율적으로 저감할 수 있다.
또한, 제1 배선과 평면 전극을 전기적으로 접속하는 관통 구멍과, 제2 배선 간에도 용량이 형성되기 때문에 한층 더 대용량화를 도모할 수 있다.
또한, 본 발명에 따르면, 제1 배선과, 평면 전극과, 제1 관통 구멍과, 제1 배선들을 전기적으로 접속하는 관통 구멍은 제2 배선과, 다른 평면 전극과, 제2 관통 구멍과, 제2 배선들을 전기적으로 접속하는 관통 구멍으로 둘러싸이기 때문에, 제1 배선과 다른 신호선 간의 간섭을 효율적으로 저감할 수 있다.
또한, 본 발명에 따르면, 실리콘 산화막에만 의해서 절연막을 구성하는 경우와 비교하면 대용량화를 도모할 수 있다.
또한, 본 발명에 따르면, 실리콘 산화막에 의해서 절연막을 구성하는 경우와 비교하면 대용량화를 도모할 수 있다.
또한, 본 발명에 따르면, 캐패시터부에서는 캐패시터의 대용량화를 도모할 수 있음과 동시에 배선부에서는 기생 용량을 저감하여 고속 동작을 실현할 수 있다.
또한, 본 발명에 따르면, 배선부에서 기생 용량이 저감되며 동작의 고속화를 도모할 수 있다.
또한, 본 발명에 따르면, 평면 전극에 의해서 캐패시터를 구성하는 경우와 비교할 때 단위 면적당 거의 1자릿수 정도의 대용량화를 도모할 수 있다.

Claims (1)

  1. 주요면을 포함하는 기초층과,
    상기 기초층의 상기 주요면 상에 형성된 캐패시터를 포함하고,
    상기 캐패시터는 상기 주요면의 제1 방향으로 연장하는 복수의 금속 배선이 절연막에 의해서 서로 전기적으로 절연되면서, 상기 제1 방향으로 수직인 상기 주요면의 제2 방향으로 소정 간격으로 배열하는 라인 앤드 스페이스 구조를 포함하는 반도체 장치.
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