JP2005005647A - 半導体装置およびその製造方法 - Google Patents

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Masahiko Tsuyuki
雅彦 露木
Kenji Yokoyama
謙二 横山
Masahiro Hayashi
正浩 林
Yuji Oda
裕二 織田
Hiroki Aizawa
広樹 相沢
Han Kenmochi
範 剣持
Shinohiro Takahashi
忍博 高橋
Takanao Akiba
高尚 秋場
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Abstract

【課題】簡易なプロセスで容量の大きいキャパシタを有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体層10と、半導体層10の上方に形成され、相互に対向して配置された第1のキャパシタ電極20および第2のキャパシタ電極22と、第1のキャパシタ電極20および第2のキャパシタ電極22の上方に形成され、第1のキャパシタ電極20と第2のキャパシタ電極22との間を埋め込む層間絶縁層24と、を含み、第1のキャパシタ電極20および第2のキャパシタ電極22は、屈曲または湾曲して形成され、第1のキャパシタ電極20および第2のキャパシタ電極22の対向する側面と、その間に配置された層間絶縁層24と、によってキャパシタが構成されている。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置、特に、キャパシタを有する半導体装置およびその製造方法に関する。
【0002】
【背景技術】
半導体装置では一般に、トランジスタなどの能動素子と、抵抗やキャパシタなどの受動素子とを組み合わせて回路が構成されている。
【0003】
このようなキャパシタとしては、一方のキャパシタ電極(下部電極)の上に、絶縁膜を介して、他方のキャパシタ電極(上部電極)が形成されているものが知られている。この場合、下部電極、絶縁膜および上部電極のそれぞれを別々の工程によって形成するので、半導体装置の製造工程数が増加する。
【0004】
大容量のキャパシタを形成するための手段として、特開平10−214937号公報には、半導体装置のキャパシタの一方の電極を半導体基板上に形成し、この一方の電極と隣接して他方の電極を形成し、それぞれの電極の対向する側面およびその間に介在する絶縁膜によってキャパシタを主に構成し、さらに、キャパシタの一方の電極をバイポーラトランジスタのベース引き出し電極と同層となる同一材料にて形成し、他方の電極を前記バイポーラトランジスタのエミッタ引き出し電極と同層の同一材料にて形成する手段が提案されている。
【0005】
この手段において大容量のキャパシタを形成するには、複数のキャパシタを並列に配置し、キャパシタごとにコンタクト領域を形成する。その結果、コンタクト領域の占有面積が大きくなる。また、この手段においては、一方のキャパシタ電極と他方のキャパシタ電極は別の工程で形成される。
【0006】
【特許文献1】
特開平10−214937号公報
【0007】
【発明が解決しようとする課題】
本発明の目的は、簡易なプロセスで容量の大きいキャパシタを有する半導体装置およびその製造方法を提供することにある。
【0008】
【課題を解決するための手段】
1.本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成され、相互に対向して配置された第1のキャパシタ電極および第2のキャパシタ電極と、
前記第1のキャパシタ電極および前記第2のキャパシタ電極の上方に形成されている前記第1のキャパシタ電極と前記第2のキャパシタ電極との間を埋め込む層間絶縁層と、を含み、
前記第1のキャパシタ電極および前記第2のキャパシタ電極は、屈曲または湾曲して形成され、
前記第1のキャパシタ電極および前記第2のキャパシタ電極の対向する側面と、その間に配置された前記層間絶縁層と、によってキャパシタが構成されている。
【0009】
この半導体装置によれば、前記第1のキャパシタ電極および前記第2のキャパシタ電極がそれぞれ屈曲あるいは湾曲して形成され、前記第1のキャパシタ電極および前記第2のキャパシタ電極の対向する側面と、その間に配置された前記層間絶縁層と、によってキャパシタが構成されている。そのため、キャパシタ領域の面積を増加させることなく、キャパシタの電極間の対向部分の面積を増加させることができる。したがって、本実施の形態にかかる半導体装置は、キャパシタ領域の面積を一定として比較すると、より大容量のキャパシタを有することができる。
【0010】
本発明にかかる半導体装置においては、前記第1のキャパシタ電極、前記第2のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成されていることができる。
【0011】
本発明にかかる半導体装置においては、前記第1のキャパシタ電極および前記第2のキャパシタ電極は、櫛型形状を有することができる。
【0012】
本発明にかかる半導体装置においては、前記第1のキャパシタ電極および前記第2のキャパシタ電極は、渦巻型形状を有することができる。
【0013】
2.本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成され、相互に対向して配置された第1のキャパシタ電極および第2のキャパシタ電極と、
前記第1のキャパシタ電極および前記第2のキャパシタ電極の上方に形成され、前記第1のキャパシタ電極と前記第2のキャパシタ電極との間を埋め込む第1の層間絶縁層と、
前記第1の層間絶縁層の上方に形成され、相互に対向して配置された第3のキャパシタ電極および第4のキャパシタ電極と、
前記第1の層間絶縁層、前記第3のキャパシタ電極および前記第4のキャパシタ電極の上方に形成され、前記第3のキャパシタ電極と前記第4のキャパシタ電極との間を埋め込む第2の層間絶縁層と、を含み、
前記第1ないし第4のキャパシタ電極は、屈曲または湾曲して形成され、
前記第1のキャパシタ電極および前記第2のキャパシタ電極の対向する側面と、その間に配置された前記第1の層間絶縁層と、によってキャパシタが構成され(第1のキャパシタ)、
前記第3のキャパシタ電極および前記第4のキャパシタ電極の対向する側面と、その間に配置された前記第2の層間絶縁層と、によってキャパシタが構成され(第2のキャパシタ)、
対向する前記第1のキャパシタ電極の上面および前記第3のキャパシタ電極の下面と、その間に配置された前記第1の層間絶縁層と、によってキャパシタが構成され(第3のキャパシタ)、
対向する前記第2のキャパシタ電極の上面および前記第4のキャパシタ電極の下面と、その間に配置された前記第1の層間絶縁層と、によってキャパシタが構成されている(第4のキャパシタ)。
【0014】
この半導体装置によれば、キャパシタは、前述した第1から第4のキャパシタから構成されているため、1対のキャパシタ電極の側面のみから構成されるキャパシタに比べ、容量の大きなキャパシタを有することができる。
【0015】
本発明にかかる半導体装置において、前記第1のキャパシタ電極、前記第2のキャパシタ電極および前記第1の層間絶縁層は、前記第1の層間絶縁層とは異なる層間絶縁層の上方に形成されていることができる。
【0016】
本発明にかかる半導体装置において、前記第1ないし第4のキャパシタ電極は、櫛型形状を有することができる。
【0017】
本発明にかかる半導体装置において、前記第1ないし第4のキャパシタ電極は、渦巻型形状を有することができる。
【0018】
3.本発明にかかる半導体装置の製造方法は、
半導体層の上方に、第1のキャパシタ電極および第2のキャパシタ電極を配線層の形成プロセスと同じプロセスで形成する工程と、
前記第1のキャパシタ電極および前記第2のキャパシタ電極の上方に、前記第1のキャパシタ電極と前記第2のキャパシタ電極との間を埋め込むように層間絶縁層を形成する工程と、を含む。
【0019】
この半導体装置の製造方法によれば、第1の配線層の形成プロセスと同じプロセスでキャパシタを形成することにより、半導体装置の製造工程数を増加させることなく、所望の半導体装置を形成することができる。
【0020】
本発明にかかる半導体装置の製造方法において、前記第1のキャパシタ電極、前記第2のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成されることができる。
【0021】
本発明にかかる半導体装置の製造方法において、前記第1のキャパシタ電極および前記第2のキャパシタ電極は、櫛型に形成されることができる。
【0022】
本発明にかかる半導体装置の製造方法において、前記第1のキャパシタ電極および前記第2のキャパシタ電極は、渦巻型に形成されることができる。
【0023】
4.本発明にかかる半導体装置の製造方法は、
半導体層の上方に、第1のキャパシタ電極および第2のキャパシタ電極を第1の配線層の形成プロセスと同じプロセスで形成する工程と、
前記第1のキャパシタ電極および前記第2のキャパシタ電極の上方に、前記第1のキャパシタ電極と前記第2のキャパシタ電極との間を埋め込むように第1の層間絶縁層を形成する工程と、
前記第1の層間絶縁層の上方に、第3のキャパシタ電極および第4のキャパシタ電極を第2の配線層の形成プロセスと同じプロセスで形成する工程と、
前記第1の層間絶縁層、前記第3のキャパシタ電極および前記第4のキャパシタ電極の上方に、前記第3のキャパシタ電極と前記第4のキャパシタ電極との間を埋め込むように第2の層間絶縁層を形成する工程と、を含む。
【0024】
この半導体装置の製造方法によれば、第1の配線層の形成プロセスと同じプロセスでキャパシタを形成することにより、半導体装置の製造工程数を増加させることなく、所望の半導体装置を形成することができる。
【0025】
本発明にかかる半導体装置の製造方法において、前記第1のキャパシタ電極、前記第2のキャパシタ電極および前記第1の層間絶縁層は、前記第1の層間絶縁層とは異なる層間絶縁層の上方に形成されることができる。
【0026】
本発明にかかる半導体装置の製造方法において、前記第1のキャパシタ電極および前記第2のキャパシタ電極は、櫛型に形成されることができる。
【0027】
本発明にかかる半導体装置の製造方法において、前記第1のキャパシタ電極および前記第2のキャパシタ電極は、渦巻型に形成されることができる。
【0028】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【0029】
1.第1の実施の形態
1−1.半導体装置
図1は、本実施の形態にかかる半導体装置の要部の平面図を示すものであり、図2は、図1におけるA−A線に沿った部分を示す断面図である。図1は、図2における第2の層間絶縁層24の図示を省略したものである。
【0030】
本実施の形態にかかる半導体装置は、半導体層10と、第1の層間絶縁層12と、第1のキャパシタ電極20と、第2のキャパシタ電極22と、第2の層間絶縁層24と、を含む。半導体層10には、半導体素子(図示せず)が形成されている。半導体層10は、少なくともシリコンを含み、シリコン、シリコン−ゲルマニウムなどで構成される。半導体層10は、バルク状のシリコン基板や、SOI(Silicon On Insulator)基板におけるシリコン層であることができる。半導体素子は、たとえばMOSトランジスタなどである。
【0031】
半導体層10の上には、第1の層間絶縁層12が形成されている。第1の層間絶縁層12の上には、第1のキャパシタ電極20、第2のキャパシタ電極22および第1の配線層(図示せず)が形成されている。第1のキャパシタ電極20および第2のキャパシタ電極22は、それぞれ櫛型に形成されている。第1のキャパシタ電極20と第2のキャパシタ電極22とは、所定の間隔をあけて噛み合わされるように配置されている。
【0032】
具体的には、第1のキャパシタ電極20は、第1の方向に延在する主軸部20aと、第1の方向に直交する第2の方向に延在する分岐部20bと、を有する。第2のキャパシタ電極22は、第1の方向に延在する主軸部22aと、第1の方向に直交する第2の方向に延在する分岐部22bと、を有する。第1のキャパシタ電極20における分岐部20bと第2のキャパシタ電極22における分岐部22bとは、それぞれが交互に、所定の間隔をあけて配置されている。第1のキャパシタ電極20における主軸部20aは、第2のキャパシタ電極22における分岐部22bと、所定の間隔をあけて配置されている。第2のキャパシタ電極22における主軸部22aは、第1のキャパシタ電極20における分岐部20bと、所定の間隔をあけて配置されている。第1のキャパシタ電極20における分岐部20bと第2のキャパシタ電極22における分岐部22bとの間隔、第1のキャパシタ電極20における主軸部20aと第2のキャパシタ電極22における分岐部22bとの間隔、および、第2のキャパシタ電極22における主軸部22aと第1のキャパシタ電極20における分岐部20bとの間隔は、より狭い方がキャパシタの容量値を大きくすることができる。かかる間隔は、たとえば、デザインルールで定まる最小の間隔とすることができる。第1のキャパシタ電極20の分岐部20bおよび第2のキャパシタ電極22の分岐部22bは、図示の例ではそれぞれ4本であるが、それぞれ2本以上ならば所望のキャパシタを構成することができる。
【0033】
第1のキャパシタ電極20は、第1のコンタクト領域30を有する。第1のコンタクト領域30は、たとえば、主軸部20aを基準として分岐部20bが分岐している方向と反対方向に分岐するように、かつ第1のキャパシタ電極20が左右対称となるような位置に形成されている。第2のキャパシタ電極22は、第2のコンタクト領域32を有する。第2のコンタクト領域32は、たとえば、主軸部22aを基準として分岐部22bが分岐している方向と反対方向に分岐するように、かつ第2のキャパシタ電極22が左右対称となるような位置に形成されている。第1のコンタクト領域30および第2のコンタクト領域32は、図示の例ではそれぞれ1つであるが、2つ以上形成することもできる。
【0034】
第1のキャパシタ電極20、第2のキャパシタ電極22および第1の層間絶縁層12の上には、第1のキャパシタ電極20と第2のキャパシタ電極22との間を埋め込むように第2の層間絶縁層24が形成されている。第2の層間絶縁層24の上には、第2の配線層(図示せず)が形成されている。第1のキャパシタ電極20および第2のキャパシタ電極22は、第1のコンタクト領域30および第2のコンタクト領域32において、たとえば第2の配線層と電気的に接続されている。
【0035】
第1のキャパシタ電極20と第2のキャパシタ電極22の対向する側面およびその間に配置された第2の層間絶縁層24によって、キャパシタが構成されている。
【0036】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【0037】
本実施の形態にかかる半導体装置は、第1のキャパシタ電極20および第2のキャパシタ電極22がそれぞれ櫛型に形成され、かつ第1のキャパシタ電極20と第2のキャパシタ電極22とは、所定の間隔をあけて噛み合わされるように配置されている。その結果、大容量のキャパシタを構成できる。
【0038】
一般に、キャパシタの容量値Cは、
C={(ε×ε)/d}×S
(ε:誘電体の誘電率、ε:真空中の誘電率、d:誘電体の膜厚、S:キャパシタ電極の対向部分の面積)となり、キャパシタの容量値Cはキャパシタ電極の対向部分の面積Sに比例する。本実施の形態にかかる半導体装置は、第1のキャパシタ電極20および第2のキャパシタ電極22がそれぞれ櫛型に形成され、かつ第1のキャパシタ電極20と第2のキャパシタ電極22とが、所定の間隔をあけて噛み合わされるように配置されている。そのため、キャパシタ領域の面積を増加させることなく、キャパシタの電極間の対向部分の面積を増加させることができる。したがって、本実施の形態にかかる半導体装置は、キャパシタ領域の面積を一定として比較すると、より大容量のキャパシタを有することができる。
【0039】
また、第1のキャパシタ電極20における第1のコンタクト領域30および第2のキャパシタ電極22における第2のコンタクト領域32は、それぞれ少なくとも1つ形成されていれば、所望のキャパシタを形成することができる。第1のコンタクト領域30および第2のコンタクト領域32の数を必要最小限とすることができる。その結果、本実施の形態にかかる半導体装置におけるキャパシタ領域を微細化することができる。また、キャパシタ領域におけるコンタクト領域の占有面積を減少させることができるため、キャパシタ電極の占有面積を増加させることができる。その結果、キャパシタ電極間の対向部分の面積をより大きくすることができる。したがって、本実施の形態にかかる半導体装置は、より大容量のキャパシタを有することができる。
【0040】
1−2.半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図1および図2を参照しながら説明する。
【0041】
(a)まず、半導体層10にMOSトランジスタなどの半導体素子(図示せず)を形成する。
【0042】
(b)次に、図2に示すように、半導体素子が形成された半導体層10の上に、第1の層間絶縁層12を形成する。第1の層間絶縁層12は、たとえばCVD法などによって形成できる。また、第1の層間絶縁層12としては、たとえば酸化シリコンなどを用いることができる。
【0043】
(c)次に、第1の層間絶縁層12の上に、第1のキャパシタ電極20および第2のキャパシタ電極22を第1の配線層(図示せず)の形成プロセスと同じプロセスで形成する。第1のキャパシタ電極20および第2のキャパシタ電極22は、前述した形状および位置に形成する。第1のキャパシタ電極20、第2のキャパシタ電極22および第1の配線層は、たとえば以下のような工程で形成することができる。まず、第1の層間絶縁層12の表面全面に導電層を形成する。次いで、導電層をリソグラフィおよびエッチングによってパターニングして、所望の第1のキャパシタ電極20、第2のキャパシタ電極22および第1の配線層を形成する。第1のキャパシタ電極20、第2のキャパシタ電極22および第1の配線層の材質としては、たとえばアルミニウム、アルミニウム合金、銅、銅合金などを用いることができる。
【0044】
(d)図1および図2に示すように、第1のキャパシタ電極20、第2のキャパシタ電極22および第1の層間絶縁層12の上に、第1のキャパシタ電極20と第2のキャパシタ電極22との間を埋め込むように第2の層間絶縁層24を形成する。第2の層間絶縁層24は、たとえばCVD法などによって形成できる。
また、第2の層間絶縁層24としては、たとえば酸化シリコンなどを用いることができる。
【0045】
(e)次に、第2の層間絶縁層24を貫通するコンタクトホール(図示せず)を形成する。コンタクトホールは、少なくとも図1に示す第1のコンタクト領域30および第2のコンタクト領域32の位置に形成する。コンタクトホールは、たとえばドライエッチングなどによって形成できる。コンタクトホールを埋め込むようにプラグ層(図示せず)を形成する。プラグ層および第2の層間絶縁層24の上に、第2の配線層(図示せず)を形成する。プラグ層および第2の配線層は、たとえば以下のような工程で形成することができる。まずCVD法などによりプラグ層となる導電層を全面に形成し、化学的機械的研磨(CMP)によって表面を研磨・平坦化することで、コンタクトホールに埋め込まれたプラグ層を形成する。次に、スパッタリングやCVD法などにより第2の配線層となる導電層を全面に形成し、リソグラフィとドライエッチングを用いてパターニングを施し、所望の第2の配線層を形成する。たとえば、プラグ層にはタングステンを用いることができる。
【0046】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、以下の特徴を有する。
【0047】
本実施の形態にかかる製造方法によれば、第1の配線層の形成プロセスと同じプロセスでキャパシタを形成することにより、半導体装置の製造工程数を増加させることなく、所望の半導体装置を形成することができる。
【0048】
2.第2の実施の形態
2−1.半導体装置
図3は、本実施の形態にかかる半導体装置の要部の平面図を示すものであり、図4は、図3におけるA−A線に沿った部分を示す断面図である。図3は、図4における第2の層間絶縁層24の図示を省略したものである。図3および図4において、図1および図2と実質的に同じ機能を有する部材には同じ符号を付して、その詳細な説明を省略する。
【0049】
本実施の形態にかかる半導体装置は、半導体層10と、第1の層間絶縁層12と、第1のキャパシタ電極20と、第2のキャパシタ電極22と、第2の層間絶縁層24と、を含む。半導体層10には、半導体素子(図示せず)が形成されている。
【0050】
半導体層10の上には、第1の層間絶縁層12が形成されている。第1の層間絶縁層12の上には、第1のキャパシタ電極20、第2のキャパシタ電極22および第1の配線層(図示せず)が形成されている。第1のキャパシタ電極20および第2のキャパシタ電極22は、それぞれ曲線状の渦巻型に形成されている。
第1のキャパシタ電極20と第2のキャパシタ電極22とは、所定の間隔をあけて配置されている。
【0051】
第1のキャパシタ電極20は、第1のコンタクト領域30を有する。第2のキャパシタ電極22は、第2のコンタクト領域32を有する。第1のキャパシタ電極20、第2のキャパシタ電極22および第1の層間絶縁層12の上には、第1のキャパシタ電極20と第2のキャパシタ電極22との間を埋め込む第2の層間絶縁層24が形成されている。第2の層間絶縁層24の上には、第2の配線層(図示せず)が形成されている。第1のキャパシタ電極20および第2のキャパシタ電極22は、第1のコンタクト領域30および第2のコンタクト領域32において、たとえば第2の配線層と電気的に接続されている。
【0052】
第1のキャパシタ電極20と第2のキャパシタ電極22の対向する側面およびその間に配置された第2の層間絶縁層24によって、キャパシタが構成されている。
【0053】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【0054】
本実施の形態にかかる半導体装置は、第1のキャパシタ電極20および第2のキャパシタ電極22がそれぞれ渦巻型に形成され、かつ第1のキャパシタ電極20と第2のキャパシタ電極22とが、所定の間隔をあけて配置されている。そのため、キャパシタ領域の面積を増加させることなく、キャパシタの電極間の対向部分の面積を増加させることができる。したがって、本実施の形態にかかる半導体装置は、キャパシタ領域の面積を一定として比較すると、より大容量のキャパシタを有することができる。
【0055】
また、第1のキャパシタ電極20における第1のコンタクト領域30および第2のキャパシタ電極22における第2のコンタクト領域32は、それぞれ少なくとも1つ形成されていれば、所望のキャパシタを形成することができる。第1のコンタクト領域30および第2のコンタクト領域32の数を必要最小限とすることができる。その結果、本実施の形態にかかる半導体装置におけるキャパシタ領域を微細化することができる。また、キャパシタ領域におけるコンタクト領域の占有面積を減少させることができるため、キャパシタ電極の占有面積を増加させることができる。その結果、キャパシタ電極間の対向部分の面積をより大きくすることができる。したがって、本実施の形態にかかる半導体装置は、大容量のキャパシタを有することができる。
【0056】
2−2.半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図3および図4を参照しながら説明する。第1の実施の形態と実質的に同じ工程については、その詳細な説明を省略する。
【0057】
(a)まず、半導体層10にMOSトランジスタなどの半導体素子(図示せず)を形成する。
【0058】
(b)次に、図4に示すように、半導体素子が形成された半導体層10の上に、第1の層間絶縁層12を形成する。
【0059】
(c)次に、第1の層間絶縁層12の上に、第1のキャパシタ電極20および第2のキャパシタ電極22を第1の配線層(図示せず)の形成プロセスと同じプロセスで形成する。第1のキャパシタ電極20および第2のキャパシタ電極22は、前述した形状および位置に形成する。
【0060】
(d)図3および図4に示すように、第1のキャパシタ電極20、第2のキャパシタ電極22および第1の層間絶縁層12の上に、第1のキャパシタ電極20と第2のキャパシタ電極22との間を埋め込むように第2の層間絶縁層24を形成する。
【0061】
(e)次に、第2の層間絶縁層24を貫通するコンタクトホール(図示せず)を形成する。コンタクトホールは、少なくとも図3に示す第1のコンタクト領域30および第2のコンタクト領域32の位置に形成する。コンタクトホールを埋め込むようにプラグ層(図示せず)を形成する。プラグ層および第2の層間絶縁層24の上に、第2の配線層(図示せず)を形成する。
【0062】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、第1の実施の形態の特徴と実質的に同じ特徴を有する。
【0063】
2−3.変形例
2−3−1.半導体装置
図5は、本変形例にかかる半導体装置の要部の平面図を示すものであり、図6は、図5におけるA−A線に沿った部分を示す断面図である。図5は、図6における第2の層間絶縁層24の図示を省略したものである。図5および図6において、図3および図4と実質的に同じ機能を有する部材には同じ符号を付して、その詳細な説明を省略する。
【0064】
本変形例にかかる半導体装置においては、第1のキャパシタ電極20および第2のキャパシタ電極22は、図5に示すように、直線状の渦巻型に形成されている。第1のキャパシタ電極20と第2のキャパシタ電極22とは、所定の間隔をあけて配置されている。それ以外の構成については、2−1.で述べた半導体装置と同様である。
【0065】
本変形例にかかる半導体装置は、2−1.で述べた半導体装置と実質的に同じ特徴を有する。
【0066】
2−3−2.半導体装置の製造方法
本変形例にかかる半導体装置の製造方法においては、2−2.で述べた半導体装置の製造方法における工程(c)において、第1のキャパシタ電極20および第2のキャパシタ電極22を、直線状の渦巻型に形成し、かつ第1のキャパシタ電極20と第2のキャパシタ電極22を、所定の間隔をあけて配置する。それ以外の工程については、2−2.で述べた半導体装置の製造方法と同様である。
【0067】
本変形例にかかる半導体装置の製造方法は、2−2.で述べた半導体装置の製造方法と実質的に同じ特徴を有する。
【0068】
3.第3の実施の形態
3−1.半導体装置
図7および図8は、本実施の形態にかかる半導体装置の要部の平面図を示すものであり、図9は、図7および図8におけるA−A線に沿った部分を示す断面図である。図7は、図9における第2の層間絶縁層24、第3の層間絶縁層44、第3のキャパシタ電極40および第4のキャパシタ電極42の図示を省略したものであり、図8は、図9における第3の層間絶縁層44の図示を省略したものである。図7ないし図9において、図1および図2と実質的に同じ機能を有する部材には同じ符号を付して、その詳細な説明を省略する。
【0069】
本実施の形態にかかる半導体装置は、半導体層10と、第1の層間絶縁層12と、第1のキャパシタ電極20と、第2のキャパシタ電極22と、第2の層間絶縁層24と、第3のキャパシタ電極40と、第4のキャパシタ電極42と、第3の層間絶縁層44と、を含む。半導体層10には、半導体素子(図示せず)が形成されている。
【0070】
半導体層10の上には、第1の層間絶縁層12が形成されている。第1の層間絶縁層12の上には、第1のキャパシタ電極20、第2のキャパシタ電極22および第1の配線層(図示せず)が形成されている。第1の実施の形態で述べたように、第1のキャパシタ電極20および第2のキャパシタ電極22は、それぞれ櫛型に形成され、かつ第1のキャパシタ電極20と第2のキャパシタ電極22とは、所定の間隔をあけて噛み合わされるように配置されている。第1のキャパシタ電極20および第2のキャパシタ電極22は、第2の実施の形態で述べたように、曲線状あるいは直線状の渦巻型形状を有することもできる。
【0071】
第1のキャパシタ電極20は、第1のコンタクト領域30を有する。第1のコンタクト領域30は、たとえば、第1のキャパシタ電極20における主軸部20aの左端部に形成されている。第2のキャパシタ電極22は、第2のコンタクト領域32を有する。第2のコンタクト領域32は、たとえば、第2のキャパシタ電極における主軸部22aの右端部に形成されている。第1のコンタクト領域30および第2のコンタクト領域32は、図示の例ではそれぞれ1つであるが、2つ以上形成することもできる。
【0072】
第1のキャパシタ電極20、第2のキャパシタ電極22および第1の層間絶縁層12の上には、第1のキャパシタ電極20と第2のキャパシタ電極22との間を埋め込む第2の層間絶縁層24が形成されている。第2の層間絶縁層24の上には、第3のキャパシタ電極40、第4のキャパシタ電極42および第2の配線層(図示せず)が形成されている。
【0073】
第3のキャパシタ電極40および第4のキャパシタ電極42は、第1のキャパシタ電極20および第2のキャパシタ電極22と同様に、それぞれ櫛型に形成され、かつ第3のキャパシタ電極40と第4のキャパシタ電極42とは、所定の間隔をあけて噛み合わされるように配置されている。第3のキャパシタ電極40の分岐部40bおよび第4のキャパシタ電極42の分岐部42bは、図示の例ではそれぞれ4本であるが、それぞれ2本以上ならば所望のキャパシタを構成することができる。第3のキャパシタ電極40および第4のキャパシタ電極42は、第2の実施の形態で述べたように、曲線状あるいは直線状の渦巻型形状を有することもできる。
【0074】
第3のキャパシタ電極40は、第2のコンタクト領域32および第3のコンタクト領域34を有する。第2のコンタクト領域32は、たとえば、第3のキャパシタ電極40における分岐部40bの端部に形成されている。第3のコンタクト領域34は、たとえば、主軸部20aを基準として分岐部20bが分岐している方向と反対方向に分岐するように、かつ第1のキャパシタ電極20が左右対称となるような位置に形成されている。
【0075】
第4のキャパシタ電極42は、第1のコンタクト領域30および第4のコンタクト領域36を有する。第1のコンタクト領域30は、たとえば、第4のキャパシタ電極40における分岐部42bの端部に形成されている。第4のコンタクト領域36は、たとえば、主軸部22aを基準として分岐部22bが分岐している方向と反対方向に分岐するように、かつ第2のキャパシタ電極22が左右対称となるような位置に形成されている。
【0076】
第3のキャパシタ電極40、第4のキャパシタ電極42および第2の層間絶縁層24の上には、第3のキャパシタ電極40と第4のキャパシタ電極42との間を埋め込む第3の層間絶縁層44が形成されている。第3の層間絶縁層44の上には、第3の配線層(図示せず)が形成されている。第3のキャパシタ電極40および第4のキャパシタ電極42は、第1のコンタクト領域30および第2のコンタクト領域32において、たとえば第3の配線層と電気的に接続されている。
【0077】
たとえば、第1のキャパシタ電極20は、第1のコンタクト領域30において、第4のキャパシタ電極42と電気的に接続される。第2のキャパシタ電極22は、第2のコンタクト領域32において、第3のキャパシタ電極40と電気的に接続される。
【0078】
この場合には、第1のキャパシタ電極20と第2のキャパシタ電極22の対向する側面およびその間に配置された第2の層間絶縁層24によって、第1のキャパシタが構成される。第3のキャパシタ電極40と第4のキャパシタ電極42の対向する側面およびその間に配置された第3の層間絶縁層44によって、第2のキャパシタが構成される。対向する第1のキャパシタ電極20の上面および第4の電極42の下面と、その間に配置された第2の層間絶縁層24によって、第3のキャパシタが構成される。対向する第2のキャパシタ電極22の上面と第3の電極40の下面およびその間に配置された第2の層間絶縁層24によって、第4のキャパシタが構成される。したがって全体として見ると、本実施の形態におけるキャパシタは、これらの第1ないし第4のキャパシタから構成される。
【0079】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【0080】
本実施の形態にかかる半導体装置は、前述した第1から第4のキャパシタから構成されているため、第1および第2の実施例のようなキャパシタ電極の側面のみから構成されるキャパシタに比べ、容量の大きなキャパシタを有することができる。
【0081】
また、キャパシタ電極の上面および下面から構成されるキャパシタ(前述の第3および第4のキャパシタ)におけるキャパシタ電極間の層間絶縁層は、厚みをコントロールすることが比較的容易である。その結果、上下方向のキャパシタ電極間の距離を短くすることができるため、キャパシタの容量を大きくすることが可能である。
【0082】
さらに、本実施の形態にかかる半導体装置は、第1および第2の実施の形態にかかる半導体装置と実質的に同じ特徴を有する。
【0083】
3−2.半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図7ないし図9を参照しながら説明する。第1の実施の形態と実質的に同じ工程については、その詳細な説明を省略する。
【0084】
(a)まず、半導体層10にMOSトランジスタなどの半導体素子(図示せず)を形成する。
【0085】
(b)次に、図9に示すように、半導体素子が形成された半導体層10の上に、第1の層間絶縁層12を形成する。
【0086】
(c)次に、第1の層間絶縁層12の上に、第1のキャパシタ電極20および第2のキャパシタ電極22を第1の配線層(図示せず)の形成プロセスと同じプロセスで形成する。第1のキャパシタ電極20および第2のキャパシタ電極22は、前述した形状および位置に形成する。
【0087】
(d)図7および図9に示すように、第1のキャパシタ電極20、第2のキャパシタ電極22および第1の層間絶縁層12の上に、第1のキャパシタ電極20と第2のキャパシタ電極22との間を埋め込む第2の層間絶縁層24を形成する。
【0088】
(e)次に、第2の層間絶縁層24を貫通するコンタクトホール(図示せず)を形成する。コンタクトホールは、少なくとも図7に示す第1のコンタクト領域30および第2のコンタクト領域32の位置に形成する。コンタクトホールを埋め込むようにプラグ層(図示せず)を形成する。
【0089】
(f)プラグ層および第2の層間絶縁層24の上に、第3のキャパシタ電極40および第4のキャパシタ電極42を第2の配線層(図示せず)の形成プロセスと同じプロセスで形成する。第3のキャパシタ電極40および第4のキャパシタ電極42は、前述した形状および位置に形成する。
【0090】
(g)図8および図9に示すように、第3のキャパシタ電極40、第4のキャパシタ電極42および第2の層間絶縁層24の上に、第3のキャパシタ電極40と第4のキャパシタ電極42との間を埋め込むように第3の層間絶縁層44を形成する。
【0091】
(h)次に、第3の層間絶縁層44を貫通するコンタクトホール(図示せず)を形成する。コンタクトホールは、少なくとも図8に示す第3のコンタクト領域34および第4のコンタクト領域36の位置に形成する。コンタクトホールを埋め込むようにプラグ層(図示せず)を形成する。プラグ層および第3の層間絶縁層44の上に、第3の配線層(図示せず)を形成する。
【0092】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、第1および第2の実施の形態にかかる半導体装置の製造方法の有する特徴と実質的に同じ特徴を有する。
【0093】
以上、本発明の実施の形態の例について述べたが、本発明はこれらに限定されず、その要旨の範囲内で各種の態様を取りうる。たとえば、本実施の形態では、第1のキャパシタ電極20および第2のキャパシタ電極22を、第1の配線層と同じ層に形成する例について述べたが、第1のキャパシタ電極20および第2のキャパシタ電極22は、第1の配線層よりも上あるいは下の配線層と同じ層に形成することができる。配線層とは、たとえば半導体素子の導電層なども含む。半導体素子の導電層とは、たとえばMOSトランジスタにおけるゲート電極の形成されている層などである。また、第1および第2の実施の形態では、キャパシタ電極を形成する層を2層以上とすることができる。第3の実施の形態では、キャパシタ電極を形成する層を3層以上とすることができる。
【図面の簡単な説明】
【図1】第1の実施の形態にかかる半導体装置の要部の平面図。
【図2】図1におけるA−A線に沿った部分を示す断面図。
【図3】第2の実施の形態にかかる半導体装置の要部の平面図。
【図4】図3におけるA−A線に沿った部分を示す断面図。
【図5】第2の実施の形態の変形例にかかる半導体装置の要部の平面図。
【図6】図5におけるA−A線に沿った部分を示す断面図。
【図7】第3の実施の形態にかかる半導体装置の要部の平面図。
【図8】第3の実施の形態にかかる半導体装置の要部の平面図。
【図9】図7および図8におけるA−A線に沿った部分を示す断面図。
【符号の説明】
10 半導体層、 12 第1の層間絶縁層、 20 第1のキャパシタ電極、 20a 第1のキャパシタ電極における主軸部、 20b 第1のキャパシタ電極における分岐部、 22 第2のキャパシタ電極、 22a 第2のキャパシタ電極における主軸部、 22b 第2のキャパシタ電極における分岐部、 24 第2の層間絶縁層、 30 第1のコンタクト領域、 32 第2のコンタクト領域、 34 第3のコンタクト領域、 36 第4のコンタクト領域、 40 第3のキャパシタ電極、 40a 第3のキャパシタ電極における主軸部、 40b 第3のキャパシタ電極における分岐部、 42第4のキャパシタ電極、 42a 第4のキャパシタ電極における主軸部、 42b 第4のキャパシタ電極における分岐部、 44 第3の層間絶縁層

Claims (16)

  1. 半導体層と、
    前記半導体層の上方に形成され、相互に対向して配置された第1のキャパシタ電極および第2のキャパシタ電極と、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極の上方に形成され、前記第1のキャパシタ電極と前記第2のキャパシタ電極との間を埋め込む層間絶縁層と、を含み、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極は、屈曲または湾曲して形成され、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極の対向する側面と、その間に配置された前記層間絶縁層と、によってキャパシタが構成されている、半導体装置。
  2. 請求項1において、
    前記第1のキャパシタ電極、前記第2のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成されている、半導体装置。
  3. 請求項1または2において、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極は、櫛型形状を有する、半導体装置。
  4. 請求項1または2において、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極は、渦巻型形状を有する、半導体装置。
  5. 半導体層と、
    前記半導体層の上方に形成され、相互に対向して配置された第1のキャパシタ電極および第2のキャパシタ電極と、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極の上方に形成され、前記第1のキャパシタ電極と前記第2のキャパシタ電極との間を埋め込む第1の層間絶縁層と、
    前記第1の層間絶縁層の上方に形成され、相互に対向して配置された第3のキャパシタ電極および第4のキャパシタ電極と、
    前記第1の層間絶縁層、前記第3のキャパシタ電極および前記第4のキャパシタ電極の上方に形成され、前記第3のキャパシタ電極と前記第4のキャパシタ電極との間を埋め込む第2の層間絶縁層と、を含み、
    前記第1ないし第4のキャパシタ電極は、屈曲または湾曲して形成され、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極の対向する側面と、その間に配置された前記第1の層間絶縁層と、によってキャパシタが構成され、
    前記第3のキャパシタ電極および前記第4のキャパシタ電極の対向する側面と、その間に配置された前記第2の層間絶縁層と、によってキャパシタが構成され、
    対向する前記第1のキャパシタ電極の上面および前記第3のキャパシタ電極の下面と、その間に配置された前記第1の層間絶縁層と、によってキャパシタが構成され、
    対向する前記第2のキャパシタ電極の上面および前記第4のキャパシタ電極の下面と、その間に配置された前記第1の層間絶縁層と、によってキャパシタが構成されている、半導体装置。
  6. 請求項5において、
    前記第1のキャパシタ電極、前記第2のキャパシタ電極および前記第1の層間絶縁層は、前記第1の層間絶縁層とは異なる層間絶縁層の上方に形成されている、半導体装置。
  7. 請求項5または6において、
    前記第1ないし第4のキャパシタ電極は、櫛型形状を有する、半導体装置。
  8. 請求項5または6において、
    前記第1ないし第4のキャパシタ電極は、渦巻型形状を有する、半導体装置。
  9. 半導体層の上方に、第1のキャパシタ電極および第2のキャパシタ電極を配線層の形成プロセスと同じプロセスで形成する工程と、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極の上方に、前記第1のキャパシタ電極と前記第2のキャパシタ電極との間を埋め込むように層間絶縁層を形成する工程と、を含む、半導体装置の製造方法。
  10. 請求項9において、
    前記第1のキャパシタ電極、前記第2のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成される、半導体装置の製造方法。
  11. 請求項9または10において、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極は、櫛型に形成される、半導体装置の製造方法。
  12. 請求項9または10において、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極は、渦巻型に形成される、半導体装置の製造方法。
  13. 半導体層の上方に、第1のキャパシタ電極および第2のキャパシタ電極を第1の配線層の形成プロセスと同じプロセスで形成する工程と、前記第1のキャパシタ電極および前記第2のキャパシタ電極の上方に、前記第1のキャパシタ電極と前記第2のキャパシタ電極との間を埋め込むように第1の層間絶縁層を形成する工程と、
    前記第1の層間絶縁層の上方に、第3のキャパシタ電極および第4のキャパシタ電極を第2の配線層の形成プロセスと同じプロセスで形成する工程と、
    前記第1の層間絶縁層、前記第3のキャパシタ電極および前記第4のキャパシタ電極の上方に、前記第3のキャパシタ電極と前記第4のキャパシタ電極との間を埋め込むように第2の層間絶縁層を形成する工程と、を含む、半導体装置の製造方法。
  14. 請求項13において、
    前記第1のキャパシタ電極、前記第2のキャパシタ電極および前記第1の層間絶縁層は、前記第1の層間絶縁層とは異なる層間絶縁層の上方に形成される、半導体装置の製造方法。
  15. 請求項13または14において、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極は、櫛型に形成される、半導体装置の製造方法。
  16. 請求項13または14において、
    前記第1のキャパシタ電極および前記第2のキャパシタ電極は、渦巻型に形成される、半導体装置の製造方法。
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