JP2005005647A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】簡易なプロセスで容量の大きいキャパシタを有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体層１０と、半導体層１０の上方に形成され、相互に対向して配置された第１のキャパシタ電極２０および第２のキャパシタ電極２２と、第１のキャパシタ電極２０および第２のキャパシタ電極２２の上方に形成され、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込む層間絶縁層２４と、を含み、第１のキャパシタ電極２０および第２のキャパシタ電極２２は、屈曲または湾曲して形成され、第１のキャパシタ電極２０および第２のキャパシタ電極２２の対向する側面と、その間に配置された層間絶縁層２４と、によってキャパシタが構成されている。
【選択図】 図１
【解決手段】半導体装置は、半導体層１０と、半導体層１０の上方に形成され、相互に対向して配置された第１のキャパシタ電極２０および第２のキャパシタ電極２２と、第１のキャパシタ電極２０および第２のキャパシタ電極２２の上方に形成され、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込む層間絶縁層２４と、を含み、第１のキャパシタ電極２０および第２のキャパシタ電極２２は、屈曲または湾曲して形成され、第１のキャパシタ電極２０および第２のキャパシタ電極２２の対向する側面と、その間に配置された層間絶縁層２４と、によってキャパシタが構成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に、キャパシタを有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
半導体装置では一般に、トランジスタなどの能動素子と、抵抗やキャパシタなどの受動素子とを組み合わせて回路が構成されている。
【０００３】
このようなキャパシタとしては、一方のキャパシタ電極（下部電極）の上に、絶縁膜を介して、他方のキャパシタ電極（上部電極）が形成されているものが知られている。この場合、下部電極、絶縁膜および上部電極のそれぞれを別々の工程によって形成するので、半導体装置の製造工程数が増加する。
【０００４】
大容量のキャパシタを形成するための手段として、特開平１０−２１４９３７号公報には、半導体装置のキャパシタの一方の電極を半導体基板上に形成し、この一方の電極と隣接して他方の電極を形成し、それぞれの電極の対向する側面およびその間に介在する絶縁膜によってキャパシタを主に構成し、さらに、キャパシタの一方の電極をバイポーラトランジスタのベース引き出し電極と同層となる同一材料にて形成し、他方の電極を前記バイポーラトランジスタのエミッタ引き出し電極と同層の同一材料にて形成する手段が提案されている。
【０００５】
この手段において大容量のキャパシタを形成するには、複数のキャパシタを並列に配置し、キャパシタごとにコンタクト領域を形成する。その結果、コンタクト領域の占有面積が大きくなる。また、この手段においては、一方のキャパシタ電極と他方のキャパシタ電極は別の工程で形成される。
【０００６】
【特許文献１】
特開平１０−２１４９３７号公報
【０００７】
【発明が解決しようとする課題】
本発明の目的は、簡易なプロセスで容量の大きいキャパシタを有する半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
１．本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成され、相互に対向して配置された第１のキャパシタ電極および第２のキャパシタ電極と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に形成されている前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込む層間絶縁層と、を含み、
前記第１のキャパシタ電極および前記第２のキャパシタ電極は、屈曲または湾曲して形成され、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の対向する側面と、その間に配置された前記層間絶縁層と、によってキャパシタが構成されている。
【０００９】
この半導体装置によれば、前記第１のキャパシタ電極および前記第２のキャパシタ電極がそれぞれ屈曲あるいは湾曲して形成され、前記第１のキャパシタ電極および前記第２のキャパシタ電極の対向する側面と、その間に配置された前記層間絶縁層と、によってキャパシタが構成されている。そのため、キャパシタ領域の面積を増加させることなく、キャパシタの電極間の対向部分の面積を増加させることができる。したがって、本実施の形態にかかる半導体装置は、キャパシタ領域の面積を一定として比較すると、より大容量のキャパシタを有することができる。
【００１０】
本発明にかかる半導体装置においては、前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成されていることができる。
【００１１】
本発明にかかる半導体装置においては、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、櫛型形状を有することができる。
【００１２】
本発明にかかる半導体装置においては、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、渦巻型形状を有することができる。
【００１３】
２．本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成され、相互に対向して配置された第１のキャパシタ電極および第２のキャパシタ電極と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に形成され、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込む第１の層間絶縁層と、
前記第１の層間絶縁層の上方に形成され、相互に対向して配置された第３のキャパシタ電極および第４のキャパシタ電極と、
前記第１の層間絶縁層、前記第３のキャパシタ電極および前記第４のキャパシタ電極の上方に形成され、前記第３のキャパシタ電極と前記第４のキャパシタ電極との間を埋め込む第２の層間絶縁層と、を含み、
前記第１ないし第４のキャパシタ電極は、屈曲または湾曲して形成され、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の対向する側面と、その間に配置された前記第１の層間絶縁層と、によってキャパシタが構成され（第１のキャパシタ）、
前記第３のキャパシタ電極および前記第４のキャパシタ電極の対向する側面と、その間に配置された前記第２の層間絶縁層と、によってキャパシタが構成され（第２のキャパシタ）、
対向する前記第１のキャパシタ電極の上面および前記第３のキャパシタ電極の下面と、その間に配置された前記第１の層間絶縁層と、によってキャパシタが構成され（第３のキャパシタ）、
対向する前記第２のキャパシタ電極の上面および前記第４のキャパシタ電極の下面と、その間に配置された前記第１の層間絶縁層と、によってキャパシタが構成されている（第４のキャパシタ）。
【００１４】
この半導体装置によれば、キャパシタは、前述した第１から第４のキャパシタから構成されているため、１対のキャパシタ電極の側面のみから構成されるキャパシタに比べ、容量の大きなキャパシタを有することができる。
【００１５】
本発明にかかる半導体装置において、前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記第１の層間絶縁層は、前記第１の層間絶縁層とは異なる層間絶縁層の上方に形成されていることができる。
【００１６】
本発明にかかる半導体装置において、前記第１ないし第４のキャパシタ電極は、櫛型形状を有することができる。
【００１７】
本発明にかかる半導体装置において、前記第１ないし第４のキャパシタ電極は、渦巻型形状を有することができる。
【００１８】
３．本発明にかかる半導体装置の製造方法は、
半導体層の上方に、第１のキャパシタ電極および第２のキャパシタ電極を配線層の形成プロセスと同じプロセスで形成する工程と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込むように層間絶縁層を形成する工程と、を含む。
【００１９】
この半導体装置の製造方法によれば、第１の配線層の形成プロセスと同じプロセスでキャパシタを形成することにより、半導体装置の製造工程数を増加させることなく、所望の半導体装置を形成することができる。
【００２０】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成されることができる。
【００２１】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、櫛型に形成されることができる。
【００２２】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、渦巻型に形成されることができる。
【００２３】
４．本発明にかかる半導体装置の製造方法は、
半導体層の上方に、第１のキャパシタ電極および第２のキャパシタ電極を第１の配線層の形成プロセスと同じプロセスで形成する工程と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込むように第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層の上方に、第３のキャパシタ電極および第４のキャパシタ電極を第２の配線層の形成プロセスと同じプロセスで形成する工程と、
前記第１の層間絶縁層、前記第３のキャパシタ電極および前記第４のキャパシタ電極の上方に、前記第３のキャパシタ電極と前記第４のキャパシタ電極との間を埋め込むように第２の層間絶縁層を形成する工程と、を含む。
【００２４】
この半導体装置の製造方法によれば、第１の配線層の形成プロセスと同じプロセスでキャパシタを形成することにより、半導体装置の製造工程数を増加させることなく、所望の半導体装置を形成することができる。
【００２５】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記第１の層間絶縁層は、前記第１の層間絶縁層とは異なる層間絶縁層の上方に形成されることができる。
【００２６】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、櫛型に形成されることができる。
【００２７】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、渦巻型に形成されることができる。
【００２８】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２９】
１．第１の実施の形態
１−１．半導体装置
図１は、本実施の形態にかかる半導体装置の要部の平面図を示すものであり、図２は、図１におけるＡ−Ａ線に沿った部分を示す断面図である。図１は、図２における第２の層間絶縁層２４の図示を省略したものである。
【００３０】
本実施の形態にかかる半導体装置は、半導体層１０と、第１の層間絶縁層１２と、第１のキャパシタ電極２０と、第２のキャパシタ電極２２と、第２の層間絶縁層２４と、を含む。半導体層１０には、半導体素子（図示せず）が形成されている。半導体層１０は、少なくともシリコンを含み、シリコン、シリコン−ゲルマニウムなどで構成される。半導体層１０は、バルク状のシリコン基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板におけるシリコン層であることができる。半導体素子は、たとえばＭＯＳトランジスタなどである。
【００３１】
半導体層１０の上には、第１の層間絶縁層１２が形成されている。第１の層間絶縁層１２の上には、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層（図示せず）が形成されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、それぞれ櫛型に形成されている。第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて噛み合わされるように配置されている。
【００３２】
具体的には、第１のキャパシタ電極２０は、第１の方向に延在する主軸部２０ａと、第１の方向に直交する第２の方向に延在する分岐部２０ｂと、を有する。第２のキャパシタ電極２２は、第１の方向に延在する主軸部２２ａと、第１の方向に直交する第２の方向に延在する分岐部２２ｂと、を有する。第１のキャパシタ電極２０における分岐部２０ｂと第２のキャパシタ電極２２における分岐部２２ｂとは、それぞれが交互に、所定の間隔をあけて配置されている。第１のキャパシタ電極２０における主軸部２０ａは、第２のキャパシタ電極２２における分岐部２２ｂと、所定の間隔をあけて配置されている。第２のキャパシタ電極２２における主軸部２２ａは、第１のキャパシタ電極２０における分岐部２０ｂと、所定の間隔をあけて配置されている。第１のキャパシタ電極２０における分岐部２０ｂと第２のキャパシタ電極２２における分岐部２２ｂとの間隔、第１のキャパシタ電極２０における主軸部２０ａと第２のキャパシタ電極２２における分岐部２２ｂとの間隔、および、第２のキャパシタ電極２２における主軸部２２ａと第１のキャパシタ電極２０における分岐部２０ｂとの間隔は、より狭い方がキャパシタの容量値を大きくすることができる。かかる間隔は、たとえば、デザインルールで定まる最小の間隔とすることができる。第１のキャパシタ電極２０の分岐部２０ｂおよび第２のキャパシタ電極２２の分岐部２２ｂは、図示の例ではそれぞれ４本であるが、それぞれ２本以上ならば所望のキャパシタを構成することができる。
【００３３】
第１のキャパシタ電極２０は、第１のコンタクト領域３０を有する。第１のコンタクト領域３０は、たとえば、主軸部２０ａを基準として分岐部２０ｂが分岐している方向と反対方向に分岐するように、かつ第１のキャパシタ電極２０が左右対称となるような位置に形成されている。第２のキャパシタ電極２２は、第２のコンタクト領域３２を有する。第２のコンタクト領域３２は、たとえば、主軸部２２ａを基準として分岐部２２ｂが分岐している方向と反対方向に分岐するように、かつ第２のキャパシタ電極２２が左右対称となるような位置に形成されている。第１のコンタクト領域３０および第２のコンタクト領域３２は、図示の例ではそれぞれ１つであるが、２つ以上形成することもできる。
【００３４】
第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上には、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込むように第２の層間絶縁層２４が形成されている。第２の層間絶縁層２４の上には、第２の配線層（図示せず）が形成されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、第１のコンタクト領域３０および第２のコンタクト領域３２において、たとえば第２の配線層と電気的に接続されている。
【００３５】
第１のキャパシタ電極２０と第２のキャパシタ電極２２の対向する側面およびその間に配置された第２の層間絶縁層２４によって、キャパシタが構成されている。
【００３６】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【００３７】
本実施の形態にかかる半導体装置は、第１のキャパシタ電極２０および第２のキャパシタ電極２２がそれぞれ櫛型に形成され、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて噛み合わされるように配置されている。その結果、大容量のキャパシタを構成できる。
【００３８】
一般に、キャパシタの容量値Ｃは、
Ｃ＝｛（ε×ε０）／ｄ｝×Ｓ
（ε：誘電体の誘電率、ε０：真空中の誘電率、ｄ：誘電体の膜厚、Ｓ：キャパシタ電極の対向部分の面積）となり、キャパシタの容量値Ｃはキャパシタ電極の対向部分の面積Ｓに比例する。本実施の形態にかかる半導体装置は、第１のキャパシタ電極２０および第２のキャパシタ電極２２がそれぞれ櫛型に形成され、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２とが、所定の間隔をあけて噛み合わされるように配置されている。そのため、キャパシタ領域の面積を増加させることなく、キャパシタの電極間の対向部分の面積を増加させることができる。したがって、本実施の形態にかかる半導体装置は、キャパシタ領域の面積を一定として比較すると、より大容量のキャパシタを有することができる。
【００３９】
また、第１のキャパシタ電極２０における第１のコンタクト領域３０および第２のキャパシタ電極２２における第２のコンタクト領域３２は、それぞれ少なくとも１つ形成されていれば、所望のキャパシタを形成することができる。第１のコンタクト領域３０および第２のコンタクト領域３２の数を必要最小限とすることができる。その結果、本実施の形態にかかる半導体装置におけるキャパシタ領域を微細化することができる。また、キャパシタ領域におけるコンタクト領域の占有面積を減少させることができるため、キャパシタ電極の占有面積を増加させることができる。その結果、キャパシタ電極間の対向部分の面積をより大きくすることができる。したがって、本実施の形態にかかる半導体装置は、より大容量のキャパシタを有することができる。
【００４０】
１−２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図１および図２を参照しながら説明する。
【００４１】
（ａ）まず、半導体層１０にＭＯＳトランジスタなどの半導体素子（図示せず）を形成する。
【００４２】
（ｂ）次に、図２に示すように、半導体素子が形成された半導体層１０の上に、第１の層間絶縁層１２を形成する。第１の層間絶縁層１２は、たとえばＣＶＤ法などによって形成できる。また、第１の層間絶縁層１２としては、たとえば酸化シリコンなどを用いることができる。
【００４３】
（ｃ）次に、第１の層間絶縁層１２の上に、第１のキャパシタ電極２０および第２のキャパシタ電極２２を第１の配線層（図示せず）の形成プロセスと同じプロセスで形成する。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、前述した形状および位置に形成する。第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層は、たとえば以下のような工程で形成することができる。まず、第１の層間絶縁層１２の表面全面に導電層を形成する。次いで、導電層をリソグラフィおよびエッチングによってパターニングして、所望の第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層を形成する。第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層の材質としては、たとえばアルミニウム、アルミニウム合金、銅、銅合金などを用いることができる。
【００４４】
（ｄ）図１および図２に示すように、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上に、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込むように第２の層間絶縁層２４を形成する。第２の層間絶縁層２４は、たとえばＣＶＤ法などによって形成できる。
また、第２の層間絶縁層２４としては、たとえば酸化シリコンなどを用いることができる。
【００４５】
（ｅ）次に、第２の層間絶縁層２４を貫通するコンタクトホール（図示せず）を形成する。コンタクトホールは、少なくとも図１に示す第１のコンタクト領域３０および第２のコンタクト領域３２の位置に形成する。コンタクトホールは、たとえばドライエッチングなどによって形成できる。コンタクトホールを埋め込むようにプラグ層（図示せず）を形成する。プラグ層および第２の層間絶縁層２４の上に、第２の配線層（図示せず）を形成する。プラグ層および第２の配線層は、たとえば以下のような工程で形成することができる。まずＣＶＤ法などによりプラグ層となる導電層を全面に形成し、化学的機械的研磨（ＣＭＰ）によって表面を研磨・平坦化することで、コンタクトホールに埋め込まれたプラグ層を形成する。次に、スパッタリングやＣＶＤ法などにより第２の配線層となる導電層を全面に形成し、リソグラフィとドライエッチングを用いてパターニングを施し、所望の第２の配線層を形成する。たとえば、プラグ層にはタングステンを用いることができる。
【００４６】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、以下の特徴を有する。
【００４７】
本実施の形態にかかる製造方法によれば、第１の配線層の形成プロセスと同じプロセスでキャパシタを形成することにより、半導体装置の製造工程数を増加させることなく、所望の半導体装置を形成することができる。
【００４８】
２．第２の実施の形態
２−１．半導体装置
図３は、本実施の形態にかかる半導体装置の要部の平面図を示すものであり、図４は、図３におけるＡ−Ａ線に沿った部分を示す断面図である。図３は、図４における第２の層間絶縁層２４の図示を省略したものである。図３および図４において、図１および図２と実質的に同じ機能を有する部材には同じ符号を付して、その詳細な説明を省略する。
【００４９】
本実施の形態にかかる半導体装置は、半導体層１０と、第１の層間絶縁層１２と、第１のキャパシタ電極２０と、第２のキャパシタ電極２２と、第２の層間絶縁層２４と、を含む。半導体層１０には、半導体素子（図示せず）が形成されている。
【００５０】
半導体層１０の上には、第１の層間絶縁層１２が形成されている。第１の層間絶縁層１２の上には、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層（図示せず）が形成されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、それぞれ曲線状の渦巻型に形成されている。
第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて配置されている。
【００５１】
第１のキャパシタ電極２０は、第１のコンタクト領域３０を有する。第２のキャパシタ電極２２は、第２のコンタクト領域３２を有する。第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上には、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込む第２の層間絶縁層２４が形成されている。第２の層間絶縁層２４の上には、第２の配線層（図示せず）が形成されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、第１のコンタクト領域３０および第２のコンタクト領域３２において、たとえば第２の配線層と電気的に接続されている。
【００５２】
第１のキャパシタ電極２０と第２のキャパシタ電極２２の対向する側面およびその間に配置された第２の層間絶縁層２４によって、キャパシタが構成されている。
【００５３】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【００５４】
本実施の形態にかかる半導体装置は、第１のキャパシタ電極２０および第２のキャパシタ電極２２がそれぞれ渦巻型に形成され、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２とが、所定の間隔をあけて配置されている。そのため、キャパシタ領域の面積を増加させることなく、キャパシタの電極間の対向部分の面積を増加させることができる。したがって、本実施の形態にかかる半導体装置は、キャパシタ領域の面積を一定として比較すると、より大容量のキャパシタを有することができる。
【００５５】
また、第１のキャパシタ電極２０における第１のコンタクト領域３０および第２のキャパシタ電極２２における第２のコンタクト領域３２は、それぞれ少なくとも１つ形成されていれば、所望のキャパシタを形成することができる。第１のコンタクト領域３０および第２のコンタクト領域３２の数を必要最小限とすることができる。その結果、本実施の形態にかかる半導体装置におけるキャパシタ領域を微細化することができる。また、キャパシタ領域におけるコンタクト領域の占有面積を減少させることができるため、キャパシタ電極の占有面積を増加させることができる。その結果、キャパシタ電極間の対向部分の面積をより大きくすることができる。したがって、本実施の形態にかかる半導体装置は、大容量のキャパシタを有することができる。
【００５６】
２−２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図３および図４を参照しながら説明する。第１の実施の形態と実質的に同じ工程については、その詳細な説明を省略する。
【００５７】
（ａ）まず、半導体層１０にＭＯＳトランジスタなどの半導体素子（図示せず）を形成する。
【００５８】
（ｂ）次に、図４に示すように、半導体素子が形成された半導体層１０の上に、第１の層間絶縁層１２を形成する。
【００５９】
（ｃ）次に、第１の層間絶縁層１２の上に、第１のキャパシタ電極２０および第２のキャパシタ電極２２を第１の配線層（図示せず）の形成プロセスと同じプロセスで形成する。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、前述した形状および位置に形成する。
【００６０】
（ｄ）図３および図４に示すように、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上に、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込むように第２の層間絶縁層２４を形成する。
【００６１】
（ｅ）次に、第２の層間絶縁層２４を貫通するコンタクトホール（図示せず）を形成する。コンタクトホールは、少なくとも図３に示す第１のコンタクト領域３０および第２のコンタクト領域３２の位置に形成する。コンタクトホールを埋め込むようにプラグ層（図示せず）を形成する。プラグ層および第２の層間絶縁層２４の上に、第２の配線層（図示せず）を形成する。
【００６２】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、第１の実施の形態の特徴と実質的に同じ特徴を有する。
【００６３】
２−３．変形例
２−３−１．半導体装置
図５は、本変形例にかかる半導体装置の要部の平面図を示すものであり、図６は、図５におけるＡ−Ａ線に沿った部分を示す断面図である。図５は、図６における第２の層間絶縁層２４の図示を省略したものである。図５および図６において、図３および図４と実質的に同じ機能を有する部材には同じ符号を付して、その詳細な説明を省略する。
【００６４】
本変形例にかかる半導体装置においては、第１のキャパシタ電極２０および第２のキャパシタ電極２２は、図５に示すように、直線状の渦巻型に形成されている。第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて配置されている。それ以外の構成については、２−１．で述べた半導体装置と同様である。
【００６５】
本変形例にかかる半導体装置は、２−１．で述べた半導体装置と実質的に同じ特徴を有する。
【００６６】
２−３−２．半導体装置の製造方法
本変形例にかかる半導体装置の製造方法においては、２−２．で述べた半導体装置の製造方法における工程（ｃ）において、第１のキャパシタ電極２０および第２のキャパシタ電極２２を、直線状の渦巻型に形成し、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２を、所定の間隔をあけて配置する。それ以外の工程については、２−２．で述べた半導体装置の製造方法と同様である。
【００６７】
本変形例にかかる半導体装置の製造方法は、２−２．で述べた半導体装置の製造方法と実質的に同じ特徴を有する。
【００６８】
３．第３の実施の形態
３−１．半導体装置
図７および図８は、本実施の形態にかかる半導体装置の要部の平面図を示すものであり、図９は、図７および図８におけるＡ−Ａ線に沿った部分を示す断面図である。図７は、図９における第２の層間絶縁層２４、第３の層間絶縁層４４、第３のキャパシタ電極４０および第４のキャパシタ電極４２の図示を省略したものであり、図８は、図９における第３の層間絶縁層４４の図示を省略したものである。図７ないし図９において、図１および図２と実質的に同じ機能を有する部材には同じ符号を付して、その詳細な説明を省略する。
【００６９】
本実施の形態にかかる半導体装置は、半導体層１０と、第１の層間絶縁層１２と、第１のキャパシタ電極２０と、第２のキャパシタ電極２２と、第２の層間絶縁層２４と、第３のキャパシタ電極４０と、第４のキャパシタ電極４２と、第３の層間絶縁層４４と、を含む。半導体層１０には、半導体素子（図示せず）が形成されている。
【００７０】
半導体層１０の上には、第１の層間絶縁層１２が形成されている。第１の層間絶縁層１２の上には、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層（図示せず）が形成されている。第１の実施の形態で述べたように、第１のキャパシタ電極２０および第２のキャパシタ電極２２は、それぞれ櫛型に形成され、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて噛み合わされるように配置されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、第２の実施の形態で述べたように、曲線状あるいは直線状の渦巻型形状を有することもできる。
【００７１】
第１のキャパシタ電極２０は、第１のコンタクト領域３０を有する。第１のコンタクト領域３０は、たとえば、第１のキャパシタ電極２０における主軸部２０ａの左端部に形成されている。第２のキャパシタ電極２２は、第２のコンタクト領域３２を有する。第２のコンタクト領域３２は、たとえば、第２のキャパシタ電極における主軸部２２ａの右端部に形成されている。第１のコンタクト領域３０および第２のコンタクト領域３２は、図示の例ではそれぞれ１つであるが、２つ以上形成することもできる。
【００７２】
第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上には、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込む第２の層間絶縁層２４が形成されている。第２の層間絶縁層２４の上には、第３のキャパシタ電極４０、第４のキャパシタ電極４２および第２の配線層（図示せず）が形成されている。
【００７３】
第３のキャパシタ電極４０および第４のキャパシタ電極４２は、第１のキャパシタ電極２０および第２のキャパシタ電極２２と同様に、それぞれ櫛型に形成され、かつ第３のキャパシタ電極４０と第４のキャパシタ電極４２とは、所定の間隔をあけて噛み合わされるように配置されている。第３のキャパシタ電極４０の分岐部４０ｂおよび第４のキャパシタ電極４２の分岐部４２ｂは、図示の例ではそれぞれ４本であるが、それぞれ２本以上ならば所望のキャパシタを構成することができる。第３のキャパシタ電極４０および第４のキャパシタ電極４２は、第２の実施の形態で述べたように、曲線状あるいは直線状の渦巻型形状を有することもできる。
【００７４】
第３のキャパシタ電極４０は、第２のコンタクト領域３２および第３のコンタクト領域３４を有する。第２のコンタクト領域３２は、たとえば、第３のキャパシタ電極４０における分岐部４０ｂの端部に形成されている。第３のコンタクト領域３４は、たとえば、主軸部２０ａを基準として分岐部２０ｂが分岐している方向と反対方向に分岐するように、かつ第１のキャパシタ電極２０が左右対称となるような位置に形成されている。
【００７５】
第４のキャパシタ電極４２は、第１のコンタクト領域３０および第４のコンタクト領域３６を有する。第１のコンタクト領域３０は、たとえば、第４のキャパシタ電極４０における分岐部４２ｂの端部に形成されている。第４のコンタクト領域３６は、たとえば、主軸部２２ａを基準として分岐部２２ｂが分岐している方向と反対方向に分岐するように、かつ第２のキャパシタ電極２２が左右対称となるような位置に形成されている。
【００７６】
第３のキャパシタ電極４０、第４のキャパシタ電極４２および第２の層間絶縁層２４の上には、第３のキャパシタ電極４０と第４のキャパシタ電極４２との間を埋め込む第３の層間絶縁層４４が形成されている。第３の層間絶縁層４４の上には、第３の配線層（図示せず）が形成されている。第３のキャパシタ電極４０および第４のキャパシタ電極４２は、第１のコンタクト領域３０および第２のコンタクト領域３２において、たとえば第３の配線層と電気的に接続されている。
【００７７】
たとえば、第１のキャパシタ電極２０は、第１のコンタクト領域３０において、第４のキャパシタ電極４２と電気的に接続される。第２のキャパシタ電極２２は、第２のコンタクト領域３２において、第３のキャパシタ電極４０と電気的に接続される。
【００７８】
この場合には、第１のキャパシタ電極２０と第２のキャパシタ電極２２の対向する側面およびその間に配置された第２の層間絶縁層２４によって、第１のキャパシタが構成される。第３のキャパシタ電極４０と第４のキャパシタ電極４２の対向する側面およびその間に配置された第３の層間絶縁層４４によって、第２のキャパシタが構成される。対向する第１のキャパシタ電極２０の上面および第４の電極４２の下面と、その間に配置された第２の層間絶縁層２４によって、第３のキャパシタが構成される。対向する第２のキャパシタ電極２２の上面と第３の電極４０の下面およびその間に配置された第２の層間絶縁層２４によって、第４のキャパシタが構成される。したがって全体として見ると、本実施の形態におけるキャパシタは、これらの第１ないし第４のキャパシタから構成される。
【００７９】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【００８０】
本実施の形態にかかる半導体装置は、前述した第１から第４のキャパシタから構成されているため、第１および第２の実施例のようなキャパシタ電極の側面のみから構成されるキャパシタに比べ、容量の大きなキャパシタを有することができる。
【００８１】
また、キャパシタ電極の上面および下面から構成されるキャパシタ（前述の第３および第４のキャパシタ）におけるキャパシタ電極間の層間絶縁層は、厚みをコントロールすることが比較的容易である。その結果、上下方向のキャパシタ電極間の距離を短くすることができるため、キャパシタの容量を大きくすることが可能である。
【００８２】
さらに、本実施の形態にかかる半導体装置は、第１および第２の実施の形態にかかる半導体装置と実質的に同じ特徴を有する。
【００８３】
３−２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図７ないし図９を参照しながら説明する。第１の実施の形態と実質的に同じ工程については、その詳細な説明を省略する。
【００８４】
（ａ）まず、半導体層１０にＭＯＳトランジスタなどの半導体素子（図示せず）を形成する。
【００８５】
（ｂ）次に、図９に示すように、半導体素子が形成された半導体層１０の上に、第１の層間絶縁層１２を形成する。
【００８６】
（ｃ）次に、第１の層間絶縁層１２の上に、第１のキャパシタ電極２０および第２のキャパシタ電極２２を第１の配線層（図示せず）の形成プロセスと同じプロセスで形成する。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、前述した形状および位置に形成する。
【００８７】
（ｄ）図７および図９に示すように、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上に、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込む第２の層間絶縁層２４を形成する。
【００８８】
（ｅ）次に、第２の層間絶縁層２４を貫通するコンタクトホール（図示せず）を形成する。コンタクトホールは、少なくとも図７に示す第１のコンタクト領域３０および第２のコンタクト領域３２の位置に形成する。コンタクトホールを埋め込むようにプラグ層（図示せず）を形成する。
【００８９】
（ｆ）プラグ層および第２の層間絶縁層２４の上に、第３のキャパシタ電極４０および第４のキャパシタ電極４２を第２の配線層（図示せず）の形成プロセスと同じプロセスで形成する。第３のキャパシタ電極４０および第４のキャパシタ電極４２は、前述した形状および位置に形成する。
【００９０】
（ｇ）図８および図９に示すように、第３のキャパシタ電極４０、第４のキャパシタ電極４２および第２の層間絶縁層２４の上に、第３のキャパシタ電極４０と第４のキャパシタ電極４２との間を埋め込むように第３の層間絶縁層４４を形成する。
【００９１】
（ｈ）次に、第３の層間絶縁層４４を貫通するコンタクトホール（図示せず）を形成する。コンタクトホールは、少なくとも図８に示す第３のコンタクト領域３４および第４のコンタクト領域３６の位置に形成する。コンタクトホールを埋め込むようにプラグ層（図示せず）を形成する。プラグ層および第３の層間絶縁層４４の上に、第３の配線層（図示せず）を形成する。
【００９２】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、第１および第２の実施の形態にかかる半導体装置の製造方法の有する特徴と実質的に同じ特徴を有する。
【００９３】
以上、本発明の実施の形態の例について述べたが、本発明はこれらに限定されず、その要旨の範囲内で各種の態様を取りうる。たとえば、本実施の形態では、第１のキャパシタ電極２０および第２のキャパシタ電極２２を、第１の配線層と同じ層に形成する例について述べたが、第１のキャパシタ電極２０および第２のキャパシタ電極２２は、第１の配線層よりも上あるいは下の配線層と同じ層に形成することができる。配線層とは、たとえば半導体素子の導電層なども含む。半導体素子の導電層とは、たとえばＭＯＳトランジスタにおけるゲート電極の形成されている層などである。また、第１および第２の実施の形態では、キャパシタ電極を形成する層を２層以上とすることができる。第３の実施の形態では、キャパシタ電極を形成する層を３層以上とすることができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体装置の要部の平面図。
【図２】図１におけるＡ−Ａ線に沿った部分を示す断面図。
【図３】第２の実施の形態にかかる半導体装置の要部の平面図。
【図４】図３におけるＡ−Ａ線に沿った部分を示す断面図。
【図５】第２の実施の形態の変形例にかかる半導体装置の要部の平面図。
【図６】図５におけるＡ−Ａ線に沿った部分を示す断面図。
【図７】第３の実施の形態にかかる半導体装置の要部の平面図。
【図８】第３の実施の形態にかかる半導体装置の要部の平面図。
【図９】図７および図８におけるＡ−Ａ線に沿った部分を示す断面図。
【符号の説明】
１０ 半導体層、 １２ 第１の層間絶縁層、 ２０ 第１のキャパシタ電極、 ２０ａ 第１のキャパシタ電極における主軸部、 ２０ｂ 第１のキャパシタ電極における分岐部、 ２２ 第２のキャパシタ電極、 ２２ａ 第２のキャパシタ電極における主軸部、 ２２ｂ 第２のキャパシタ電極における分岐部、 ２４ 第２の層間絶縁層、 ３０ 第１のコンタクト領域、 ３２ 第２のコンタクト領域、 ３４ 第３のコンタクト領域、 ３６ 第４のコンタクト領域、 ４０ 第３のキャパシタ電極、 ４０ａ 第３のキャパシタ電極における主軸部、 ４０ｂ 第３のキャパシタ電極における分岐部、 ４２第４のキャパシタ電極、 ４２ａ 第４のキャパシタ電極における主軸部、 ４２ｂ 第４のキャパシタ電極における分岐部、 ４４ 第３の層間絶縁層
【発明の属する技術分野】
本発明は、半導体装置、特に、キャパシタを有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
半導体装置では一般に、トランジスタなどの能動素子と、抵抗やキャパシタなどの受動素子とを組み合わせて回路が構成されている。
【０００３】
このようなキャパシタとしては、一方のキャパシタ電極（下部電極）の上に、絶縁膜を介して、他方のキャパシタ電極（上部電極）が形成されているものが知られている。この場合、下部電極、絶縁膜および上部電極のそれぞれを別々の工程によって形成するので、半導体装置の製造工程数が増加する。
【０００４】
大容量のキャパシタを形成するための手段として、特開平１０−２１４９３７号公報には、半導体装置のキャパシタの一方の電極を半導体基板上に形成し、この一方の電極と隣接して他方の電極を形成し、それぞれの電極の対向する側面およびその間に介在する絶縁膜によってキャパシタを主に構成し、さらに、キャパシタの一方の電極をバイポーラトランジスタのベース引き出し電極と同層となる同一材料にて形成し、他方の電極を前記バイポーラトランジスタのエミッタ引き出し電極と同層の同一材料にて形成する手段が提案されている。
【０００５】
この手段において大容量のキャパシタを形成するには、複数のキャパシタを並列に配置し、キャパシタごとにコンタクト領域を形成する。その結果、コンタクト領域の占有面積が大きくなる。また、この手段においては、一方のキャパシタ電極と他方のキャパシタ電極は別の工程で形成される。
【０００６】
【特許文献１】
特開平１０−２１４９３７号公報
【０００７】
【発明が解決しようとする課題】
本発明の目的は、簡易なプロセスで容量の大きいキャパシタを有する半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
１．本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成され、相互に対向して配置された第１のキャパシタ電極および第２のキャパシタ電極と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に形成されている前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込む層間絶縁層と、を含み、
前記第１のキャパシタ電極および前記第２のキャパシタ電極は、屈曲または湾曲して形成され、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の対向する側面と、その間に配置された前記層間絶縁層と、によってキャパシタが構成されている。
【０００９】
この半導体装置によれば、前記第１のキャパシタ電極および前記第２のキャパシタ電極がそれぞれ屈曲あるいは湾曲して形成され、前記第１のキャパシタ電極および前記第２のキャパシタ電極の対向する側面と、その間に配置された前記層間絶縁層と、によってキャパシタが構成されている。そのため、キャパシタ領域の面積を増加させることなく、キャパシタの電極間の対向部分の面積を増加させることができる。したがって、本実施の形態にかかる半導体装置は、キャパシタ領域の面積を一定として比較すると、より大容量のキャパシタを有することができる。
【００１０】
本発明にかかる半導体装置においては、前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成されていることができる。
【００１１】
本発明にかかる半導体装置においては、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、櫛型形状を有することができる。
【００１２】
本発明にかかる半導体装置においては、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、渦巻型形状を有することができる。
【００１３】
２．本発明にかかる半導体装置は、
半導体層と、
前記半導体層の上方に形成され、相互に対向して配置された第１のキャパシタ電極および第２のキャパシタ電極と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に形成され、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込む第１の層間絶縁層と、
前記第１の層間絶縁層の上方に形成され、相互に対向して配置された第３のキャパシタ電極および第４のキャパシタ電極と、
前記第１の層間絶縁層、前記第３のキャパシタ電極および前記第４のキャパシタ電極の上方に形成され、前記第３のキャパシタ電極と前記第４のキャパシタ電極との間を埋め込む第２の層間絶縁層と、を含み、
前記第１ないし第４のキャパシタ電極は、屈曲または湾曲して形成され、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の対向する側面と、その間に配置された前記第１の層間絶縁層と、によってキャパシタが構成され（第１のキャパシタ）、
前記第３のキャパシタ電極および前記第４のキャパシタ電極の対向する側面と、その間に配置された前記第２の層間絶縁層と、によってキャパシタが構成され（第２のキャパシタ）、
対向する前記第１のキャパシタ電極の上面および前記第３のキャパシタ電極の下面と、その間に配置された前記第１の層間絶縁層と、によってキャパシタが構成され（第３のキャパシタ）、
対向する前記第２のキャパシタ電極の上面および前記第４のキャパシタ電極の下面と、その間に配置された前記第１の層間絶縁層と、によってキャパシタが構成されている（第４のキャパシタ）。
【００１４】
この半導体装置によれば、キャパシタは、前述した第１から第４のキャパシタから構成されているため、１対のキャパシタ電極の側面のみから構成されるキャパシタに比べ、容量の大きなキャパシタを有することができる。
【００１５】
本発明にかかる半導体装置において、前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記第１の層間絶縁層は、前記第１の層間絶縁層とは異なる層間絶縁層の上方に形成されていることができる。
【００１６】
本発明にかかる半導体装置において、前記第１ないし第４のキャパシタ電極は、櫛型形状を有することができる。
【００１７】
本発明にかかる半導体装置において、前記第１ないし第４のキャパシタ電極は、渦巻型形状を有することができる。
【００１８】
３．本発明にかかる半導体装置の製造方法は、
半導体層の上方に、第１のキャパシタ電極および第２のキャパシタ電極を配線層の形成プロセスと同じプロセスで形成する工程と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込むように層間絶縁層を形成する工程と、を含む。
【００１９】
この半導体装置の製造方法によれば、第１の配線層の形成プロセスと同じプロセスでキャパシタを形成することにより、半導体装置の製造工程数を増加させることなく、所望の半導体装置を形成することができる。
【００２０】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成されることができる。
【００２１】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、櫛型に形成されることができる。
【００２２】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、渦巻型に形成されることができる。
【００２３】
４．本発明にかかる半導体装置の製造方法は、
半導体層の上方に、第１のキャパシタ電極および第２のキャパシタ電極を第１の配線層の形成プロセスと同じプロセスで形成する工程と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込むように第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層の上方に、第３のキャパシタ電極および第４のキャパシタ電極を第２の配線層の形成プロセスと同じプロセスで形成する工程と、
前記第１の層間絶縁層、前記第３のキャパシタ電極および前記第４のキャパシタ電極の上方に、前記第３のキャパシタ電極と前記第４のキャパシタ電極との間を埋め込むように第２の層間絶縁層を形成する工程と、を含む。
【００２４】
この半導体装置の製造方法によれば、第１の配線層の形成プロセスと同じプロセスでキャパシタを形成することにより、半導体装置の製造工程数を増加させることなく、所望の半導体装置を形成することができる。
【００２５】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記第１の層間絶縁層は、前記第１の層間絶縁層とは異なる層間絶縁層の上方に形成されることができる。
【００２６】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、櫛型に形成されることができる。
【００２７】
本発明にかかる半導体装置の製造方法において、前記第１のキャパシタ電極および前記第２のキャパシタ電極は、渦巻型に形成されることができる。
【００２８】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２９】
１．第１の実施の形態
１−１．半導体装置
図１は、本実施の形態にかかる半導体装置の要部の平面図を示すものであり、図２は、図１におけるＡ−Ａ線に沿った部分を示す断面図である。図１は、図２における第２の層間絶縁層２４の図示を省略したものである。
【００３０】
本実施の形態にかかる半導体装置は、半導体層１０と、第１の層間絶縁層１２と、第１のキャパシタ電極２０と、第２のキャパシタ電極２２と、第２の層間絶縁層２４と、を含む。半導体層１０には、半導体素子（図示せず）が形成されている。半導体層１０は、少なくともシリコンを含み、シリコン、シリコン−ゲルマニウムなどで構成される。半導体層１０は、バルク状のシリコン基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板におけるシリコン層であることができる。半導体素子は、たとえばＭＯＳトランジスタなどである。
【００３１】
半導体層１０の上には、第１の層間絶縁層１２が形成されている。第１の層間絶縁層１２の上には、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層（図示せず）が形成されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、それぞれ櫛型に形成されている。第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて噛み合わされるように配置されている。
【００３２】
具体的には、第１のキャパシタ電極２０は、第１の方向に延在する主軸部２０ａと、第１の方向に直交する第２の方向に延在する分岐部２０ｂと、を有する。第２のキャパシタ電極２２は、第１の方向に延在する主軸部２２ａと、第１の方向に直交する第２の方向に延在する分岐部２２ｂと、を有する。第１のキャパシタ電極２０における分岐部２０ｂと第２のキャパシタ電極２２における分岐部２２ｂとは、それぞれが交互に、所定の間隔をあけて配置されている。第１のキャパシタ電極２０における主軸部２０ａは、第２のキャパシタ電極２２における分岐部２２ｂと、所定の間隔をあけて配置されている。第２のキャパシタ電極２２における主軸部２２ａは、第１のキャパシタ電極２０における分岐部２０ｂと、所定の間隔をあけて配置されている。第１のキャパシタ電極２０における分岐部２０ｂと第２のキャパシタ電極２２における分岐部２２ｂとの間隔、第１のキャパシタ電極２０における主軸部２０ａと第２のキャパシタ電極２２における分岐部２２ｂとの間隔、および、第２のキャパシタ電極２２における主軸部２２ａと第１のキャパシタ電極２０における分岐部２０ｂとの間隔は、より狭い方がキャパシタの容量値を大きくすることができる。かかる間隔は、たとえば、デザインルールで定まる最小の間隔とすることができる。第１のキャパシタ電極２０の分岐部２０ｂおよび第２のキャパシタ電極２２の分岐部２２ｂは、図示の例ではそれぞれ４本であるが、それぞれ２本以上ならば所望のキャパシタを構成することができる。
【００３３】
第１のキャパシタ電極２０は、第１のコンタクト領域３０を有する。第１のコンタクト領域３０は、たとえば、主軸部２０ａを基準として分岐部２０ｂが分岐している方向と反対方向に分岐するように、かつ第１のキャパシタ電極２０が左右対称となるような位置に形成されている。第２のキャパシタ電極２２は、第２のコンタクト領域３２を有する。第２のコンタクト領域３２は、たとえば、主軸部２２ａを基準として分岐部２２ｂが分岐している方向と反対方向に分岐するように、かつ第２のキャパシタ電極２２が左右対称となるような位置に形成されている。第１のコンタクト領域３０および第２のコンタクト領域３２は、図示の例ではそれぞれ１つであるが、２つ以上形成することもできる。
【００３４】
第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上には、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込むように第２の層間絶縁層２４が形成されている。第２の層間絶縁層２４の上には、第２の配線層（図示せず）が形成されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、第１のコンタクト領域３０および第２のコンタクト領域３２において、たとえば第２の配線層と電気的に接続されている。
【００３５】
第１のキャパシタ電極２０と第２のキャパシタ電極２２の対向する側面およびその間に配置された第２の層間絶縁層２４によって、キャパシタが構成されている。
【００３６】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【００３７】
本実施の形態にかかる半導体装置は、第１のキャパシタ電極２０および第２のキャパシタ電極２２がそれぞれ櫛型に形成され、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて噛み合わされるように配置されている。その結果、大容量のキャパシタを構成できる。
【００３８】
一般に、キャパシタの容量値Ｃは、
Ｃ＝｛（ε×ε０）／ｄ｝×Ｓ
（ε：誘電体の誘電率、ε０：真空中の誘電率、ｄ：誘電体の膜厚、Ｓ：キャパシタ電極の対向部分の面積）となり、キャパシタの容量値Ｃはキャパシタ電極の対向部分の面積Ｓに比例する。本実施の形態にかかる半導体装置は、第１のキャパシタ電極２０および第２のキャパシタ電極２２がそれぞれ櫛型に形成され、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２とが、所定の間隔をあけて噛み合わされるように配置されている。そのため、キャパシタ領域の面積を増加させることなく、キャパシタの電極間の対向部分の面積を増加させることができる。したがって、本実施の形態にかかる半導体装置は、キャパシタ領域の面積を一定として比較すると、より大容量のキャパシタを有することができる。
【００３９】
また、第１のキャパシタ電極２０における第１のコンタクト領域３０および第２のキャパシタ電極２２における第２のコンタクト領域３２は、それぞれ少なくとも１つ形成されていれば、所望のキャパシタを形成することができる。第１のコンタクト領域３０および第２のコンタクト領域３２の数を必要最小限とすることができる。その結果、本実施の形態にかかる半導体装置におけるキャパシタ領域を微細化することができる。また、キャパシタ領域におけるコンタクト領域の占有面積を減少させることができるため、キャパシタ電極の占有面積を増加させることができる。その結果、キャパシタ電極間の対向部分の面積をより大きくすることができる。したがって、本実施の形態にかかる半導体装置は、より大容量のキャパシタを有することができる。
【００４０】
１−２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図１および図２を参照しながら説明する。
【００４１】
（ａ）まず、半導体層１０にＭＯＳトランジスタなどの半導体素子（図示せず）を形成する。
【００４２】
（ｂ）次に、図２に示すように、半導体素子が形成された半導体層１０の上に、第１の層間絶縁層１２を形成する。第１の層間絶縁層１２は、たとえばＣＶＤ法などによって形成できる。また、第１の層間絶縁層１２としては、たとえば酸化シリコンなどを用いることができる。
【００４３】
（ｃ）次に、第１の層間絶縁層１２の上に、第１のキャパシタ電極２０および第２のキャパシタ電極２２を第１の配線層（図示せず）の形成プロセスと同じプロセスで形成する。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、前述した形状および位置に形成する。第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層は、たとえば以下のような工程で形成することができる。まず、第１の層間絶縁層１２の表面全面に導電層を形成する。次いで、導電層をリソグラフィおよびエッチングによってパターニングして、所望の第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層を形成する。第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層の材質としては、たとえばアルミニウム、アルミニウム合金、銅、銅合金などを用いることができる。
【００４４】
（ｄ）図１および図２に示すように、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上に、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込むように第２の層間絶縁層２４を形成する。第２の層間絶縁層２４は、たとえばＣＶＤ法などによって形成できる。
また、第２の層間絶縁層２４としては、たとえば酸化シリコンなどを用いることができる。
【００４５】
（ｅ）次に、第２の層間絶縁層２４を貫通するコンタクトホール（図示せず）を形成する。コンタクトホールは、少なくとも図１に示す第１のコンタクト領域３０および第２のコンタクト領域３２の位置に形成する。コンタクトホールは、たとえばドライエッチングなどによって形成できる。コンタクトホールを埋め込むようにプラグ層（図示せず）を形成する。プラグ層および第２の層間絶縁層２４の上に、第２の配線層（図示せず）を形成する。プラグ層および第２の配線層は、たとえば以下のような工程で形成することができる。まずＣＶＤ法などによりプラグ層となる導電層を全面に形成し、化学的機械的研磨（ＣＭＰ）によって表面を研磨・平坦化することで、コンタクトホールに埋め込まれたプラグ層を形成する。次に、スパッタリングやＣＶＤ法などにより第２の配線層となる導電層を全面に形成し、リソグラフィとドライエッチングを用いてパターニングを施し、所望の第２の配線層を形成する。たとえば、プラグ層にはタングステンを用いることができる。
【００４６】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、以下の特徴を有する。
【００４７】
本実施の形態にかかる製造方法によれば、第１の配線層の形成プロセスと同じプロセスでキャパシタを形成することにより、半導体装置の製造工程数を増加させることなく、所望の半導体装置を形成することができる。
【００４８】
２．第２の実施の形態
２−１．半導体装置
図３は、本実施の形態にかかる半導体装置の要部の平面図を示すものであり、図４は、図３におけるＡ−Ａ線に沿った部分を示す断面図である。図３は、図４における第２の層間絶縁層２４の図示を省略したものである。図３および図４において、図１および図２と実質的に同じ機能を有する部材には同じ符号を付して、その詳細な説明を省略する。
【００４９】
本実施の形態にかかる半導体装置は、半導体層１０と、第１の層間絶縁層１２と、第１のキャパシタ電極２０と、第２のキャパシタ電極２２と、第２の層間絶縁層２４と、を含む。半導体層１０には、半導体素子（図示せず）が形成されている。
【００５０】
半導体層１０の上には、第１の層間絶縁層１２が形成されている。第１の層間絶縁層１２の上には、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層（図示せず）が形成されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、それぞれ曲線状の渦巻型に形成されている。
第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて配置されている。
【００５１】
第１のキャパシタ電極２０は、第１のコンタクト領域３０を有する。第２のキャパシタ電極２２は、第２のコンタクト領域３２を有する。第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上には、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込む第２の層間絶縁層２４が形成されている。第２の層間絶縁層２４の上には、第２の配線層（図示せず）が形成されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、第１のコンタクト領域３０および第２のコンタクト領域３２において、たとえば第２の配線層と電気的に接続されている。
【００５２】
第１のキャパシタ電極２０と第２のキャパシタ電極２２の対向する側面およびその間に配置された第２の層間絶縁層２４によって、キャパシタが構成されている。
【００５３】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【００５４】
本実施の形態にかかる半導体装置は、第１のキャパシタ電極２０および第２のキャパシタ電極２２がそれぞれ渦巻型に形成され、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２とが、所定の間隔をあけて配置されている。そのため、キャパシタ領域の面積を増加させることなく、キャパシタの電極間の対向部分の面積を増加させることができる。したがって、本実施の形態にかかる半導体装置は、キャパシタ領域の面積を一定として比較すると、より大容量のキャパシタを有することができる。
【００５５】
また、第１のキャパシタ電極２０における第１のコンタクト領域３０および第２のキャパシタ電極２２における第２のコンタクト領域３２は、それぞれ少なくとも１つ形成されていれば、所望のキャパシタを形成することができる。第１のコンタクト領域３０および第２のコンタクト領域３２の数を必要最小限とすることができる。その結果、本実施の形態にかかる半導体装置におけるキャパシタ領域を微細化することができる。また、キャパシタ領域におけるコンタクト領域の占有面積を減少させることができるため、キャパシタ電極の占有面積を増加させることができる。その結果、キャパシタ電極間の対向部分の面積をより大きくすることができる。したがって、本実施の形態にかかる半導体装置は、大容量のキャパシタを有することができる。
【００５６】
２−２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図３および図４を参照しながら説明する。第１の実施の形態と実質的に同じ工程については、その詳細な説明を省略する。
【００５７】
（ａ）まず、半導体層１０にＭＯＳトランジスタなどの半導体素子（図示せず）を形成する。
【００５８】
（ｂ）次に、図４に示すように、半導体素子が形成された半導体層１０の上に、第１の層間絶縁層１２を形成する。
【００５９】
（ｃ）次に、第１の層間絶縁層１２の上に、第１のキャパシタ電極２０および第２のキャパシタ電極２２を第１の配線層（図示せず）の形成プロセスと同じプロセスで形成する。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、前述した形状および位置に形成する。
【００６０】
（ｄ）図３および図４に示すように、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上に、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込むように第２の層間絶縁層２４を形成する。
【００６１】
（ｅ）次に、第２の層間絶縁層２４を貫通するコンタクトホール（図示せず）を形成する。コンタクトホールは、少なくとも図３に示す第１のコンタクト領域３０および第２のコンタクト領域３２の位置に形成する。コンタクトホールを埋め込むようにプラグ層（図示せず）を形成する。プラグ層および第２の層間絶縁層２４の上に、第２の配線層（図示せず）を形成する。
【００６２】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、第１の実施の形態の特徴と実質的に同じ特徴を有する。
【００６３】
２−３．変形例
２−３−１．半導体装置
図５は、本変形例にかかる半導体装置の要部の平面図を示すものであり、図６は、図５におけるＡ−Ａ線に沿った部分を示す断面図である。図５は、図６における第２の層間絶縁層２４の図示を省略したものである。図５および図６において、図３および図４と実質的に同じ機能を有する部材には同じ符号を付して、その詳細な説明を省略する。
【００６４】
本変形例にかかる半導体装置においては、第１のキャパシタ電極２０および第２のキャパシタ電極２２は、図５に示すように、直線状の渦巻型に形成されている。第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて配置されている。それ以外の構成については、２−１．で述べた半導体装置と同様である。
【００６５】
本変形例にかかる半導体装置は、２−１．で述べた半導体装置と実質的に同じ特徴を有する。
【００６６】
２−３−２．半導体装置の製造方法
本変形例にかかる半導体装置の製造方法においては、２−２．で述べた半導体装置の製造方法における工程（ｃ）において、第１のキャパシタ電極２０および第２のキャパシタ電極２２を、直線状の渦巻型に形成し、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２を、所定の間隔をあけて配置する。それ以外の工程については、２−２．で述べた半導体装置の製造方法と同様である。
【００６７】
本変形例にかかる半導体装置の製造方法は、２−２．で述べた半導体装置の製造方法と実質的に同じ特徴を有する。
【００６８】
３．第３の実施の形態
３−１．半導体装置
図７および図８は、本実施の形態にかかる半導体装置の要部の平面図を示すものであり、図９は、図７および図８におけるＡ−Ａ線に沿った部分を示す断面図である。図７は、図９における第２の層間絶縁層２４、第３の層間絶縁層４４、第３のキャパシタ電極４０および第４のキャパシタ電極４２の図示を省略したものであり、図８は、図９における第３の層間絶縁層４４の図示を省略したものである。図７ないし図９において、図１および図２と実質的に同じ機能を有する部材には同じ符号を付して、その詳細な説明を省略する。
【００６９】
本実施の形態にかかる半導体装置は、半導体層１０と、第１の層間絶縁層１２と、第１のキャパシタ電極２０と、第２のキャパシタ電極２２と、第２の層間絶縁層２４と、第３のキャパシタ電極４０と、第４のキャパシタ電極４２と、第３の層間絶縁層４４と、を含む。半導体層１０には、半導体素子（図示せず）が形成されている。
【００７０】
半導体層１０の上には、第１の層間絶縁層１２が形成されている。第１の層間絶縁層１２の上には、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の配線層（図示せず）が形成されている。第１の実施の形態で述べたように、第１のキャパシタ電極２０および第２のキャパシタ電極２２は、それぞれ櫛型に形成され、かつ第１のキャパシタ電極２０と第２のキャパシタ電極２２とは、所定の間隔をあけて噛み合わされるように配置されている。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、第２の実施の形態で述べたように、曲線状あるいは直線状の渦巻型形状を有することもできる。
【００７１】
第１のキャパシタ電極２０は、第１のコンタクト領域３０を有する。第１のコンタクト領域３０は、たとえば、第１のキャパシタ電極２０における主軸部２０ａの左端部に形成されている。第２のキャパシタ電極２２は、第２のコンタクト領域３２を有する。第２のコンタクト領域３２は、たとえば、第２のキャパシタ電極における主軸部２２ａの右端部に形成されている。第１のコンタクト領域３０および第２のコンタクト領域３２は、図示の例ではそれぞれ１つであるが、２つ以上形成することもできる。
【００７２】
第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上には、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込む第２の層間絶縁層２４が形成されている。第２の層間絶縁層２４の上には、第３のキャパシタ電極４０、第４のキャパシタ電極４２および第２の配線層（図示せず）が形成されている。
【００７３】
第３のキャパシタ電極４０および第４のキャパシタ電極４２は、第１のキャパシタ電極２０および第２のキャパシタ電極２２と同様に、それぞれ櫛型に形成され、かつ第３のキャパシタ電極４０と第４のキャパシタ電極４２とは、所定の間隔をあけて噛み合わされるように配置されている。第３のキャパシタ電極４０の分岐部４０ｂおよび第４のキャパシタ電極４２の分岐部４２ｂは、図示の例ではそれぞれ４本であるが、それぞれ２本以上ならば所望のキャパシタを構成することができる。第３のキャパシタ電極４０および第４のキャパシタ電極４２は、第２の実施の形態で述べたように、曲線状あるいは直線状の渦巻型形状を有することもできる。
【００７４】
第３のキャパシタ電極４０は、第２のコンタクト領域３２および第３のコンタクト領域３４を有する。第２のコンタクト領域３２は、たとえば、第３のキャパシタ電極４０における分岐部４０ｂの端部に形成されている。第３のコンタクト領域３４は、たとえば、主軸部２０ａを基準として分岐部２０ｂが分岐している方向と反対方向に分岐するように、かつ第１のキャパシタ電極２０が左右対称となるような位置に形成されている。
【００７５】
第４のキャパシタ電極４２は、第１のコンタクト領域３０および第４のコンタクト領域３６を有する。第１のコンタクト領域３０は、たとえば、第４のキャパシタ電極４０における分岐部４２ｂの端部に形成されている。第４のコンタクト領域３６は、たとえば、主軸部２２ａを基準として分岐部２２ｂが分岐している方向と反対方向に分岐するように、かつ第２のキャパシタ電極２２が左右対称となるような位置に形成されている。
【００７６】
第３のキャパシタ電極４０、第４のキャパシタ電極４２および第２の層間絶縁層２４の上には、第３のキャパシタ電極４０と第４のキャパシタ電極４２との間を埋め込む第３の層間絶縁層４４が形成されている。第３の層間絶縁層４４の上には、第３の配線層（図示せず）が形成されている。第３のキャパシタ電極４０および第４のキャパシタ電極４２は、第１のコンタクト領域３０および第２のコンタクト領域３２において、たとえば第３の配線層と電気的に接続されている。
【００７７】
たとえば、第１のキャパシタ電極２０は、第１のコンタクト領域３０において、第４のキャパシタ電極４２と電気的に接続される。第２のキャパシタ電極２２は、第２のコンタクト領域３２において、第３のキャパシタ電極４０と電気的に接続される。
【００７８】
この場合には、第１のキャパシタ電極２０と第２のキャパシタ電極２２の対向する側面およびその間に配置された第２の層間絶縁層２４によって、第１のキャパシタが構成される。第３のキャパシタ電極４０と第４のキャパシタ電極４２の対向する側面およびその間に配置された第３の層間絶縁層４４によって、第２のキャパシタが構成される。対向する第１のキャパシタ電極２０の上面および第４の電極４２の下面と、その間に配置された第２の層間絶縁層２４によって、第３のキャパシタが構成される。対向する第２のキャパシタ電極２２の上面と第３の電極４０の下面およびその間に配置された第２の層間絶縁層２４によって、第４のキャパシタが構成される。したがって全体として見ると、本実施の形態におけるキャパシタは、これらの第１ないし第４のキャパシタから構成される。
【００７９】
本実施の形態にかかる半導体装置は、以下の特徴を有する。
【００８０】
本実施の形態にかかる半導体装置は、前述した第１から第４のキャパシタから構成されているため、第１および第２の実施例のようなキャパシタ電極の側面のみから構成されるキャパシタに比べ、容量の大きなキャパシタを有することができる。
【００８１】
また、キャパシタ電極の上面および下面から構成されるキャパシタ（前述の第３および第４のキャパシタ）におけるキャパシタ電極間の層間絶縁層は、厚みをコントロールすることが比較的容易である。その結果、上下方向のキャパシタ電極間の距離を短くすることができるため、キャパシタの容量を大きくすることが可能である。
【００８２】
さらに、本実施の形態にかかる半導体装置は、第１および第２の実施の形態にかかる半導体装置と実質的に同じ特徴を有する。
【００８３】
３−２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法の一例を、図７ないし図９を参照しながら説明する。第１の実施の形態と実質的に同じ工程については、その詳細な説明を省略する。
【００８４】
（ａ）まず、半導体層１０にＭＯＳトランジスタなどの半導体素子（図示せず）を形成する。
【００８５】
（ｂ）次に、図９に示すように、半導体素子が形成された半導体層１０の上に、第１の層間絶縁層１２を形成する。
【００８６】
（ｃ）次に、第１の層間絶縁層１２の上に、第１のキャパシタ電極２０および第２のキャパシタ電極２２を第１の配線層（図示せず）の形成プロセスと同じプロセスで形成する。第１のキャパシタ電極２０および第２のキャパシタ電極２２は、前述した形状および位置に形成する。
【００８７】
（ｄ）図７および図９に示すように、第１のキャパシタ電極２０、第２のキャパシタ電極２２および第１の層間絶縁層１２の上に、第１のキャパシタ電極２０と第２のキャパシタ電極２２との間を埋め込む第２の層間絶縁層２４を形成する。
【００８８】
（ｅ）次に、第２の層間絶縁層２４を貫通するコンタクトホール（図示せず）を形成する。コンタクトホールは、少なくとも図７に示す第１のコンタクト領域３０および第２のコンタクト領域３２の位置に形成する。コンタクトホールを埋め込むようにプラグ層（図示せず）を形成する。
【００８９】
（ｆ）プラグ層および第２の層間絶縁層２４の上に、第３のキャパシタ電極４０および第４のキャパシタ電極４２を第２の配線層（図示せず）の形成プロセスと同じプロセスで形成する。第３のキャパシタ電極４０および第４のキャパシタ電極４２は、前述した形状および位置に形成する。
【００９０】
（ｇ）図８および図９に示すように、第３のキャパシタ電極４０、第４のキャパシタ電極４２および第２の層間絶縁層２４の上に、第３のキャパシタ電極４０と第４のキャパシタ電極４２との間を埋め込むように第３の層間絶縁層４４を形成する。
【００９１】
（ｈ）次に、第３の層間絶縁層４４を貫通するコンタクトホール（図示せず）を形成する。コンタクトホールは、少なくとも図８に示す第３のコンタクト領域３４および第４のコンタクト領域３６の位置に形成する。コンタクトホールを埋め込むようにプラグ層（図示せず）を形成する。プラグ層および第３の層間絶縁層４４の上に、第３の配線層（図示せず）を形成する。
【００９２】
以上の工程によって、本実施の形態にかかる半導体装置を製造することができる。この製造方法によれば、第１および第２の実施の形態にかかる半導体装置の製造方法の有する特徴と実質的に同じ特徴を有する。
【００９３】
以上、本発明の実施の形態の例について述べたが、本発明はこれらに限定されず、その要旨の範囲内で各種の態様を取りうる。たとえば、本実施の形態では、第１のキャパシタ電極２０および第２のキャパシタ電極２２を、第１の配線層と同じ層に形成する例について述べたが、第１のキャパシタ電極２０および第２のキャパシタ電極２２は、第１の配線層よりも上あるいは下の配線層と同じ層に形成することができる。配線層とは、たとえば半導体素子の導電層なども含む。半導体素子の導電層とは、たとえばＭＯＳトランジスタにおけるゲート電極の形成されている層などである。また、第１および第２の実施の形態では、キャパシタ電極を形成する層を２層以上とすることができる。第３の実施の形態では、キャパシタ電極を形成する層を３層以上とすることができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体装置の要部の平面図。
【図２】図１におけるＡ−Ａ線に沿った部分を示す断面図。
【図３】第２の実施の形態にかかる半導体装置の要部の平面図。
【図４】図３におけるＡ−Ａ線に沿った部分を示す断面図。
【図５】第２の実施の形態の変形例にかかる半導体装置の要部の平面図。
【図６】図５におけるＡ−Ａ線に沿った部分を示す断面図。
【図７】第３の実施の形態にかかる半導体装置の要部の平面図。
【図８】第３の実施の形態にかかる半導体装置の要部の平面図。
【図９】図７および図８におけるＡ−Ａ線に沿った部分を示す断面図。
【符号の説明】
１０ 半導体層、 １２ 第１の層間絶縁層、 ２０ 第１のキャパシタ電極、 ２０ａ 第１のキャパシタ電極における主軸部、 ２０ｂ 第１のキャパシタ電極における分岐部、 ２２ 第２のキャパシタ電極、 ２２ａ 第２のキャパシタ電極における主軸部、 ２２ｂ 第２のキャパシタ電極における分岐部、 ２４ 第２の層間絶縁層、 ３０ 第１のコンタクト領域、 ３２ 第２のコンタクト領域、 ３４ 第３のコンタクト領域、 ３６ 第４のコンタクト領域、 ４０ 第３のキャパシタ電極、 ４０ａ 第３のキャパシタ電極における主軸部、 ４０ｂ 第３のキャパシタ電極における分岐部、 ４２第４のキャパシタ電極、 ４２ａ 第４のキャパシタ電極における主軸部、 ４２ｂ 第４のキャパシタ電極における分岐部、 ４４ 第３の層間絶縁層
Claims (16)
- 半導体層と、
前記半導体層の上方に形成され、相互に対向して配置された第１のキャパシタ電極および第２のキャパシタ電極と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に形成され、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込む層間絶縁層と、を含み、
前記第１のキャパシタ電極および前記第２のキャパシタ電極は、屈曲または湾曲して形成され、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の対向する側面と、その間に配置された前記層間絶縁層と、によってキャパシタが構成されている、半導体装置。 - 請求項１において、
前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成されている、半導体装置。 - 請求項１または２において、
前記第１のキャパシタ電極および前記第２のキャパシタ電極は、櫛型形状を有する、半導体装置。 - 請求項１または２において、
前記第１のキャパシタ電極および前記第２のキャパシタ電極は、渦巻型形状を有する、半導体装置。 - 半導体層と、
前記半導体層の上方に形成され、相互に対向して配置された第１のキャパシタ電極および第２のキャパシタ電極と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に形成され、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込む第１の層間絶縁層と、
前記第１の層間絶縁層の上方に形成され、相互に対向して配置された第３のキャパシタ電極および第４のキャパシタ電極と、
前記第１の層間絶縁層、前記第３のキャパシタ電極および前記第４のキャパシタ電極の上方に形成され、前記第３のキャパシタ電極と前記第４のキャパシタ電極との間を埋め込む第２の層間絶縁層と、を含み、
前記第１ないし第４のキャパシタ電極は、屈曲または湾曲して形成され、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の対向する側面と、その間に配置された前記第１の層間絶縁層と、によってキャパシタが構成され、
前記第３のキャパシタ電極および前記第４のキャパシタ電極の対向する側面と、その間に配置された前記第２の層間絶縁層と、によってキャパシタが構成され、
対向する前記第１のキャパシタ電極の上面および前記第３のキャパシタ電極の下面と、その間に配置された前記第１の層間絶縁層と、によってキャパシタが構成され、
対向する前記第２のキャパシタ電極の上面および前記第４のキャパシタ電極の下面と、その間に配置された前記第１の層間絶縁層と、によってキャパシタが構成されている、半導体装置。 - 請求項５において、
前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記第１の層間絶縁層は、前記第１の層間絶縁層とは異なる層間絶縁層の上方に形成されている、半導体装置。 - 請求項５または６において、
前記第１ないし第４のキャパシタ電極は、櫛型形状を有する、半導体装置。 - 請求項５または６において、
前記第１ないし第４のキャパシタ電極は、渦巻型形状を有する、半導体装置。 - 半導体層の上方に、第１のキャパシタ電極および第２のキャパシタ電極を配線層の形成プロセスと同じプロセスで形成する工程と、
前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込むように層間絶縁層を形成する工程と、を含む、半導体装置の製造方法。 - 請求項９において、
前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記層間絶縁層は、前記層間絶縁層とは異なる層間絶縁層の上方に形成される、半導体装置の製造方法。 - 請求項９または１０において、
前記第１のキャパシタ電極および前記第２のキャパシタ電極は、櫛型に形成される、半導体装置の製造方法。 - 請求項９または１０において、
前記第１のキャパシタ電極および前記第２のキャパシタ電極は、渦巻型に形成される、半導体装置の製造方法。 - 半導体層の上方に、第１のキャパシタ電極および第２のキャパシタ電極を第１の配線層の形成プロセスと同じプロセスで形成する工程と、前記第１のキャパシタ電極および前記第２のキャパシタ電極の上方に、前記第１のキャパシタ電極と前記第２のキャパシタ電極との間を埋め込むように第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層の上方に、第３のキャパシタ電極および第４のキャパシタ電極を第２の配線層の形成プロセスと同じプロセスで形成する工程と、
前記第１の層間絶縁層、前記第３のキャパシタ電極および前記第４のキャパシタ電極の上方に、前記第３のキャパシタ電極と前記第４のキャパシタ電極との間を埋め込むように第２の層間絶縁層を形成する工程と、を含む、半導体装置の製造方法。 - 請求項１３において、
前記第１のキャパシタ電極、前記第２のキャパシタ電極および前記第１の層間絶縁層は、前記第１の層間絶縁層とは異なる層間絶縁層の上方に形成される、半導体装置の製造方法。 - 請求項１３または１４において、
前記第１のキャパシタ電極および前記第２のキャパシタ電極は、櫛型に形成される、半導体装置の製造方法。 - 請求項１３または１４において、
前記第１のキャパシタ電極および前記第２のキャパシタ電極は、渦巻型に形成される、半導体装置の製造方法。
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|---|---|---|---|---|
| JP2006332290A (ja) * | 2005-05-25 | 2006-12-07 | Elpida Memory Inc | 容量素子、半導体装置及び半導体装置のパッド電極の端子容量設定方法 |
| JP2011504656A (ja) * | 2007-11-26 | 2011-02-10 | エーティーアイ・テクノロジーズ・ユーエルシー | チップコンデンサ |
| JP2013254776A (ja) * | 2012-06-05 | 2013-12-19 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2014064403A (ja) * | 2012-09-21 | 2014-04-10 | Asahi Kasei Electronics Co Ltd | 容量素子、チャージポンプ回路 |
| WO2024071021A1 (ja) * | 2022-09-30 | 2024-04-04 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
2003
- 2003-06-16 JP JP2003170487A patent/JP2005005647A/ja not_active Withdrawn
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