JP2001127247A - 半導体装置 - Google Patents
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- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 電力損失が小さく、しかも大面積を必要とし
ないキャパシタを得る。 【解決手段】 ラインアンドスペース構造の配線に金属
配線を採用し、隣接する金属配線同士の間に生じる容量
を利用することで、寄生抵抗が小さく、かつ小面積のキ
ャパシタを得る。ｘ方向に延在し、ＡｌやＣｕ等の金属
から成る配線３が、ｙ方向に所定間隔で複数並んで、ラ
インアンドスペース構造４を構成している。ラインアン
ドスペース構造は、シリコン基板１上に形成されてい
る。また、シリコン基板１上には、シリコン酸化膜等か
ら成る絶縁膜２が形成されており、隣接する配線３同士
は、絶縁膜２によって互いに電気的に分離されている。
ないキャパシタを得る。 【解決手段】 ラインアンドスペース構造の配線に金属
配線を採用し、隣接する金属配線同士の間に生じる容量
を利用することで、寄生抵抗が小さく、かつ小面積のキ
ャパシタを得る。ｘ方向に延在し、ＡｌやＣｕ等の金属
から成る配線３が、ｙ方向に所定間隔で複数並んで、ラ
インアンドスペース構造４を構成している。ラインアン
ドスペース構造は、シリコン基板１上に形成されてい
る。また、シリコン基板１上には、シリコン酸化膜等か
ら成る絶縁膜２が形成されており、隣接する配線３同士
は、絶縁膜２によって互いに電気的に分離されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
に、キャパシタを備える半導体装置の構造に関するもの
である。
に、キャパシタを備える半導体装置の構造に関するもの
である。
【０００２】
【従来の技術】図３９は、ＬＳＩに用いられる従来のキ
ャパシタの構造を示す断面図である。半導体基板１０１
上に絶縁膜１２０が形成されており、絶縁膜１０３と、
該絶縁膜１０３を挟んで対を成すポリシリコン膜１０
２，１０４とから成るキャパシタが、絶縁膜１２０上に
形成されている。キャパシタ上には層間絶縁膜１０５が
形成されており、層間絶縁膜１０５上には金属配線１０
６，１０７が選択的に形成されている。金属配線１０
６，１０７は、層間絶縁膜１０５内に形成されたスルー
ホール１０８，１０９を介して、ポリシリコン膜１０
２，１０４にそれぞれ電気的に接続されている。
ャパシタの構造を示す断面図である。半導体基板１０１
上に絶縁膜１２０が形成されており、絶縁膜１０３と、
該絶縁膜１０３を挟んで対を成すポリシリコン膜１０
２，１０４とから成るキャパシタが、絶縁膜１２０上に
形成されている。キャパシタ上には層間絶縁膜１０５が
形成されており、層間絶縁膜１０５上には金属配線１０
６，１０７が選択的に形成されている。金属配線１０
６，１０７は、層間絶縁膜１０５内に形成されたスルー
ホール１０８，１０９を介して、ポリシリコン膜１０
２，１０４にそれぞれ電気的に接続されている。
【０００３】また、図４０は、従来のキャパシタの他の
構造を示す断面図である。層間絶縁膜１１２と、該層間
絶縁膜１１２を挟んで対向する金属配線１１０，１１１
とから成るキャパシタが、絶縁膜１２０上に形成されて
いる。
構造を示す断面図である。層間絶縁膜１１２と、該層間
絶縁膜１１２を挟んで対向する金属配線１１０，１１１
とから成るキャパシタが、絶縁膜１２０上に形成されて
いる。
【０００４】
【発明が解決しようとする課題】しかし、図３９に示し
た従来のキャパシタでは、ポリシリコン膜１０２，１０
４の寄生抵抗が大きく、その等価回路は図４１に示すも
のとなる。そして、寄生抵抗Ｒ１０１，Ｒ１０２による
電力損失が大きいため、アナログ回路には使用できない
という問題があった。
た従来のキャパシタでは、ポリシリコン膜１０２，１０
４の寄生抵抗が大きく、その等価回路は図４１に示すも
のとなる。そして、寄生抵抗Ｒ１０１，Ｒ１０２による
電力損失が大きいため、アナログ回路には使用できない
という問題があった。
【０００５】一方、図４０に示したキャパシタによる
と、金属配線１１０，１１１を使用しているために寄生
抵抗が小さく、電力損失の小さなキャパシタを得ること
ができる。しかしながら、層間絶縁膜１１２の膜厚が厚
いため（デザインルールが０．２μｍのデバイスの場合
で１μｍ程度）、容量の大きなキャパシタを得るために
は大面積が必要になるという問題があった。
と、金属配線１１０，１１１を使用しているために寄生
抵抗が小さく、電力損失の小さなキャパシタを得ること
ができる。しかしながら、層間絶縁膜１１２の膜厚が厚
いため（デザインルールが０．２μｍのデバイスの場合
で１μｍ程度）、容量の大きなキャパシタを得るために
は大面積が必要になるという問題があった。
【０００６】本発明はかかる問題を解決するために成さ
れたものであり、電力損失が小さく、しかも大面積を必
要としないキャパシタを得ることを目的とするものであ
る。
れたものであり、電力損失が小さく、しかも大面積を必
要としないキャパシタを得ることを目的とするものであ
る。
【０００７】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、主面を有する下地層と、下地層
の主面上に形成されたキャパシタとを備え、キャパシタ
は、主面の第１方向に延在する複数の金属配線が絶縁膜
によって互いに電気的に分離されつつ、第１方向に垂直
な主面の第２方向に所定間隔で並ぶラインアンドスペー
ス構造を有するものである。
に記載の半導体装置は、主面を有する下地層と、下地層
の主面上に形成されたキャパシタとを備え、キャパシタ
は、主面の第１方向に延在する複数の金属配線が絶縁膜
によって互いに電気的に分離されつつ、第１方向に垂直
な主面の第２方向に所定間隔で並ぶラインアンドスペー
ス構造を有するものである。
【０００８】また、この発明のうち請求項２に記載の半
導体装置は、請求項１に記載の半導体装置であって、ラ
インアンドスペース構造は、一方電極として機能する第
１の配線と、他方電極として機能する第２の配線とを含
み、第１の配線と第２の配線とは交互に繰り返して配置
されていることを特徴とするものである。
導体装置は、請求項１に記載の半導体装置であって、ラ
インアンドスペース構造は、一方電極として機能する第
１の配線と、他方電極として機能する第２の配線とを含
み、第１の配線と第２の配線とは交互に繰り返して配置
されていることを特徴とするものである。
【０００９】また、この発明のうち請求項３に記載の半
導体装置は、請求項２に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造に対して主面に
垂直な第３方向に並んで、かつ所定の層間絶縁膜を介し
て配置された、主面に平行な平面電極をさらに有するこ
とを特徴とするものである。
導体装置は、請求項２に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造に対して主面に
垂直な第３方向に並んで、かつ所定の層間絶縁膜を介し
て配置された、主面に平行な平面電極をさらに有するこ
とを特徴とするものである。
【００１０】また、この発明のうち請求項４に記載の半
導体装置は、請求項２に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造を３個以上有し
ており、３個以上のラインアンドスペース構造は、異な
るラインアンドスペース構造に属する第１の配線と第２
の配線とが、主面に垂直な第３方向にも交互に並ぶよう
に、層間絶縁膜を介して層状に配置されていることを特
徴とするものである。
導体装置は、請求項２に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造を３個以上有し
ており、３個以上のラインアンドスペース構造は、異な
るラインアンドスペース構造に属する第１の配線と第２
の配線とが、主面に垂直な第３方向にも交互に並ぶよう
に、層間絶縁膜を介して層状に配置されていることを特
徴とするものである。
【００１１】また、この発明のうち請求項５に記載の半
導体装置は、請求項４に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造に対して第３方
向に並んで、かつ所定の層間絶縁膜を介して配置され
た、主面に平行な平面電極をさらに有することを特徴と
するものである。
導体装置は、請求項４に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造に対して第３方
向に並んで、かつ所定の層間絶縁膜を介して配置され
た、主面に平行な平面電極をさらに有することを特徴と
するものである。
【００１２】また、この発明のうち請求項６に記載の半
導体装置は、請求項２に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造を複数有してお
り、複数のラインアンドスペース構造は、異なるライン
アンドスペース構造に属する第１の配線同士及び第２の
配線同士が主面に垂直な第３方向にそれぞれ並ぶよう
に、層間絶縁膜を介して層状に配置されており、第３方
向に並ぶ第１の配線同士及び第２の配線同士は、層間絶
縁膜内に形成され、内部が導体で充填されたスルーホー
ルを介してそれぞれ互いに電気的に接続されていること
を特徴とするものである。
導体装置は、請求項２に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造を複数有してお
り、複数のラインアンドスペース構造は、異なるライン
アンドスペース構造に属する第１の配線同士及び第２の
配線同士が主面に垂直な第３方向にそれぞれ並ぶよう
に、層間絶縁膜を介して層状に配置されており、第３方
向に並ぶ第１の配線同士及び第２の配線同士は、層間絶
縁膜内に形成され、内部が導体で充填されたスルーホー
ルを介してそれぞれ互いに電気的に接続されていること
を特徴とするものである。
【００１３】また、この発明のうち請求項７に記載の半
導体装置は、請求項６に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造に対して第３方
向に並んで、かつ所定の層間絶縁膜を介して配置され
た、主面に平行な平面電極をさらに有することを特徴と
するものである。
導体装置は、請求項６に記載の半導体装置であって、キ
ャパシタは、ラインアンドスペース構造に対して第３方
向に並んで、かつ所定の層間絶縁膜を介して配置され
た、主面に平行な平面電極をさらに有することを特徴と
するものである。
【００１４】また、この発明のうち請求項８に記載の半
導体装置は、請求項３，５，７のいずれか一つに記載の
半導体装置であって、キャパシタは、平面電極を複数有
しており、複数の平面電極は、ラインアンドスペース構
造に対して第３方向に並んで、ラインアンドスペース構
造の両側に配置されていることを特徴とするものであ
る。
導体装置は、請求項３，５，７のいずれか一つに記載の
半導体装置であって、キャパシタは、平面電極を複数有
しており、複数の平面電極は、ラインアンドスペース構
造に対して第３方向に並んで、ラインアンドスペース構
造の両側に配置されていることを特徴とするものであ
る。
【００１５】また、この発明のうち請求項９に記載の半
導体装置は、請求項３，５，７，８のいずれか一つに記
載の半導体装置であって、キャパシタは、所定の層間絶
縁膜内に形成され、第１の配線と平面電極とを電気的に
接続する、内部が導体で充填されたスルーホールをさら
に有することを特徴とするものである。
導体装置は、請求項３，５，７，８のいずれか一つに記
載の半導体装置であって、キャパシタは、所定の層間絶
縁膜内に形成され、第１の配線と平面電極とを電気的に
接続する、内部が導体で充填されたスルーホールをさら
に有することを特徴とするものである。
【００１６】また、この発明のうち請求項１０に記載の
半導体装置は、請求項７に記載の半導体装置であって、
キャパシタは、所定の層間絶縁膜内に形成され、第１の
配線と平面電極とを電気的に接続する、内部が導体で充
填された第１のスルーホールと、ラインアンドスペース
構造に対して平面電極と同じ側で第３方向に並んで、か
つ平面電極よりも外側に、他の層間絶縁膜を介して配置
された他の平面電極と、他の層間絶縁膜内に形成され、
第２の配線と他の平面電極とを電気的に接続する、内部
が導体で充填された第２のスルーホールとをさらに有す
ることを特徴とするものである。
半導体装置は、請求項７に記載の半導体装置であって、
キャパシタは、所定の層間絶縁膜内に形成され、第１の
配線と平面電極とを電気的に接続する、内部が導体で充
填された第１のスルーホールと、ラインアンドスペース
構造に対して平面電極と同じ側で第３方向に並んで、か
つ平面電極よりも外側に、他の層間絶縁膜を介して配置
された他の平面電極と、他の層間絶縁膜内に形成され、
第２の配線と他の平面電極とを電気的に接続する、内部
が導体で充填された第２のスルーホールとをさらに有す
ることを特徴とするものである。
【００１７】また、この発明のうち請求項１１に記載の
半導体装置は、請求項１に記載の半導体装置であって、
キャパシタは、ラインアンドスペース構造上に形成され
た層間絶縁膜と、層間絶縁膜とラインアンドスペース構
造とが接触する部分に形成され、シリコン酸化膜よりも
誘電率の高い高誘電体膜とをさらに有することを特徴と
するものである。
半導体装置は、請求項１に記載の半導体装置であって、
キャパシタは、ラインアンドスペース構造上に形成され
た層間絶縁膜と、層間絶縁膜とラインアンドスペース構
造とが接触する部分に形成され、シリコン酸化膜よりも
誘電率の高い高誘電体膜とをさらに有することを特徴と
するものである。
【００１８】また、この発明のうち請求項１２に記載の
半導体装置は、請求項１に記載の半導体装置であって、
絶縁膜は、シリコン酸化膜よりも誘電率の高い高誘電体
膜であることを特徴とするものである。
半導体装置は、請求項１に記載の半導体装置であって、
絶縁膜は、シリコン酸化膜よりも誘電率の高い高誘電体
膜であることを特徴とするものである。
【００１９】また、この発明のうち請求項１３に記載の
半導体装置は、請求項１１又は１２に記載の半導体装置
であって、半導体装置は、所要の配線が形成された配線
部と、キャパシタが形成されたキャパシタ部とを有し、
高誘電体膜はキャパシタ部にのみ設けられていることを
特徴とするものである。
半導体装置は、請求項１１又は１２に記載の半導体装置
であって、半導体装置は、所要の配線が形成された配線
部と、キャパシタが形成されたキャパシタ部とを有し、
高誘電体膜はキャパシタ部にのみ設けられていることを
特徴とするものである。
【００２０】また、この発明のうち請求項１４に記載の
半導体装置は、請求項１１又は１２に記載の半導体装置
であって、半導体装置は、所要の配線が形成された配線
部と、キャパシタが形成されたキャパシタ部とを有し、
配線部における絶縁膜は、低誘電率化のための不純物が
導入されたシリコン酸化膜であることを特徴とするもの
である。
半導体装置は、請求項１１又は１２に記載の半導体装置
であって、半導体装置は、所要の配線が形成された配線
部と、キャパシタが形成されたキャパシタ部とを有し、
配線部における絶縁膜は、低誘電率化のための不純物が
導入されたシリコン酸化膜であることを特徴とするもの
である。
【００２１】また、この発明のうち請求項１５に記載の
半導体装置は、請求項１〜１４のいずれか一つに記載の
半導体装置であって、ラインアンドスペース構造のライ
ン幅及びスペース幅は、ともに０．２μｍ以下であるこ
とを特徴とするものである。
半導体装置は、請求項１〜１４のいずれか一つに記載の
半導体装置であって、ラインアンドスペース構造のライ
ン幅及びスペース幅は、ともに０．２μｍ以下であるこ
とを特徴とするものである。
【００２２】
【発明の実施の形態】半導体装置においては、所定方向
に延在する配線が一定間隔で複数並んで形成されたライ
ンアンドスペース構造がしばしば採用される。半導体製
造技術の進歩に伴って、配線の幅（ライン幅）及び隣接
する配線同士の間隔（スペース幅）は小さくなってきた
が、配線の厚みはさほど薄くなっていない。そのため、
隣接する配線同士の間に生じる容量は比較的大きいので
あるが、これまであまり積極的に利用されていなかっ
た。
に延在する配線が一定間隔で複数並んで形成されたライ
ンアンドスペース構造がしばしば採用される。半導体製
造技術の進歩に伴って、配線の幅（ライン幅）及び隣接
する配線同士の間隔（スペース幅）は小さくなってきた
が、配線の厚みはさほど薄くなっていない。そのため、
隣接する配線同士の間に生じる容量は比較的大きいので
あるが、これまであまり積極的に利用されていなかっ
た。
【００２３】本発明は、ラインアンドスペース構造の配
線に金属配線を採用し、隣接する金属配線同士の間に生
じる容量を利用することで、寄生抵抗が小さく、かつ小
面積のキャパシタを得るものである。以下、本発明の実
施の形態について具体的に説明する。
線に金属配線を採用し、隣接する金属配線同士の間に生
じる容量を利用することで、寄生抵抗が小さく、かつ小
面積のキャパシタを得るものである。以下、本発明の実
施の形態について具体的に説明する。
【００２４】実施の形態１．図１は、本発明の実施の形
態１に係るキャパシタの構造を示す斜視図である。半導
体装置は、図２の上面図に示すように、所要の配線が形
成された配線部１１と、キャパシタが形成されたキャパ
シタ部１２とを有しており、図１に示すキャパシタは、
半導体装置のキャパシタ部１２に形成されている。
態１に係るキャパシタの構造を示す斜視図である。半導
体装置は、図２の上面図に示すように、所要の配線が形
成された配線部１１と、キャパシタが形成されたキャパ
シタ部１２とを有しており、図１に示すキャパシタは、
半導体装置のキャパシタ部１２に形成されている。
【００２５】図１を参照して、図中のｘ方向に延在し、
ＡｌやＣｕ等の金属から成る配線３が、図中のｙ方向に
所定間隔で複数並んで、ラインアンドスペース構造４を
構成している。ラインアンドスペース構造４は、シリコ
ン基板１上に形成されている。また、シリコン基板１上
には、シリコン酸化膜等から成る絶縁膜２が形成されて
おり、隣接する配線３同士は、絶縁膜２によって互いに
電気的に分離されている。
ＡｌやＣｕ等の金属から成る配線３が、図中のｙ方向に
所定間隔で複数並んで、ラインアンドスペース構造４を
構成している。ラインアンドスペース構造４は、シリコ
ン基板１上に形成されている。また、シリコン基板１上
には、シリコン酸化膜等から成る絶縁膜２が形成されて
おり、隣接する配線３同士は、絶縁膜２によって互いに
電気的に分離されている。
【００２６】図３は、図１に示した構造から互いに隣接
する一対の配線３のみを抜き出して、ｘ方向から眺めた
模式図である。配線３の幅Ｌ及び配線３同士の間隔Ｓ
は、ラインアンドスペース構造を形成する際の半導体製
造技術（特に露光技術）の性能によって支配され、例え
ば０．２μｍである。また、配線３の厚みＴは約０．５
μｍである。図３において、一方の配線３に高電位Ｖ１
を印加し、他方の配線３に低電位Ｖ２を印加することに
より、両配線間に容量５を構成することができる。
する一対の配線３のみを抜き出して、ｘ方向から眺めた
模式図である。配線３の幅Ｌ及び配線３同士の間隔Ｓ
は、ラインアンドスペース構造を形成する際の半導体製
造技術（特に露光技術）の性能によって支配され、例え
ば０．２μｍである。また、配線３の厚みＴは約０．５
μｍである。図３において、一方の配線３に高電位Ｖ１
を印加し、他方の配線３に低電位Ｖ２を印加することに
より、両配線間に容量５を構成することができる。
【００２７】以下、ラインアンドスペース構造を用いて
キャパシタを構成する場合と、一対の平面電極によって
キャパシタを構成する場合とで、容量の大小を比較す
る。図４は、ラインアンドスペース構造を模式的に示す
斜視図であり、図５は、一対の平面電極を模式的に示す
斜視図である。図４，５において、単位正方形（Ａ×
Ａ）あたりの容量を求める。
キャパシタを構成する場合と、一対の平面電極によって
キャパシタを構成する場合とで、容量の大小を比較す
る。図４は、ラインアンドスペース構造を模式的に示す
斜視図であり、図５は、一対の平面電極を模式的に示す
斜視図である。図４，５において、単位正方形（Ａ×
Ａ）あたりの容量を求める。
【００２８】まず、ラインアンドスペース構造を用いた
場合の容量Ｃ1は、
場合の容量Ｃ1は、
【００２９】
【数１】
【００３０】となる。ここで、絶縁膜が酸化膜である場
合はＫ0＝３．９、ε0＝８．８６×１０-14Ｆ／ｃｍで
ある。
合はＫ0＝３．９、ε0＝８．８６×１０-14Ｆ／ｃｍで
ある。
【００３１】一方、一対の平面電極を用いた場合の容量
Ｃ2は、
Ｃ2は、
【００３２】
【数２】
【００３３】となり、図４，５においてＤ＝５Ｌ＝５Ｓ
と仮定すると、容量Ｃ2は、
と仮定すると、容量Ｃ2は、
【００３４】
【数３】
【００３５】となる。
【００３６】これらの式において、Ｔ＝０．５μｍ、Ａ
＝１００μｍとし、デザインルール（Ｌ及びＳに等し
い）を０．１〜１μｍの範囲で変動させて各デザインル
ールに対する容量Ｃ1，Ｃ2をプロットしたものが図６で
ある。デザインルールが１μｍの場合は容量Ｃ1，Ｃ2は
ほぼ等しいが、０．２μｍ以下になると、容量Ｃ1は容
量Ｃ2に対してほぼ１桁大きくなることが分かる。即
ち、ラインアンドスペース構造を用いてキャパシタを構
成すると、デザインルールが小さくなればなるほど、平
面電極によってキャパシタを構成する場合よりも大容量
を得ることができる。
＝１００μｍとし、デザインルール（Ｌ及びＳに等し
い）を０．１〜１μｍの範囲で変動させて各デザインル
ールに対する容量Ｃ1，Ｃ2をプロットしたものが図６で
ある。デザインルールが１μｍの場合は容量Ｃ1，Ｃ2は
ほぼ等しいが、０．２μｍ以下になると、容量Ｃ1は容
量Ｃ2に対してほぼ１桁大きくなることが分かる。即
ち、ラインアンドスペース構造を用いてキャパシタを構
成すると、デザインルールが小さくなればなるほど、平
面電極によってキャパシタを構成する場合よりも大容量
を得ることができる。
【００３７】図７は、図１に示した構造から連続する４
本の配線３を抜き出して、ｘ方向から眺めた模式図であ
る。図７に示すように、キャパシタの一方電極として機
能し、高電位Ｖ１を印加する配線３ａと、他方電極とし
て機能し、低電位Ｖ２を印加する配線３ｂとを交互に繰
り返して配置することにより、大容量のキャパシタを簡
単に得ることができる。
本の配線３を抜き出して、ｘ方向から眺めた模式図であ
る。図７に示すように、キャパシタの一方電極として機
能し、高電位Ｖ１を印加する配線３ａと、他方電極とし
て機能し、低電位Ｖ２を印加する配線３ｂとを交互に繰
り返して配置することにより、大容量のキャパシタを簡
単に得ることができる。
【００３８】このように本実施の形態１に係るキャパシ
タによれば、ラインアンドスペース構造の配線に低抵抗
の金属配線を採用し、隣接する金属配線同士の間に生じ
る容量を利用してキャパシタを構成したため、寄生抵抗
や電力損失が小さく、かつ小面積・大容量のキャパシタ
を得ることができる。
タによれば、ラインアンドスペース構造の配線に低抵抗
の金属配線を採用し、隣接する金属配線同士の間に生じ
る容量を利用してキャパシタを構成したため、寄生抵抗
や電力損失が小さく、かつ小面積・大容量のキャパシタ
を得ることができる。
【００３９】また、ラインアンドスペース構造は露光技
術やエッチング技術等の周知の半導体製造技術によって
容易に形成することができるため、キャパシタを形成す
るための特別な工程を新たに追加する必要がなく、コス
トの上昇を招くこともない。
術やエッチング技術等の周知の半導体製造技術によって
容易に形成することができるため、キャパシタを形成す
るための特別な工程を新たに追加する必要がなく、コス
トの上昇を招くこともない。
【００４０】実施の形態２．図８は、本発明の実施の形
態２に係るキャパシタの構成を示す模式図である。本実
施の形態２に係るキャパシタは、上記実施の形態１に係
るキャパシタを基礎として、図７に示したラインアンド
スペース構造４と同一構成のラインアンドスペース構造
４ａ〜４ｃを、異なるラインアンドスペース構造に属す
る配線３ａと配線３ｂとが図中のｚ方向にも交互に並ぶ
ように、絶縁膜２を介して３層に配置したものである。
態２に係るキャパシタの構成を示す模式図である。本実
施の形態２に係るキャパシタは、上記実施の形態１に係
るキャパシタを基礎として、図７に示したラインアンド
スペース構造４と同一構成のラインアンドスペース構造
４ａ〜４ｃを、異なるラインアンドスペース構造に属す
る配線３ａと配線３ｂとが図中のｚ方向にも交互に並ぶ
ように、絶縁膜２を介して３層に配置したものである。
【００４１】なお、図８には３層のラインアンドスペー
ス構造４ａ〜４ｃを示したが、４層以上に配置してもよ
い。
ス構造４ａ〜４ｃを示したが、４層以上に配置してもよ
い。
【００４２】また、最下層のラインアンドスペース構造
に属する各配線３は、半導体基板１上に形成されたポリ
シリコンから成るゲート電極として得てもよい。他の層
のラインアンドスペース構造に属する配線３を金属によ
って構成することにより、低抵抗化を図ることができる
からである。但し、この場合は、ゲート電極の表面をシ
リサイド化するか、あるいはゲート電極上に金属層を重
ねて形成するとよい。これにより、ゲート電極自体の低
抵抗化を図ることができる。以上のことは、後述する実
施の形態３〜６についても同様である。
に属する各配線３は、半導体基板１上に形成されたポリ
シリコンから成るゲート電極として得てもよい。他の層
のラインアンドスペース構造に属する配線３を金属によ
って構成することにより、低抵抗化を図ることができる
からである。但し、この場合は、ゲート電極の表面をシ
リサイド化するか、あるいはゲート電極上に金属層を重
ねて形成するとよい。これにより、ゲート電極自体の低
抵抗化を図ることができる。以上のことは、後述する実
施の形態３〜６についても同様である。
【００４３】このように本実施の形態２に係るキャパシ
タによれば、各配線３ａ，３ｂは、上下左右に隣接する
４本の配線３ｂ，３ａとの間で容量を構成するため、さ
らなる大容量化を図ることができる。例えば上記実施の
形態１に係るキャパシタと比較すると、ほぼ２倍の容量
を得ることができる。
タによれば、各配線３ａ，３ｂは、上下左右に隣接する
４本の配線３ｂ，３ａとの間で容量を構成するため、さ
らなる大容量化を図ることができる。例えば上記実施の
形態１に係るキャパシタと比較すると、ほぼ２倍の容量
を得ることができる。
【００４４】また、中段のラインアンドスペース構造４
ｂに属する配線３は、上下左右を他の配線３によって取
り囲まれているため、外乱による影響を受けにくく、外
乱に強いキャパシタを得ることができる。
ｂに属する配線３は、上下左右を他の配線３によって取
り囲まれているため、外乱による影響を受けにくく、外
乱に強いキャパシタを得ることができる。
【００４５】実施の形態３．図９は、本発明の実施の形
態３に係るキャパシタの構成を示す模式図である。本実
施の形態３に係るキャパシタは、上記実施の形態１に係
るキャパシタを基礎として、図７に示したラインアンド
スペース構造４と同一構成のラインアンドスペース構造
４ａ，４ｂを、異なるラインアンドスペース構造に属す
る配線３ａ同士及び配線３ｂ同士がｚ方向にそれぞれ並
ぶように、絶縁膜２を介して２層に配置したものであ
る。そして、ｚ方向に並ぶ配線３ａ同士及び配線３ｂ同
士を、絶縁膜２内に形成され、内部がＷ等の金属で充填
されたスルーホール６を介してそれぞれ互いに電気的に
接続した。なお、図９には２層のラインアンドスペース
構造４ａ，４ｂを示したが、３層以上に配置してもよ
い。
態３に係るキャパシタの構成を示す模式図である。本実
施の形態３に係るキャパシタは、上記実施の形態１に係
るキャパシタを基礎として、図７に示したラインアンド
スペース構造４と同一構成のラインアンドスペース構造
４ａ，４ｂを、異なるラインアンドスペース構造に属す
る配線３ａ同士及び配線３ｂ同士がｚ方向にそれぞれ並
ぶように、絶縁膜２を介して２層に配置したものであ
る。そして、ｚ方向に並ぶ配線３ａ同士及び配線３ｂ同
士を、絶縁膜２内に形成され、内部がＷ等の金属で充填
されたスルーホール６を介してそれぞれ互いに電気的に
接続した。なお、図９には２層のラインアンドスペース
構造４ａ，４ｂを示したが、３層以上に配置してもよ
い。
【００４６】図１０，１１は、スルーホール６をｚ方向
から眺めた模式図である。スルーホール６は、ホール状
のスルーホールを複数並べて形成してもよく（図１
０）、あるいは、配線３ａ，３ｂと平面的に重なり合う
ように帯状に形成してもよい（図１１）。
から眺めた模式図である。スルーホール６は、ホール状
のスルーホールを複数並べて形成してもよく（図１
０）、あるいは、配線３ａ，３ｂと平面的に重なり合う
ように帯状に形成してもよい（図１１）。
【００４７】このように本実施の形態３に係るキャパシ
タによれば、図９に示すように互いに隣接するスルーホ
ール６同士の間にも容量が構成されるため、さらなる大
容量化を図ることができる。なお、この効果は、図１１
に示したようにスルーホール６を帯状に形成することに
より一層大きくなる。
タによれば、図９に示すように互いに隣接するスルーホ
ール６同士の間にも容量が構成されるため、さらなる大
容量化を図ることができる。なお、この効果は、図１１
に示したようにスルーホール６を帯状に形成することに
より一層大きくなる。
【００４８】実施の形態４．図１２は、本発明の実施の
形態４に係るキャパシタの構成を示す模式図である。本
実施の形態４に係るキャパシタは、図７に示した上記実
施の形態１に係るキャパシタを基礎として、低電位Ｖ２
が印加され、ｘ方向及びｙ方向によって規定される平面
に平行な平面電極７ｂを、ラインアンドスペース構造４
に対してｚ方向に並ぶように、絶縁膜２を介して上下に
配置したものである。平面電極７ｂは図２に示したキャ
パシタ部１２のみに形成され、金属あるいはポリシリコ
ンを材質として構成される。
形態４に係るキャパシタの構成を示す模式図である。本
実施の形態４に係るキャパシタは、図７に示した上記実
施の形態１に係るキャパシタを基礎として、低電位Ｖ２
が印加され、ｘ方向及びｙ方向によって規定される平面
に平行な平面電極７ｂを、ラインアンドスペース構造４
に対してｚ方向に並ぶように、絶縁膜２を介して上下に
配置したものである。平面電極７ｂは図２に示したキャ
パシタ部１２のみに形成され、金属あるいはポリシリコ
ンを材質として構成される。
【００４９】このように本実施の形態４に係るキャパシ
タによれば、配線３ａと平面電極７ｂとの間にも容量が
構成されるため、さらなる大容量化を図ることができ
る。
タによれば、配線３ａと平面電極７ｂとの間にも容量が
構成されるため、さらなる大容量化を図ることができ
る。
【００５０】また図１３に示すように、平面電極７ｂが
形成されていない場合は、配線３ａから出た電気力線
は、配線３ｂのみならず半導体基板１や他の信号線８で
も終端して電力損失が生じていた。しかし、本実施の形
態４に係るキャパシタによれば、図１４に示すように、
配線３ａから出た電気力線は全て配線３ｂあるいは平面
電極７ｂで終端する。従って、上記電力損失を回避でき
るため寄生成分のないより理想的なキャパシタを得るこ
とができるとともに、平面電極７ｂによって配線３ａと
他の信号線８との間の干渉を低減することもできる。
形成されていない場合は、配線３ａから出た電気力線
は、配線３ｂのみならず半導体基板１や他の信号線８で
も終端して電力損失が生じていた。しかし、本実施の形
態４に係るキャパシタによれば、図１４に示すように、
配線３ａから出た電気力線は全て配線３ｂあるいは平面
電極７ｂで終端する。従って、上記電力損失を回避でき
るため寄生成分のないより理想的なキャパシタを得るこ
とができるとともに、平面電極７ｂによって配線３ａと
他の信号線８との間の干渉を低減することもできる。
【００５１】図１５〜１９は、本発明の実施の形態４に
係るキャパシタの他の構造をそれぞれ示す模式図であ
る。図１２には、ラインアンドスペース構造４の上下
に、いずれも低電位Ｖ２が印加される平面電極７ｂが配
置されたキャパシタを示したが、上下一方あるいは双方
の平面電極として、高電位Ｖ１が印加される平面電極７
ａを配置してもよい（図１５）。
係るキャパシタの他の構造をそれぞれ示す模式図であ
る。図１２には、ラインアンドスペース構造４の上下
に、いずれも低電位Ｖ２が印加される平面電極７ｂが配
置されたキャパシタを示したが、上下一方あるいは双方
の平面電極として、高電位Ｖ１が印加される平面電極７
ａを配置してもよい（図１５）。
【００５２】また、図１２には、ラインアンドスペース
構造４の上下双方に平面電極が配置されたキャパシタを
示したが、上下一方のみに平面電極を配置してもよい。
例えば、ラインアンドスペース構造４と半導体基板１と
の間にのみ、あるいはラインアンドスペース構造４と他
の信号線８との間にのみ平面電極７ｂを配置する（図１
６，１７）。
構造４の上下双方に平面電極が配置されたキャパシタを
示したが、上下一方のみに平面電極を配置してもよい。
例えば、ラインアンドスペース構造４と半導体基板１と
の間にのみ、あるいはラインアンドスペース構造４と他
の信号線８との間にのみ平面電極７ｂを配置する（図１
６，１７）。
【００５３】また、図１２には、図７に示した上記実施
の形態１に係るキャパシタを基礎として構成されたキャ
パシタを示したが、図８に示した上記実施の形態２に係
るキャパシタを基礎として、あるいは図９に示した上記
実施の形態３に係るキャパシタを基礎として、本実施の
形態４に係るキャパシタを構成してもよい（図１８，１
９）。
の形態１に係るキャパシタを基礎として構成されたキャ
パシタを示したが、図８に示した上記実施の形態２に係
るキャパシタを基礎として、あるいは図９に示した上記
実施の形態３に係るキャパシタを基礎として、本実施の
形態４に係るキャパシタを構成してもよい（図１８，１
９）。
【００５４】実施の形態５．図２０は、本発明の実施の
形態５に係るキャパシタの構成を示す模式図である。本
実施の形態５に係るキャパシタは、図１２に示した上記
実施の形態４に係るキャパシタを基礎として、同電位Ｖ
２が印加される配線３ｂと平面電極７ｂとを、絶縁膜２
内に形成され、内部がＷ等の金属で充填されたスルーホ
ール９を介して互いに電気的に接続したものである。ス
ルーホール９としては、図１０に示したホール状のスル
ーホール及び図１１に示した帯状のスルーホールのいず
れを採用してもよい。
形態５に係るキャパシタの構成を示す模式図である。本
実施の形態５に係るキャパシタは、図１２に示した上記
実施の形態４に係るキャパシタを基礎として、同電位Ｖ
２が印加される配線３ｂと平面電極７ｂとを、絶縁膜２
内に形成され、内部がＷ等の金属で充填されたスルーホ
ール９を介して互いに電気的に接続したものである。ス
ルーホール９としては、図１０に示したホール状のスル
ーホール及び図１１に示した帯状のスルーホールのいず
れを採用してもよい。
【００５５】このように本実施の形態５に係るキャパシ
タによれば、高電位Ｖ１が印加される配線３ａは、いず
れも低電位Ｖ２が印加される配線３ｂ、平面電極７ｂ、
及びスルーホール９によって取り囲まれるため、配線３
ａと半導体基板１や他の信号線８との間の干渉を効率的
に低減することができる。
タによれば、高電位Ｖ１が印加される配線３ａは、いず
れも低電位Ｖ２が印加される配線３ｂ、平面電極７ｂ、
及びスルーホール９によって取り囲まれるため、配線３
ａと半導体基板１や他の信号線８との間の干渉を効率的
に低減することができる。
【００５６】また、配線３ａとスルーホール９との間に
も容量が構成されるため、さらなる大容量化を図ること
もできる。
も容量が構成されるため、さらなる大容量化を図ること
もできる。
【００５７】図２１〜２７は、本発明の実施の形態５に
係るキャパシタの他の構造をそれぞれ示す模式図であ
る。図２０には、ラインアンドスペース構造４の上下
に、いずれも低電位Ｖ２が印加される平面電極７ｂが配
置されたキャパシタを示した。しかし、上下一方あるい
は双方の平面電極として、高電位Ｖ１が印加される平面
電極７ａを配置し、配線３ａと平面電極７ａとをスルー
ホール９を介して互いに電気的に接続してもよい（図２
１）。
係るキャパシタの他の構造をそれぞれ示す模式図であ
る。図２０には、ラインアンドスペース構造４の上下
に、いずれも低電位Ｖ２が印加される平面電極７ｂが配
置されたキャパシタを示した。しかし、上下一方あるい
は双方の平面電極として、高電位Ｖ１が印加される平面
電極７ａを配置し、配線３ａと平面電極７ａとをスルー
ホール９を介して互いに電気的に接続してもよい（図２
１）。
【００５８】また、図２０には、単層のラインアンドス
ペース構造４を有するキャパシタを示したが、複数のラ
インアンドスペース構造４ａ，４ｂが層状に配置されて
いるキャパシタにおいて、各ラインアンドスペース構造
４ａ，４ｂに関して、図２０に示した構造を適用しても
よい（図２２）。
ペース構造４を有するキャパシタを示したが、複数のラ
インアンドスペース構造４ａ，４ｂが層状に配置されて
いるキャパシタにおいて、各ラインアンドスペース構造
４ａ，４ｂに関して、図２０に示した構造を適用しても
よい（図２２）。
【００５９】また、図２０には、図１２に示したキャパ
シタを基礎として構成されたキャパシタを示したが、図
１８あるいは図１９に示したキャパシタを基礎として、
本実施の形態５に係るキャパシタを構成してもよい（図
２３，２４）。
シタを基礎として構成されたキャパシタを示したが、図
１８あるいは図１９に示したキャパシタを基礎として、
本実施の形態５に係るキャパシタを構成してもよい（図
２３，２４）。
【００６０】また、図２４には、２層のラインアンドス
ペース構造４ａ，４ｂを有するキャパシタを基礎として
構成された本実施の形態５に係るキャパシタを示した
が、３層、４層、及び５層（あるいは６層以上）のライ
ンアンドスペース構造４ａ〜４ｅを有するキャパシタを
基礎として、本実施の形態５に係るキャパシタを構成し
てもよい（図２５〜２７）。
ペース構造４ａ，４ｂを有するキャパシタを基礎として
構成された本実施の形態５に係るキャパシタを示した
が、３層、４層、及び５層（あるいは６層以上）のライ
ンアンドスペース構造４ａ〜４ｅを有するキャパシタを
基礎として、本実施の形態５に係るキャパシタを構成し
てもよい（図２５〜２７）。
【００６１】実施の形態６．図２８は、本発明の実施の
形態６に係るキャパシタの構成を示す模式図である。本
実施の形態６に係るキャパシタは、図２４に示した上記
実施の形態５に係るキャパシタを基礎として、ラインア
ンドスペース構造４ａ，４ｂの上下双方に平面電極７ｂ
を配置し、さらに、高電位Ｖ１が印加され、平面電極７
ｂに平行な平面電極７ａを、平面電極７ｂに対してライ
ンアンドスペース構造４ａ，４ｂと反対側でｚ方向に並
ぶように絶縁膜２を介して上下に配置し、さらに、平面
電極７ａと配線３ａとを、絶縁膜２内に形成され、内部
がＷ等の金属で充填されたスルーホール１０を介して互
いに電気的に接続したものである。スルーホール１０と
しては、図１０に示したホール状のスルーホール及び図
１１に示した帯状のスルーホールのいずれを採用しても
よい。
形態６に係るキャパシタの構成を示す模式図である。本
実施の形態６に係るキャパシタは、図２４に示した上記
実施の形態５に係るキャパシタを基礎として、ラインア
ンドスペース構造４ａ，４ｂの上下双方に平面電極７ｂ
を配置し、さらに、高電位Ｖ１が印加され、平面電極７
ｂに平行な平面電極７ａを、平面電極７ｂに対してライ
ンアンドスペース構造４ａ，４ｂと反対側でｚ方向に並
ぶように絶縁膜２を介して上下に配置し、さらに、平面
電極７ａと配線３ａとを、絶縁膜２内に形成され、内部
がＷ等の金属で充填されたスルーホール１０を介して互
いに電気的に接続したものである。スルーホール１０と
しては、図１０に示したホール状のスルーホール及び図
１１に示した帯状のスルーホールのいずれを採用しても
よい。
【００６２】このように本実施の形態６に係るキャパシ
タによれば、図２８において中央に配置された配線３ａ
及びスルーホール６は、いずれも低電位Ｖ２が印加され
る配線３ｂ、平面電極７ｂ、及びスルーホール６，９に
よって取り囲まれ、さらに、配線３ｂ、平面電極７ｂ、
及びスルーホール６，９は、いずれも高電位Ｖ１が印加
される配線３ａ、平面電極７ａ、及びスルーホール６，
１０によって取り囲まれる。従って、配線３ａ，３ｂと
半導体基板１や他の信号線８との間の干渉を効率的に低
減することができる。
タによれば、図２８において中央に配置された配線３ａ
及びスルーホール６は、いずれも低電位Ｖ２が印加され
る配線３ｂ、平面電極７ｂ、及びスルーホール６，９に
よって取り囲まれ、さらに、配線３ｂ、平面電極７ｂ、
及びスルーホール６，９は、いずれも高電位Ｖ１が印加
される配線３ａ、平面電極７ａ、及びスルーホール６，
１０によって取り囲まれる。従って、配線３ａ，３ｂと
半導体基板１や他の信号線８との間の干渉を効率的に低
減することができる。
【００６３】なお、図２８に示した構成とは逆に、ライ
ンアンドスペース構造４ａ，４ｂの上下双方に平面電極
７ａを配置して、スルーホール９を介して配線３ａに電
気的に接続するとともに、平面電極７ａの上下外側に平
面電極７ｂを配置して、スルーホール１０を介して配線
３ｂに電気的に接続する構成としても、上記と同様の効
果を得ることができる。
ンアンドスペース構造４ａ，４ｂの上下双方に平面電極
７ａを配置して、スルーホール９を介して配線３ａに電
気的に接続するとともに、平面電極７ａの上下外側に平
面電極７ｂを配置して、スルーホール１０を介して配線
３ｂに電気的に接続する構成としても、上記と同様の効
果を得ることができる。
【００６４】実施の形態７．図２９は、本発明の実施の
形態７に係るキャパシタの構成を示す断面図である。図
２９に示すキャパシタは、配線３ａ，３ｂとシリコン酸
化膜２ｂとから成るラインアンドスペース構造４の上下
に、シリコン酸化膜よりも誘電率の高いＳｉＮやＢＳＴ
等から成る高誘電体膜２ａを、所定の膜厚に平面的に形
成したものである。
形態７に係るキャパシタの構成を示す断面図である。図
２９に示すキャパシタは、配線３ａ，３ｂとシリコン酸
化膜２ｂとから成るラインアンドスペース構造４の上下
に、シリコン酸化膜よりも誘電率の高いＳｉＮやＢＳＴ
等から成る高誘電体膜２ａを、所定の膜厚に平面的に形
成したものである。
【００６５】また、図３０は、本発明の実施の形態７に
係るキャパシタの他の構成を示す断面図である。図３０
に示すキャパシタは、配線３ａと配線３ｂとの間の絶縁
膜２に、上記高誘電体膜２ａを採用したものである。
係るキャパシタの他の構成を示す断面図である。図３０
に示すキャパシタは、配線３ａと配線３ｂとの間の絶縁
膜２に、上記高誘電体膜２ａを採用したものである。
【００６６】このように本実施の形態７に係るキャパシ
タによれば、配線３ａ，３ｂの周囲に高誘電体膜２ａを
配置したため、シリコン酸化膜のみによって絶縁膜２を
構成する場合と比較すると、大容量化を図ることができ
る。
タによれば、配線３ａ，３ｂの周囲に高誘電体膜２ａを
配置したため、シリコン酸化膜のみによって絶縁膜２を
構成する場合と比較すると、大容量化を図ることができ
る。
【００６７】なお、図２９における高誘電体膜２ａと図
３０における高誘電体膜２ａとを組み合わせて配置する
ことにより、さらなる大容量化を図ることができる。
３０における高誘電体膜２ａとを組み合わせて配置する
ことにより、さらなる大容量化を図ることができる。
【００６８】実施の形態８．図３１は、半導体装置をｚ
方向から眺めた模式図である。上記のように半導体装置
は配線部１１とキャパシタ部１２とを有しており、キャ
パシタ部１２においては、図２９，３０に示したよう
に、配線３ａ，３ｂの周囲に高誘電体膜２ａを配置した
構造を採用する。一方、配線部１１においては、図３２
に示すように、シリコン酸化膜２ｂのみによって絶縁膜
２を構成した構造を採用する。
方向から眺めた模式図である。上記のように半導体装置
は配線部１１とキャパシタ部１２とを有しており、キャ
パシタ部１２においては、図２９，３０に示したよう
に、配線３ａ，３ｂの周囲に高誘電体膜２ａを配置した
構造を採用する。一方、配線部１１においては、図３２
に示すように、シリコン酸化膜２ｂのみによって絶縁膜
２を構成した構造を採用する。
【００６９】このように本実施の形態８に係るキャパシ
タによれば、半導体装置のキャパシタ部１２においては
キャパシタの大容量化を図ることができるとともに、配
線部１１においては、寄生容量を低減して高速動作を実
現することができる。
タによれば、半導体装置のキャパシタ部１２においては
キャパシタの大容量化を図ることができるとともに、配
線部１１においては、寄生容量を低減して高速動作を実
現することができる。
【００７０】また、図３３，３４は、本発明の実施の形
態８の第１の変形例に係るキャパシタの構成をそれぞれ
示す断面図である。図３３は配線部１１における断面構
造を示しており、図３４はキャパシタ部１２における断
面構造を示している。ラインアンドスペース構造４の上
下には高誘電体膜２ａが形成されており、配線部１１に
おいては高誘電体膜２ａ１を薄く形成し、キャパシタ部
１２においては高誘電体膜２ａ２を厚く形成する。この
ように、配線部１１とキャパシタ部１２とで高誘電体膜
２ａの膜厚を異ならせることによっても、上記と同様の
効果を得ることができる。
態８の第１の変形例に係るキャパシタの構成をそれぞれ
示す断面図である。図３３は配線部１１における断面構
造を示しており、図３４はキャパシタ部１２における断
面構造を示している。ラインアンドスペース構造４の上
下には高誘電体膜２ａが形成されており、配線部１１に
おいては高誘電体膜２ａ１を薄く形成し、キャパシタ部
１２においては高誘電体膜２ａ２を厚く形成する。この
ように、配線部１１とキャパシタ部１２とで高誘電体膜
２ａの膜厚を異ならせることによっても、上記と同様の
効果を得ることができる。
【００７１】また、図３５は、本発明の実施の形態８の
第２の変形例に係るキャパシタの構成を示す断面図であ
り、特に配線部１１における断面構造を示している。隣
接する配線３同士の間のシリコン酸化膜２ｂ内に、低誘
電率化を図るためのＦ等の不純物を導入して、シリコン
酸化膜２ｂｂとする。一方、キャパシタ部１２における
絶縁膜２内には上記不純物は導入しない。このような構
成とすることにより、配線部１１において寄生容量がさ
らに低減され、さらなる動作の高速化を図ることができ
る。
第２の変形例に係るキャパシタの構成を示す断面図であ
り、特に配線部１１における断面構造を示している。隣
接する配線３同士の間のシリコン酸化膜２ｂ内に、低誘
電率化を図るためのＦ等の不純物を導入して、シリコン
酸化膜２ｂｂとする。一方、キャパシタ部１２における
絶縁膜２内には上記不純物は導入しない。このような構
成とすることにより、配線部１１において寄生容量がさ
らに低減され、さらなる動作の高速化を図ることができ
る。
【００７２】以下、上記実施の形態１〜８に係るキャパ
シタの用途について説明する。図３６は、周知の共振回
路を示す回路図であり、図３７は、周知のハイパスフィ
ルタ回路を示す回路図であり、図３８は、周知のローパ
スフィルタ回路を示す回路図である。これらの図におい
て、Ｃ１，Ｃ２は半導体基板等との間に構成される寄生
容量であり、ｖは他の信号線による影響を電圧として表
したものである。図３６に示した共振回路のＣに、上記
実施の形態１〜８に係るキャパシタを使用することによ
り、電力損失や他の回路からの干渉が小さい、高性能の
共振回路を得ることができる。また、Ｃを高精度に設定
することができるため、バンドパスフィルタとして用い
た場合に、通過周波数帯域を高精度に絞り込むことがで
きる。また、図３７，３８に示したフィルタ回路のＣ
に、上記実施の形態１〜８に係るキャパシタを使用する
ことにより、カットオフ能力の高いフィルタ回路を得る
ことができる。
シタの用途について説明する。図３６は、周知の共振回
路を示す回路図であり、図３７は、周知のハイパスフィ
ルタ回路を示す回路図であり、図３８は、周知のローパ
スフィルタ回路を示す回路図である。これらの図におい
て、Ｃ１，Ｃ２は半導体基板等との間に構成される寄生
容量であり、ｖは他の信号線による影響を電圧として表
したものである。図３６に示した共振回路のＣに、上記
実施の形態１〜８に係るキャパシタを使用することによ
り、電力損失や他の回路からの干渉が小さい、高性能の
共振回路を得ることができる。また、Ｃを高精度に設定
することができるため、バンドパスフィルタとして用い
た場合に、通過周波数帯域を高精度に絞り込むことがで
きる。また、図３７，３８に示したフィルタ回路のＣ
に、上記実施の形態１〜８に係るキャパシタを使用する
ことにより、カットオフ能力の高いフィルタ回路を得る
ことができる。
【００７３】
【発明の効果】この発明のうち請求項１に係るものによ
れば、ラインアンドスペース構造の配線に低抵抗の金属
配線を採用し、隣接する金属配線同士の間に生じる容量
を利用してキャパシタを構成したため、寄生抵抗や電力
損失が小さく、かつ小面積・大容量のキャパシタを得る
ことができる。
れば、ラインアンドスペース構造の配線に低抵抗の金属
配線を採用し、隣接する金属配線同士の間に生じる容量
を利用してキャパシタを構成したため、寄生抵抗や電力
損失が小さく、かつ小面積・大容量のキャパシタを得る
ことができる。
【００７４】また、この発明のうち請求項２に係るもの
によれば、第１及び第２の配線を交互に繰り返して配置
することにより、大容量のキャパシタを簡単に得ること
ができる。
によれば、第１及び第２の配線を交互に繰り返して配置
することにより、大容量のキャパシタを簡単に得ること
ができる。
【００７５】また、この発明のうち請求項３に係るもの
によれば、第１又は第２の配線と平面電極との間にも容
量が構成されるため、さらなる大容量化を図ることがで
きる。
によれば、第１又は第２の配線と平面電極との間にも容
量が構成されるため、さらなる大容量化を図ることがで
きる。
【００７６】しかも、電力損失を回避できるため寄生成
分のないより理想的なキャパシタを得ることができると
ともに、平面電極によって第１又は第２の配線と他の信
号線等との間の干渉を低減することもできる。
分のないより理想的なキャパシタを得ることができると
ともに、平面電極によって第１又は第２の配線と他の信
号線等との間の干渉を低減することもできる。
【００７７】また、この発明のうち請求項４に係るもの
によれば、第１及び第２の配線は、第２及び第３方向に
隣接する４本の第２及び第１の配線との間で容量を構成
するため、さらなる大容量化を図ることができる。
によれば、第１及び第２の配線は、第２及び第３方向に
隣接する４本の第２及び第１の配線との間で容量を構成
するため、さらなる大容量化を図ることができる。
【００７８】また、この発明のうち請求項５に係るもの
によれば、第１又は第２の配線と平面電極との間にも容
量が構成されるため、さらなる大容量化を図ることがで
きる。
によれば、第１又は第２の配線と平面電極との間にも容
量が構成されるため、さらなる大容量化を図ることがで
きる。
【００７９】しかも、電力損失を回避できるため寄生成
分のないより理想的なキャパシタを得ることができると
ともに、平面電極によって第１又は第２の配線と他の信
号線等との間の干渉を低減することもできる。
分のないより理想的なキャパシタを得ることができると
ともに、平面電極によって第１又は第２の配線と他の信
号線等との間の干渉を低減することもできる。
【００８０】また、この発明のうち請求項６に係るもの
によれば、層間絶縁膜を挟んで互いに隣接するスルーホ
ール同士の間にも容量が構成されるため、さらなる大容
量化を図ることができる。
によれば、層間絶縁膜を挟んで互いに隣接するスルーホ
ール同士の間にも容量が構成されるため、さらなる大容
量化を図ることができる。
【００８１】また、この発明のうち請求項７に係るもの
によれば、第１又は第２の配線と平面電極との間にも容
量が構成されるため、さらなる大容量化を図ることがで
きる。
によれば、第１又は第２の配線と平面電極との間にも容
量が構成されるため、さらなる大容量化を図ることがで
きる。
【００８２】しかも、電力損失を回避できるため寄生成
分のないより理想的なキャパシタを得ることができると
ともに、平面電極によって第１又は第２の配線と他の信
号線等との間の干渉を低減することもできる。
分のないより理想的なキャパシタを得ることができると
ともに、平面電極によって第１又は第２の配線と他の信
号線等との間の干渉を低減することもできる。
【００８３】また、この発明のうち請求項８に係るもの
によれば、複数の平面電極をラインアンドスペース構造
の両側に配置することにより、請求項３，５，７に係る
発明により得られる効果を一層高めることができる。
によれば、複数の平面電極をラインアンドスペース構造
の両側に配置することにより、請求項３，５，７に係る
発明により得られる効果を一層高めることができる。
【００８４】また、この発明のうち請求項９に係るもの
によれば、第２の配線は、第１の配線と、平面電極と、
第１の配線と平面電極とを電気的に接続するスルーホー
ルとによって取り囲まれるため、第２の配線と他の信号
線等との間の干渉を効率的に低減することができる。
によれば、第２の配線は、第１の配線と、平面電極と、
第１の配線と平面電極とを電気的に接続するスルーホー
ルとによって取り囲まれるため、第２の配線と他の信号
線等との間の干渉を効率的に低減することができる。
【００８５】しかも、第１の配線と平面電極とを電気的
に接続するスルーホールと、第２の配線との間にも容量
が構成されるため、さらなる大容量化を図ることもでき
る。
に接続するスルーホールと、第２の配線との間にも容量
が構成されるため、さらなる大容量化を図ることもでき
る。
【００８６】また、この発明のうち請求項１０に係るも
のによれば、第１の配線と、平面電極と、第１のスルー
ホールと、第１の配線同士を電気的に接続するスルーホ
ールとは、第２の配線と、他の平面電極と、第２のスル
ーホールと、第２の配線同士を電気的に接続するスルー
ホールとによって取り囲まれるため、第１の配線と他の
信号線との間の干渉を効率的に低減することができる。
のによれば、第１の配線と、平面電極と、第１のスルー
ホールと、第１の配線同士を電気的に接続するスルーホ
ールとは、第２の配線と、他の平面電極と、第２のスル
ーホールと、第２の配線同士を電気的に接続するスルー
ホールとによって取り囲まれるため、第１の配線と他の
信号線との間の干渉を効率的に低減することができる。
【００８７】また、この発明のうち請求項１１に係るも
のによれば、シリコン酸化膜のみによって絶縁膜を構成
する場合と比較すると、大容量化を図ることができる。
のによれば、シリコン酸化膜のみによって絶縁膜を構成
する場合と比較すると、大容量化を図ることができる。
【００８８】また、この発明のうち請求項１２に係るも
のによれば、シリコン酸化膜によって絶縁膜を構成する
場合と比較すると、大容量化を図ることができる。
のによれば、シリコン酸化膜によって絶縁膜を構成する
場合と比較すると、大容量化を図ることができる。
【００８９】また、この発明のうち請求項１３に係るも
のによれば、キャパシタ部においてはキャパシタの大容
量化を図ることができるとともに、配線部においては寄
生容量を低減して高速動作を実現することができる。
のによれば、キャパシタ部においてはキャパシタの大容
量化を図ることができるとともに、配線部においては寄
生容量を低減して高速動作を実現することができる。
【００９０】また、この発明のうち請求項１４に係るも
のによれば、配線部において寄生容量が低減され、動作
の高速化を図ることができる。
のによれば、配線部において寄生容量が低減され、動作
の高速化を図ることができる。
【００９１】また、この発明のうち請求項１５に係るも
のによれば、平面電極によってキャパシタを構成する場
合と比較すると、単位面積あたりでほぼ１桁程度の大容
量化を図ることができる。
のによれば、平面電極によってキャパシタを構成する場
合と比較すると、単位面積あたりでほぼ１桁程度の大容
量化を図ることができる。
【図１】 本発明の実施の形態１に係るキャパシタの構
造を示す斜視図である。
造を示す斜視図である。
【図２】 半導体装置の構成を示す上面図である。
【図３】 図１に示した構造から互いに隣接する一対の
配線のみを抜き出して、ｘ方向から眺めた模式図であ
る。
配線のみを抜き出して、ｘ方向から眺めた模式図であ
る。
【図４】 ラインアンドスペース構造を模式的に示す斜
視図である。
視図である。
【図５】 一対の平面電極を模式的に示す斜視図であ
る。
る。
【図６】 デザインルールに対する容量Ｃ1，Ｃ2をプロ
ットしたグラフである。
ットしたグラフである。
【図７】 図１に示した構造から連続する４本の配線を
抜き出して、ｘ方向から眺めた模式図である。
抜き出して、ｘ方向から眺めた模式図である。
【図８】 本発明の実施の形態２に係るキャパシタの構
成を示す模式図である。
成を示す模式図である。
【図９】 本発明の実施の形態３に係るキャパシタの構
成を示す模式図である。
成を示す模式図である。
【図１０】 スルーホールをｚ方向から眺めた模式図で
ある。
ある。
【図１１】 スルーホールをｚ方向から眺めた模式図で
ある。
ある。
【図１２】 本発明の実施の形態４に係るキャパシタの
構成を示す模式図である。
構成を示す模式図である。
【図１３】 本実施の形態４に係るキャパシタの効果を
説明するための模式図である。
説明するための模式図である。
【図１４】 本実施の形態４に係るキャパシタの効果を
説明するための模式図である。
説明するための模式図である。
【図１５】 本発明の実施の形態４に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図１６】 本発明の実施の形態４に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図１７】 本発明の実施の形態４に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図１８】 本発明の実施の形態４に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図１９】 本発明の実施の形態４に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図２０】 本発明の実施の形態５に係るキャパシタの
構成を示す模式図である。
構成を示す模式図である。
【図２１】 本発明の実施の形態５に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図２２】 本発明の実施の形態５に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図２３】 本発明の実施の形態５に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図２４】 本発明の実施の形態５に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図２５】 本発明の実施の形態５に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図２６】 本発明の実施の形態５に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図２７】 本発明の実施の形態５に係るキャパシタの
他の構造を示す模式図である。
他の構造を示す模式図である。
【図２８】 本発明の実施の形態６に係るキャパシタの
構成を示す模式図である。
構成を示す模式図である。
【図２９】 本発明の実施の形態７に係るキャパシタの
構成を示す断面図である。
構成を示す断面図である。
【図３０】 本発明の実施の形態７に係るキャパシタの
他の構成を示す断面図である。
他の構成を示す断面図である。
【図３１】 配線をｚ方向から眺めた模式図である。
【図３２】 配線部における断面構造を示す断面図であ
る。
る。
【図３３】 本発明の実施の形態８の第１の変形例に係
るキャパシタの構成を示す断面図である。
るキャパシタの構成を示す断面図である。
【図３４】 本発明の実施の形態８の第１の変形例に係
るキャパシタの構成を示す断面図である。
るキャパシタの構成を示す断面図である。
【図３５】 本発明の実施の形態８の第２の変形例に係
るキャパシタの構成を示す断面図である。
るキャパシタの構成を示す断面図である。
【図３６】 周知の共振回路を示す回路図である。
【図３７】 周知のハイパスフィルタ回路を示す回路図
である。
である。
【図３８】 周知のローパスフィルタ回路を示す回路図
である。
である。
【図３９】 従来のキャパシタの構造を示す断面図であ
る。
る。
【図４０】 従来のキャパシタの他の構造を示す断面図
である。
である。
【図４１】 図３９に示したキャパシタの等価回路を示
す回路図である。
す回路図である。
２ 絶縁膜、２ａ，２ａ１，２ａ２ 高誘電体膜、２
ｂ，２ｂｂ シリコン酸化膜、３，３ａ，３ｂ 配線、
４，４ａ〜４ｃ ラインアンドスペース構造、５容量、
６，９，１０ スルーホール、７ａ，７ｂ 平面電極、
８ 信号線、１１ 配線部、１２ キャパシタ部。
ｂ，２ｂｂ シリコン酸化膜、３，３ａ，３ｂ 配線、
４，４ａ〜４ｃ ラインアンドスペース構造、５容量、
６，９，１０ スルーホール、７ａ，７ｂ 平面電極、
８ 信号線、１１ 配線部、１２ キャパシタ部。
Claims (15)
- 【請求項１】 主面を有する下地層と、 前記下地層の前記主面上に形成されたキャパシタとを備
え、 前記キャパシタは、前記主面の第１方向に延在する複数
の金属配線が絶縁膜によって互いに電気的に分離されつ
つ、前記第１方向に垂直な前記主面の第２方向に所定間
隔で並ぶラインアンドスペース構造を有する半導体装
置。 - 【請求項２】 前記ラインアンドスペース構造は、一方
電極として機能する第１の配線と、他方電極として機能
する第２の配線とを含み、 前記第１の配線と前記第２の配線とは交互に繰り返して
配置されていることを特徴とする、請求項１に記載の半
導体装置。 - 【請求項３】 前記キャパシタは、前記ラインアンドス
ペース構造に対して前記主面に垂直な第３方向に並ん
で、かつ所定の層間絶縁膜を介して配置された、前記主
面に平行な平面電極をさらに有する、請求項２に記載の
半導体装置。 - 【請求項４】 前記キャパシタは、前記ラインアンドス
ペース構造を３個以上有しており、 ３個以上の前記ラインアンドスペース構造は、異なる前
記ラインアンドスペース構造に属する前記第１の配線と
前記第２の配線とが、前記主面に垂直な第３方向にも交
互に並ぶように、層間絶縁膜を介して層状に配置されて
いる、請求項２に記載の半導体装置。 - 【請求項５】 前記キャパシタは、前記ラインアンドス
ペース構造に対して前記第３方向に並んで、かつ所定の
層間絶縁膜を介して配置された、前記主面に平行な平面
電極をさらに有する、請求項４に記載の半導体装置。 - 【請求項６】 前記キャパシタは、前記ラインアンドス
ペース構造を複数有しており、 複数の前記ラインアンドスペース構造は、異なる前記ラ
インアンドスペース構造に属する前記第１の配線同士及
び前記第２の配線同士が前記主面に垂直な第３方向にそ
れぞれ並ぶように、層間絶縁膜を介して層状に配置され
ており、 前記第３方向に並ぶ前記第１の配線同士及び前記第２の
配線同士は、前記層間絶縁膜内に形成され、内部が導体
で充填されたスルーホールを介してそれぞれ互いに電気
的に接続されていることを特徴とする、請求項２に記載
の半導体装置。 - 【請求項７】 前記キャパシタは、前記ラインアンドス
ペース構造に対して前記第３方向に並んで、かつ所定の
層間絶縁膜を介して配置された、前記主面に平行な平面
電極をさらに有する、請求項６に記載の半導体装置。 - 【請求項８】 前記キャパシタは、前記平面電極を複数
有しており、 複数の前記平面電極は、前記ラインアンドスペース構造
に対して前記第３方向に並んで、前記ラインアンドスペ
ース構造の両側に配置されている、請求項３，５，７の
いずれか一つに記載の半導体装置。 - 【請求項９】 前記キャパシタは、前記所定の層間絶縁
膜内に形成され、前記第１の配線と前記平面電極とを電
気的に接続する、内部が導体で充填されたスルーホール
をさらに有する、請求項３，５，７，８のいずれか一つ
に記載の半導体装置。 - 【請求項１０】 前記キャパシタは、 前記所定の層間絶縁膜内に形成され、前記第１の配線と
前記平面電極とを電気的に接続する、内部が導体で充填
された第１のスルーホールと、 前記ラインアンドスペース構造に対して前記平面電極と
同じ側で前記第３方向に並んで、かつ前記平面電極より
も外側に、他の層間絶縁膜を介して配置された他の平面
電極と、 前記他の層間絶縁膜内に形成され、前記第２の配線と前
記他の平面電極とを電気的に接続する、内部が導体で充
填された第２のスルーホールとをさらに有する、請求項
７に記載の半導体装置。 - 【請求項１１】 前記キャパシタは、 前記ラインアンドスペース構造上に形成された層間絶縁
膜と、 前記層間絶縁膜と前記ラインアンドスペース構造とが接
触する部分に形成され、シリコン酸化膜よりも誘電率の
高い高誘電体膜とをさらに有する、請求項１に記載の半
導体装置。 - 【請求項１２】 前記絶縁膜は、シリコン酸化膜よりも
誘電率の高い高誘電体膜である、請求項１に記載の半導
体装置。 - 【請求項１３】 前記半導体装置は、所要の配線が形成
された配線部と、前記キャパシタが形成されたキャパシ
タ部とを有し、 前記高誘電体膜は前記キャパシタ部にのみ設けられてい
ることを特徴とする、請求項１１又は１２に記載の半導
体装置。 - 【請求項１４】 前記半導体装置は、所要の配線が形成
された配線部と、前記キャパシタが形成されたキャパシ
タ部とを有し、 前記配線部における前記絶縁膜は、低誘電率化のための
不純物が導入されたシリコン酸化膜である、請求項１１
又は１２に記載の半導体装置。 - 【請求項１５】 前記ラインアンドスペース構造のライ
ン幅及びスペース幅は、ともに０．２μｍ以下であるこ
とを特徴とする、請求項１〜１４のいずれか一つに記載
の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30526299A JP4446525B2 (ja) | 1999-10-27 | 1999-10-27 | 半導体装置 |
| US09/543,544 US6465832B1 (en) | 1999-10-27 | 2000-04-05 | Semiconductor device |
| KR1020000054154A KR100344373B1 (ko) | 1999-10-27 | 2000-09-15 | 반도체 장치 |
| TW089119040A TW461075B (en) | 1999-10-27 | 2000-09-16 | Semiconductor device |
| DE10046910A DE10046910A1 (de) | 1999-10-27 | 2000-09-21 | Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30526299A JP4446525B2 (ja) | 1999-10-27 | 1999-10-27 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009287566A Division JP2010093288A (ja) | 2009-12-18 | 2009-12-18 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
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|---|---|---|---|---|
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| AU2003290486A1 (en) * | 2003-12-23 | 2005-07-14 | Telefonaktiebolaget Lm Ericsson (Publ) | Capacitor |
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|---|---|---|---|---|
| US4419310A (en) * | 1981-05-06 | 1983-12-06 | Sprague Electric Company | SrTiO3 barrier layer capacitor |
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| US6028324A (en) * | 1997-03-07 | 2000-02-22 | Taiwan Semiconductor Manufacturing Company | Test structures for monitoring gate oxide defect densities and the plasma antenna effect |
| KR100245562B1 (ko) * | 1997-10-14 | 2000-03-02 | 윤종용 | 고속으로 동작하는 반도체 장치에서 신호 간섭을방지하기 위한배선 구조 |
| US6088258A (en) * | 1998-05-28 | 2000-07-11 | International Business Machines Corporation | Structures for reduced topography capacitors |
| US6144053A (en) * | 1999-01-20 | 2000-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a capacitor with a high dielectric constant film |
| US6297524B1 (en) * | 2000-04-04 | 2001-10-02 | Philips Electronics North America Corporation | Multilayer capacitor structure having an array of concentric ring-shaped plates for deep sub-micron CMOS |
-
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006261455A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | 半導体装置およびｍｉｍキャパシタ |
| JP2008103527A (ja) * | 2006-10-19 | 2008-05-01 | Renesas Technology Corp | 半導体装置 |
| JP2012509594A (ja) * | 2008-11-21 | 2012-04-19 | ザイリンクス インコーポレイテッド | 集積キャパシタのためのシールド |
| JP2010093288A (ja) * | 2009-12-18 | 2010-04-22 | Renesas Technology Corp | 半導体装置 |
| JP2017076815A (ja) * | 2013-03-05 | 2017-04-20 | クアルコム，インコーポレイテッド | キャパシタンスを高めた金属−酸化物−金属（ｍｏｍ）キャパシタ |
| CN113711322A (zh) * | 2019-04-15 | 2021-11-26 | 华为技术有限公司 | 电容器和半导体芯片 |
| CN113711322B (zh) * | 2019-04-15 | 2023-06-16 | 华为技术有限公司 | 电容器和半导体芯片 |
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