JP2010093288A - 半導体装置 - Google Patents
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Abstract
【解決手段】ラインアンドスペース構造の配線に金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用することで、寄生抵抗が小さく、かつ小面積のキャパシタを得る。x方向に延在し、AlやCu等の金属から成る配線3が、y方向に所定間隔で複数並んで、ラインアンドスペース構造4を構成している。ラインアンドスペース構造は、シリコン基板1上に形成されている。また、シリコン基板1上には、シリコン酸化膜等から成る絶縁膜2が形成されており、隣接する配線3同士は、絶縁膜2によって互いに電気的に分離されている。
【選択図】図1
Description
図1は、本発明の実施の形態1に係るキャパシタの構造を示す斜視図である。半導体装置は、図2の上面図に示すように、所要の配線が形成された配線部11と、キャパシタが形成されたキャパシタ部12とを有しており、図1に示すキャパシタは、半導体装置のキャパシタ部12に形成されている。
図8は、本発明の実施の形態2に係るキャパシタの構成を示す模式図である。本実施の形態2に係るキャパシタは、上記実施の形態1に係るキャパシタを基礎として、図7に示したラインアンドスペース構造4と同一構成のラインアンドスペース構造4a〜4cを、異なるラインアンドスペース構造に属する配線3aと配線3bとが図中のz方向にも交互に並ぶように、絶縁膜2を介して3層に配置したものである。
図9は、本発明の実施の形態3に係るキャパシタの構成を示す模式図である。本実施の形態3に係るキャパシタは、上記実施の形態1に係るキャパシタを基礎として、図7に示したラインアンドスペース構造4と同一構成のラインアンドスペース構造4a,4bを、異なるラインアンドスペース構造に属する配線3a同士及び配線3b同士がz方向にそれぞれ並ぶように、絶縁膜2を介して2層に配置したものである。そして、z方向に並ぶ配線3a同士及び配線3b同士を、絶縁膜2内に形成され、内部がW等の金属で充填されたスルーホール6を介してそれぞれ互いに電気的に接続した。なお、図9には2層のラインアンドスペース構造4a,4bを示したが、3層以上に配置してもよい。
図12は、本発明の実施の形態4に係るキャパシタの構成を示す模式図である。本実施の形態4に係るキャパシタは、図7に示した上記実施の形態1に係るキャパシタを基礎として、低電位V2が印加され、x方向及びy方向によって規定される平面に平行な平面電極7bを、ラインアンドスペース構造4に対してz方向に並ぶように、絶縁膜2を介して上下に配置したものである。平面電極7bは図2に示したキャパシタ部12のみに形成され、金属あるいはポリシリコンを材質として構成される。
図20は、本発明の実施の形態5に係るキャパシタの構成を示す模式図である。本実施の形態5に係るキャパシタは、図12に示した上記実施の形態4に係るキャパシタを基礎として、同電位V2が印加される配線3bと平面電極7bとを、絶縁膜2内に形成され、内部がW等の金属で充填されたスルーホール9を介して互いに電気的に接続したものである。スルーホール9としては、図10に示したホール状のスルーホール及び図11に示した帯状のスルーホールのいずれを採用してもよい。
図28は、本発明の実施の形態6に係るキャパシタの構成を示す模式図である。本実施の形態6に係るキャパシタは、図24に示した上記実施の形態5に係るキャパシタを基礎として、ラインアンドスペース構造4a,4bの上下双方に平面電極7bを配置し、さらに、高電位V1が印加され、平面電極7bに平行な平面電極7aを、平面電極7bに対してラインアンドスペース構造4a,4bと反対側でz方向に並ぶように絶縁膜2を介して上下に配置し、さらに、平面電極7aと配線3aとを、絶縁膜2内に形成され、内部がW等の金属で充填されたスルーホール10を介して互いに電気的に接続したものである。スルーホール10としては、図10に示したホール状のスルーホール及び図11に示した帯状のスルーホールのいずれを採用してもよい。
図29は、本発明の実施の形態7に係るキャパシタの構成を示す断面図である。図29に示すキャパシタは、配線3a,3bとシリコン酸化膜2bとから成るラインアンドスペース構造4の上下に、シリコン酸化膜よりも誘電率の高いSiNやBST等から成る高誘電体膜2aを、所定の膜厚に平面的に形成したものである。
図31は、半導体装置をz方向から眺めた模式図である。上記のように半導体装置は配線部11とキャパシタ部12とを有しており、キャパシタ部12においては、図29,30に示したように、配線3a,3bの周囲に高誘電体膜2aを配置した構造を採用する。一方、配線部11においては、図32に示すように、シリコン酸化膜2bのみによって絶縁膜2を構成した構造を採用する。
Claims (41)
- 第1方向と前記第1方向に垂直な第2方向に広がる主面を有する下地層と、
前記下地層の前記主面上に形成されたキャパシタとを備え、
前記キャパシタは、
前記第1方向に延在する複数の金属配線が絶縁膜によって互いに電気的に分離されつつ、前記第2方向に所定間隔で並ぶラインアンドスペース構造と、
前記ラインアンドスペース構造上に形成された層間絶縁膜と、
前記層間絶縁膜と前記ラインアンドスペース構造とに接触する部分に形成され、シリコン酸化膜よりも誘電率の高い高誘電体膜とを備える、
半導体装置。 - 前記キャパシタは、前記ラインアンドスペース構造を3個以上有しており、
前記ラインアンドスペース構造は、一方電極として機能する第1の配線と、他方電極として機能する第2の配線とを含み、
前記第1の配線と前記第2の配線とは交互に繰り返して配置されており、
3個以上の前記ラインアンドスペース構造は、異なる前記ラインアンドスペース構造に属する前記第1の配線と前記第2の配線とが、前記主面に垂直な第3方向にも交互に並ぶように、層間絶縁膜を介して層状に配置されている、
請求項1に記載の半導体装置。 - 前記キャパシタは、
前記ラインアンドスペース構造に対して前記第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な平面電極をさらに有する、
請求項2に記載の半導体装置。 - 前記キャパシタは、前記ラインアンドスペース構造を複数有しており、
前記ラインアンドスペース構造は、一方電極として機能する第1の配線と、他方電極として機能する第2の配線とを含み、
前記第1の配線と前記第2の配線とは交互に繰り返して配置されており、
複数の前記ラインアンドスペース構造は、異なる前記ラインアンドスペース構造に属する前記第1の配線同士及び前記第2の配線同士が前記主面に垂直な第3方向にそれぞれ並ぶように、層間絶縁膜を介して層状に配置されており、
前記第3方向に並ぶ前記第1の配線同士及び前記第2の配線同士は、前記層間絶縁膜内に形成され、内部が導体で充填されたスルーホールを介してそれぞれ互いに電気的に接続されている、
請求項1に記載の半導体装置。 - 前記キャパシタは、
前記ラインアンドスペース構造に対して前記第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な平面電極をさらに有する、
請求項4に記載の半導体装置。 - 前記キャパシタは、前記平面電極を複数有しており、
複数の前記平面電極は、前記ラインアンドスペース構造に対して前記第3方向に並んで、前記ラインアンドスペース構造の両側に配置されている、
請求項3又は請求項5に記載の半導体装置。 - 前記キャパシタは、
前記所定の層間絶縁膜内に形成され、前記第1の配線と前記平面電極とを電気的に接続する、内部が導体で充填されたスルーホールをさらに有する、
請求項3、請求項5及び請求項6のいずれか一つに記載の半導体装置。 - 前記ラインアンドスペース構造は、一方電極として機能する第1の配線と、他方電極として機能する第2の配線とを含み、
前記第1の配線と前記第2の配線とは交互に繰り返して配置されており、
前記キャパシタは、
前記所定の層間絶縁膜内に形成され、前記第1の配線と前記平面電極とを電気的に接続する、内部が導体で充填された第1のスルーホールと、
前記ラインアンドスペース構造に対して前記平面電極と同じ側で前記第3方向に並んで、かつ前記平面電極よりも外側に、他の層間絶縁膜を介して配置された他の平面電極と、
前記他の層間絶縁膜内に形成され、前記第2の配線と前記他の平面電極とを電気的に接続する、内部が導体で充填された第2のスルーホールとをさらに有する、
請求項5に記載の半導体装置。 - 前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記キャパシタ部に設けられた前記高誘電体膜の厚みは、前記配線部に設けられた前記高誘電体膜の厚みよりも厚い、
請求項1に記載の半導体装置。 - 前記絶縁膜は、シリコン酸化膜よりも誘電率の高い高誘電体膜である、
請求項1に記載の半導体装置。 - 前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記高誘電体膜は前記キャパシタ部にのみ設けられている、
請求項1に記載の半導体装置。 - 前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記配線部における前記絶縁膜は、低誘電率化のための不純物が導入されたシリコン酸化膜である、
請求項9又は請求項10に記載の半導体装置。 - 前記ラインアンドスペース構造のライン幅及びスペース幅は、ともに0.2μm以下である、
請求項1から請求項12のいずれか一つに記載の半導体装置。 - 第1方向と前記第1方向に垂直な第2方向に広がる主面を有する半導体基板と、
前記半導体基板上に形成されたキャパシタとを備え、
前記キャパシタは、
前記第1方向に延び一方電極として機能する複数の第1の配線と、
前記第1方向に延び他方電極として機能する複数の第2の配線と、
前記複数の第1の配線それぞれと前記複数の第2の配線それぞれとの間に設けられた第1絶縁膜とを有し、
前記第2方向に所定間隔で前記第1の配線と前記第2の配線とが交互に繰り返されるように並んでおり、
前記キャパシタ上に層間絶縁膜が設けられ、
前記キャパシタと前記層間絶縁膜とが接触する部分に、シリコン酸化膜よりも誘電率の高い第1高誘電体膜が設けられている、
半導体装置。 - 前記キャパシタは、
前記第1方向に延び前記一方電極として機能する複数の第3の配線と、
前記第1方向に延び前記他方電極として機能する複数の第4の配線とをさらに有し、
前記複数の第3の配線それぞれと前記複数の第4の配線それぞれとの間には前記層間絶縁膜が設けられており、
前記第2方向に所定間隔で前記第3の配線と前記第4の配線とが交互に繰り返されるように並んでおり、
前記第3の配線及び前記第4の配線は前記第1の配線及び前記第2の配線上に設けられ、
平面視において、前記複数の第1の配線それぞれと前記複数の第4の配線それぞれとが互いに重なるように設けられ、前記複数の第2の配線それぞれと前記複数の第3の配線それぞれとが互いに重なるように設けられている、
請求項14に記載の半導体装置。 - 前記キャパシタは、
前記第1の配線、前記第2の配線および前記第1絶縁膜の下に第2絶縁膜を介して設けられ、前記半導体基板の前記主面と平行な前記一方電極として機能する第1平面電極を更に有する、
請求項14に記載の半導体装置。 - 前記キャパシタは、
前記第1方向に延び前記一方電極として機能する複数の第3の配線と、
前記第1方向に延び前記他方電極として機能する複数の第4の配線とをさらに有し、
前記複数の第3の配線それぞれと前記複数の第4の配線それぞれとの間には前記層間絶縁膜が設けられており、
前記第2方向に所定間隔で前記第3の配線と前記第4の配線とが交互に繰り返されるように並んでおり、
前記第3の配線及び前記第4の配線は前記第1の配線及び前記第2の配線上に設けられ、
平面視において、前記複数の第1の配線それぞれと前記複数の第3の配線それぞれとが互いに重なるように設けられ、前記複数の第2の配線それぞれと前記複数の第4の配線それぞれとが互いに重なるように設けられ、
前記複数の第1の配線それぞれは第1ビアにより前記複数の第3の配線それぞれと繋がっており、
前記複数の第2の配線それぞれは第2ビアにより前記複数の第4の配線それぞれと繋がっている、
請求項14に記載の半導体装置。 - 前記複数の第1の配線それぞれは複数の前記第1ビアにより前記複数の第3の配線それぞれと繋がっており、
前記複数の第2の配線それぞれは複数の前記第2ビアにより前記複数の第4の配線それぞれと繋がっている、
請求項17に記載の半導体装置。 - 前記第1ビアは前記第1の配線の延びる方向に沿って延びる形状であり、
前記第2ビアは前記第2の配線の延びる方向に沿って延びる形状である、
請求項17に記載の半導体装置。 - シリコン酸化膜よりも誘電率の高い第2高誘電体膜を更に有し、
前記第2高誘電体膜は、前記第1の配線、前記第2の配線及び前記第1絶縁膜に接するように設けられ、
前記第1絶縁膜は、前記第1及び前記第2高誘電体膜によって挟み込まれるように配置されている、
請求項14に記載の半導体装置。 - 前記キャパシタは、
前記第2方向に延び、前記複数の第1の配線それぞれの一端に接続され、前記一方電極として機能する第5の配線と、
前記第2方向に延び、前記複数の第2の配線それぞれの一端に接続され、前記他方電極として機能する第6の配線とを更に有する、
請求項14に記載の半導体装置。 - 第1方向と前記第1方向に垂直な第2方向に広がる主面を有する下地層と、
前記下地層の前記主面上に形成されたキャパシタとを備え、
前記キャパシタは、
前記第1方向に延び銅金属を含む複数の金属配線が、第1絶縁膜によって互いに電気的に分離されつつ、前記第2方向に所定間隔で並ぶラインアンドスペース構造を有し、
前記キャパシタ上に層間絶縁膜が設けられ、
前記キャパシタと前記層間絶縁膜とが接触する部分に、シリコン酸化膜よりも誘電率の高い第1高誘電体膜が設けられている、
半導体装置。 - シリコン酸化膜よりも誘電率の高い第2高誘電体膜を更に有し、
前記第2高誘電体膜は、前記第1の配線、前記第2の配線及び前記第1絶縁膜に接するように設けられ、
前記第1絶縁膜は、前記第1及び前記第2高誘電体膜によって挟み込まれるように配置されている、
請求項22に記載の半導体装置。 - 第1方向と前記第1方向に垂直な第2方向に広がる主面上にゲート電極が形成された半導体基板と、
前記半導体基板上に形成されたキャパシタとを備え、
前記キャパシタは、
前記第1方向に延び一方電極として機能し銅金属を含む複数の第1の配線と、
前記第1方向に延び他方電極として機能し銅金属を含む複数の第2の配線と、
前記複数の第1の配線それぞれと前記複数の第2の配線それぞれとの間に設けられた第1絶縁膜とを有し、
前記第2方向に所定間隔で前記第1の配線と前記第2の配線とが交互に繰り返されるように並んでおり、
前記キャパシタ上に層間絶縁膜が設けられ、
前記キャパシタと前記層間絶縁膜とが接触する部分に、シリコン酸化膜よりも誘電率の高い第1高誘電体膜が設けられ、
前記主面に垂直な方向の前記第1及び第2の配線の厚みは、前記第2方向の前記第1及び第2配線の間隔よりも大きく、
前記主面に垂直な方向の前記第1及び第2の配線の厚みは、前記第2方向の前記第1の配線と前記第2の配線の間に設けられた前記第1絶縁膜の間隔よりも大きくなっている、
半導体装置。 - 前記キャパシタは、
前記第1方向に延び前記一方電極として機能する複数の第3の配線と、
前記第1方向に延び前記他方電極として機能する複数の第4の配線とをさらに有し、
前記複数の第3の配線それぞれと前記複数の第4の配線それぞれとの間に前記層間絶縁膜が設けられており、
前記第2方向に所定間隔で前記第3の配線と前記第4の配線とが交互に繰り返されるように並んでおり、
前記第3の配線及び前記第4の配線は前記第1の配線及び前記第2の配線上に設けられ、
平面視において、前記複数の第1の配線それぞれと前記複数の第4の配線それぞれとが互いに重なるように設けられ、前記複数の第2の配線それぞれと前記複数の第3の配線それぞれとが互いに重なるように設けられている、
請求項24に記載の半導体装置。 - 前記キャパシタは、
前記第1の配線、前記第2の配線および前記第1絶縁膜の下に第2絶縁膜を介して設けられ、前記半導体基板の前記主面と平行な前記一方電極として機能する第1平面電極を更に有する、
請求項24に記載の半導体装置。 - 前記キャパシタは、
前記第1方向に延び前記一方電極として機能する複数の第3の配線と、
前記第1方向に延び前記他方電極として機能する複数の第4の配線とをさらに有し、
前記複数の第3の配線それぞれと前記複数の第4の配線それぞれとの間に前記層間絶縁膜が設けられており、
前記第2方向に所定間隔で前記第3の配線と前記第4の配線とが交互に繰り返されるように並んでおり、
前記第3の配線及び前記第4の配線は前記第1の配線及び前記第2の配線上に設けられ、
平面視において、前記複数の第1の配線それぞれと前記複数の第3の配線それぞれとが互いに重なるように設けられ、前記複数の第2の配線それぞれと前記複数の第4の配線それぞれとが互いに重なるように設けられ、
前記複数の第1の配線それぞれは第1ビアにより前記複数の第3の配線それぞれと繋がっており、
前記複数の第2の配線それぞれは第2ビアにより前記複数の第4の配線それぞれと繋がっている、
請求項24に記載の半導体装置。 - 前記複数の第1の配線それぞれは複数の前記第1ビアにより前記複数の第3の配線それぞれと繋がっており、
前記複数の第2の配線それぞれは複数の前記第2ビアにより前記複数の第4の配線それぞれと繋がっている、
請求項27に記載の半導体装置。 - 前記第1ビアは前記第1の配線の延びる方向に沿って延びる形状であり、
前記第2ビアは前記第2の配線の延びる方向に沿って延びる形状である、
請求項27に記載の半導体装置。 - シリコン酸化膜よりも誘電率の高い第2高誘電体膜を更に有し、
前記第2高誘電体膜は、前記第1の配線、前記第2の配線及び前記第1絶縁膜に接するように設けられ、
前記第1絶縁膜は、前記第1及び前記第2高誘電体膜によって挟み込まれるように配置されている、
請求項24に記載の半導体装置。 - 前記キャパシタは、
前記第2方向に延び、前記複数の第1の配線それぞれの一端に接続され、前記一方電極として機能する第5の配線と、
前記第2方向に延び、前記複数の第2の配線それぞれの一端に接続され、前記他方電極として機能する第6の配線とをさらに有する、
請求項24に記載の半導体装置。 - 主面を有する半導体基板と、
前記半導体基板上に形成されたキャパシタとを備え、
前記キャパシタは、
前記主面と平行な第1方向に延び一方電極として機能する複数の第1の配線と、
前記第1方向に延び他方電極として機能する複数の第2の配線と、
前記複数の第1の配線それぞれと前記複数の第2の配線それぞれとの間に設けられた第1絶縁膜とを有し、
前記第1方向に垂直であり前記主面と平行な第2方向に所定間隔で前記第1の配線と前記第2の配線とが交互に繰り返されるように並んでおり、
前記キャパシタ上にシリコン酸化膜よりも誘電率の高い第1高誘電体膜が設けられ、
前記第1高誘電体膜上に層間絶縁膜が設けられ、
前記第1高誘電体膜の下面と前記第1の配線の上面とが接触し、
前記第1高誘電体膜の下面と前記第2の配線の上面とが接触し、
前記第1高誘電体膜の下面と前記第1絶縁膜の上面とが接触し、
前記第1高誘電体膜の下面と前記層間絶縁膜の下面とが接触している、
半導体装置。 - 前記キャパシタは、
前記第1方向に延び前記一方電極として機能する複数の第3の配線と、
前記第1方向に延び前記他方電極として機能する複数の第4の配線とをさらに有し、
前記複数の第3の配線それぞれと前記複数の第4の配線それぞれとの間に前記層間絶縁膜が設けられており、
前記第2方向に所定間隔で前記第3の配線と前記第4の配線とが交互に繰り返されるように並んでおり、
前記第3の配線及び前記第4の配線は前記第1の配線及び前記第2の配線上に設けられ、
平面視において、前記複数の第1の配線それぞれと前記複数の第4の配線それぞれとが互いに重なるように設けられ、前記複数の第2の配線それぞれと前記複数の第3の配線それぞれとが互いに重なるように設けられている、
請求項32に記載の半導体装置。 - 前記キャパシタは、
前記第1の配線、前記第2の配線および前記第1絶縁膜の下に第2絶縁膜を介して設けられ、前記半導体基板の前記主面と平行な前記一方電極として機能する第1平面電極を更に有する、
請求項32に記載の半導体装置。 - 前記キャパシタは、
前記第1方向に延び前記一方電極として機能する複数の第3の配線と、
前記第1方向に延び前記他方電極として機能する複数の第4の配線とをさらに有し、
前記複数の第3の配線それぞれと前記複数の第4の配線それぞれとの間に前記層間絶縁膜が設けられており、
前記第2方向に所定間隔で前記第3の配線と前記第4の配線とが交互に繰り返されるように並んでおり、
前記第3の配線及び前記第4の配線は前記第1の配線及び前記第2の配線上に設けられ、
平面視において、前記複数の第1の配線それぞれと前記複数の第3の配線それぞれとが互いに重なるように設けられ、前記複数の第2の配線それぞれと前記複数の第4の配線それぞれとが互いに重なるように設けられ、
前記複数の第1の配線それぞれは第1ビアにより前記複数の第3の配線それぞれと繋がっており、
前記複数の第2の配線それぞれは第2ビアにより前記複数の第4の配線それぞれと繋がっている、
請求項32に記載の半導体装置。 - 前記複数の第1の配線それぞれは複数の前記第1ビアにより前記複数の第3の配線それぞれと繋がっており、
前記複数の第2の配線それぞれは複数の前記第2ビアにより前記複数の第4の配線それぞれと繋がっている、
請求項35に記載の半導体装置。 - 前記第1ビアは前記第1の配線の延びる方向に沿って延びる形状であり、
前記第2ビアは前記第2の配線の延びる方向に沿って延びる形状である、
請求項35に記載の半導体装置。 - シリコン酸化膜よりも誘電率の高い第2高誘電体膜を更に有し、
前記第2高誘電体膜は前記第1の配線、前記第2の配線及び前記第1絶縁膜に接するように設けられ、
前記第1絶縁膜は、前記第1及び前記第2高誘電体膜によって挟み込まれるように配置されている、
請求項32に記載の半導体装置。 - 前記キャパシタは、
前記第2方向に延び、前記複数の第1の配線それぞれの一端に接続され、前記一方電極として機能する第5の配線と、
前記第2方向に延び、前記複数の第2の配線それぞれの一端に接続され、前記他方電極として機能する第6の配線とをさらに有する、
請求項32に記載の半導体装置。 - 前記ラインアンドスペース構造のライン幅及びスペース幅は、ともに0.2μm以下であることを特徴とする、
請求項32に記載の半導体装置。 - 主面を有する下地層と、
前記下地層の前記主面上に形成されたキャパシタと
を備え、
前記キャパシタは、前記主面の第1方向に延在する複数の金属配線が絶縁膜によって互いに電気的に分離されつつ、前記第1方向に垂直な前記主面の第2方向に所定間隔で並ぶラインアンドスペース構造を有し、
前記ラインアンドスペース構造は、一方電極として機能する第1の配線と、他方電極として機能する第2の配線とを含み、
前記第1の配線と前記第2の配線とは交互に繰り返して配置されており、
前記キャパシタは、前記ラインアンドスペース構造に対して前記主面に垂直な第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な平面電極を有する半導体装置。
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---|---|---|---|---|
JP2012109376A (ja) * | 2010-11-17 | 2012-06-07 | Fujitsu Semiconductor Ltd | キャパシタおよび半導体装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08191108A (ja) * | 1994-08-10 | 1996-07-23 | Cirrus Logic Inc | 改良された電子メモリおよびその製造および使用方法 |
JPH08279553A (ja) * | 1995-04-05 | 1996-10-22 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
JPH09162354A (ja) * | 1995-07-07 | 1997-06-20 | Northern Telecom Ltd | 集積インダクタ構造およびその製造方法 |
JPH11501159A (ja) * | 1995-03-03 | 1999-01-26 | ノーザン・テレコム・リミテッド | 集積回路用コンデンサ構造およびその製造方法 |
JP2001127247A (ja) * | 1999-10-27 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
-
2009
- 2009-12-18 JP JP2009287566A patent/JP2010093288A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08191108A (ja) * | 1994-08-10 | 1996-07-23 | Cirrus Logic Inc | 改良された電子メモリおよびその製造および使用方法 |
JPH11501159A (ja) * | 1995-03-03 | 1999-01-26 | ノーザン・テレコム・リミテッド | 集積回路用コンデンサ構造およびその製造方法 |
JPH08279553A (ja) * | 1995-04-05 | 1996-10-22 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
JPH09162354A (ja) * | 1995-07-07 | 1997-06-20 | Northern Telecom Ltd | 集積インダクタ構造およびその製造方法 |
JP2001127247A (ja) * | 1999-10-27 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012109376A (ja) * | 2010-11-17 | 2012-06-07 | Fujitsu Semiconductor Ltd | キャパシタおよび半導体装置 |
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