JP2005528784A - 集積キャパシタンス構造を備える半導体素子、ならびにその製造方法 - Google Patents

集積キャパシタンス構造を備える半導体素子、ならびにその製造方法 Download PDF

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Abstract

本発明は、キャパシタンス構造（Ｋ）を備えた絶縁層が基板上に形成されている半導体素子に関するものである。上記キャパシタンス構造（Ｋ）は、電気接続線とそれぞれ接続された、２つ以上の平行な金属被覆面（１〜７）を備えている。これら金属被覆面（１〜７）の間には、静電容量表面を構成する１つ以上の導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）が配置されている。そして、各導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）は、金属被覆面（１〜７）のうちの１つのみと電気的に接続されている。

Description

発明の詳細な説明
本発明は、キャパシタンス構造が形成された絶縁層が基板上に備えられている半導体素子に関するものである。また、本発明はその製造方法にも関するものである。
複合型デジタルアナログ回路（gemischt digital-analoger Schaltungen）におけるアナログ回路部分には、大抵、高容量値（hohem Kapazitaetswert）、高線形性で、高品質なコンデンサ（Kondensatoren）を必要とする。素子を製造する費用を可能な限り減らすためには、なるべく少ない処理工程でキャパシタンス構造を製造する必要がある。さらに、素子および集積回路が小型化されるにつれて、キャパシタンス構造の所要面積をできる限り少なくすることも必要とされる。ドイツ特許公報第１９８５０９１５号Ｃ１（Patentschrift DE 198 50 915 C1）には、従来技術として知られているキャパシタンス構造について記載されている。ここでは、いわゆるサンドイッチ型静電容量（Sandwich-Kapazitaet）構造が、半導体基板の上に形成された２つの導電性薄膜（leitende Belaege）を備えており、これら導電性薄膜は、誘電性層によって相互に分離されている。そして、誘電性層上に形成された上部薄膜は、キャパシタンスに接続する２つの接続用導体（Anschlussleitern）のうちの少なくとも一方と、１つ以上の導電性空中連絡路（leitende Luftbruecke）を介して接続されている。これら２つの接続用導体が、キャパシタンスを架橋する（ueberbrueckende）１つ以上の高抵抗の配線によって相互に接続されることにより、静電容量の寄生インダクタンス（parasitaere Induktivitaeten）がほぼ埋め合わされている。
米国特許公報第５，５８３，３５９号（US 5,583, 359）には、集積回路用のキャパシタンス構造について記載されている。この構造では、スタックコンデンサ（Stapelkondensators）の電極を構成する多数の金属板（Metallplatten）が、誘電性層により分離された状態で積み重ねて配置されており、金属板の各面には、板から絶縁された金属配線（Metalleitung）が備えられている。この金属配線との各接点には、両側からのバイア接続（Via-Verbindungen）が用いられており、これによって、スタックの偶数の位置にある全ての板と奇数の位置にある全ての板とが、電気的に相互に接続される。偶数の位置にある板が第１接続配線と接続され、奇数の配置にある板が第２接続配線と接続されることにより、近接する板が異なる電位を有するようになり、板コンデンサ（Plattenkondensators）における電極の組がそれぞれ構成される。静電容量表面は、このようにして板表面（Plattenoberflaechen）によって形成されている。また、他の実施形態では、相互に平行に配置された剥き出しの配線（streifenfoermige Leitungen）として形成された板によって、それら電極が備えられている。
また、米国特許法第５，２０８，７２５号（US 5,208,725）には、類似した形態（aehnliche Ausbildung）のキャパシタンス構造について記載されている。ここでは、被覆されていない多数の第１配線が、相互に平行になるよう半導体基板上に配置されているとともに、これら第１配線上に、第１配線と合同な複数の第２配線が、誘電性層によって分離された状態で配置されている。そして、縦方向および横方向において近接する配線と電位が異なることにより、積み重ねられた配線間の静電容量と、近接している配線間の静電容量との双方が１つの面に生成されている。
Aparicio, R.およびHajimiri, A. 「横方向磁化集積容量の容量制限および適合特性（Capacity Limits and Matching Properties of Lateral Flux Integrated Capacitors）」IEEE Custom Integrated Circuits Conference, San Diego, 2001年5月6日〜9日には、他のキャパシタンス構造について記載されている。ここでは、棒構造（Stabstrukturen）が垂直方向に並べられるとともに相互に対称的に配置されている。各棒は、交互に配置されている、金属領域およびバイア領域によって構成されている。各金属斑点（Metallflecken）は、１つの棒内では共通の電位を有しており、近接する棒との間では異なる電位を有している。バイア領域は、１つの棒内において近接する２つの金属領域と接触している。ここで、静電容量密度（Kapazitaetsdichte）は、棒内の金属領域の最小サイズ（minimale Groesse）によって定められる。しかしながら棒内において、これら金属領域のサイズはバイア領域のサイズよりも著しく大きい。なぜなら、金属領域を製造するためのマスクには、バイア領域を製造するために使用するマスクに対する条件以外の他の条件が課されるからである。従って、金属領域における最小必要サイズによって棒の最小サイズが決まり、これにより、素子の小型化や所要面積の縮小のために必要なこのキャパシタンス構造の静電容量密度が定められる。
単一の半導体素子に特化して処理されたキャパシタンス構造の欠点は、今日の大抵の処理がそうであるように、その製造が複雑な点にある。特に、このようなキャパシタンス構造が、素子および回路において他に用途のない２つの付加的な金属被覆層を含む板キャパシタとして形成されている場合、製造がより困難になり、かつ、経費がかかってしまう。さらに、サンドイッチ型キャパシタンス構造は以下の欠点を有している。すなわち、サンドイッチ型キャパシタンス構造は、自身がチップに占める面積を非常に非効率的にしか利用できず、また、必要とする表面積に対して比較的低い有効静電容量値（Nutzkapazitaet）しか得られない。さらに、これと関連して、サンドイッチ型キャパシタンス構造は半導体基板に対する寄生静電容量成分が比較的高い。この比較的高い寄生静電容量成分によって、サンドイッチ型構造において拡張できる有効静電容量は限られてしまうことになる。
以上のことから、本発明の目的は、簡単に生産できる集積キャパシタンス構造を備える半導体素子と、寄生静電容量に対する有効静電容量の比率を改善できる製造方法とを提供することにある。
上記目的は、特許請求項１の特徴を有する半導体素子、および、特許請求項１７に記載の工程を有する方法により達成される。
本半導体素子は、半導体基板を備えており、この半導体基板上には、１つ以上の絶縁層を含む層組織（Schichtensystem）が配置されている。そして、この絶縁層または絶縁層組織には、キャパシタンス構造が形成されている。このキャパシタンス構造の第１静電容量表面部分は、２つ以上の金属被覆面の表面の一部分により形成されている。これら金属被覆面は相互に平行で、かつ、半導体基板に対しても平行に配置されており、また、各接続配線と電気的に接続されている。
本発明において、上記キャパシタンス構造は、金属被覆面の間に配置されるとともに絶縁層組織内に形成された少なくとも１つの導電性領域を備えていることを基本概念（wesentlicher Gedanke）とする。そして、第１静電容量表面領域の他にも、キャパシタンス構造は第２静電容量表面領域を備えており、この第２容量表面領域によって静電容量表面全体が拡大されている。そして、この導電性領域は、金属被覆面のうちの１つのみと電気的に接続されている。
その結果、比較的簡単に製造でき、さらに、寄生静電容量に対する有効静電容量の比率を改善したキャパシタンス構造を形成することができる。また、キャパシタンス構造全体の水平な所要面積がほとんど拡大することなく、上記導電性領域が配置されるため、必要なチップ面積に対する有効容量の比率がかなり改善されるという、さらなる利点ももたらされる。
本発明の好ましい一実施形態において、導電性領域は、均質で一体的な凸部（homogene, zusammenhaengende Erhebung）として形成される。この導電性領域は、金属被覆面のパターン化により生成された金属領域を備えていないことが特に好ましい。これによれば、金属被覆面のパターン化により生成された中間金属被覆領域（Zwischenmetallisierungsbereiche）を有することのない導電性領域が形成される。詳細には、均質なバイア構造（Via-Struktur）が特に好ましい。このバイア構造により、詳細には『Aparicio, R. および Hajimiri, A.「横方向磁化集積容量の容量制限および適合特性（Capacity Limits and Matching Properties of Lateral Flux Integrated Capacitors）」IEEE Custom Integrated Circuits Conference, San Diego2001年5月6日〜9日』に記載されている既知のキャパシタンス構造と比べ、この文献に開示された中間金属被覆およびバイア領域を含むスタック構造よりも非常に小さな構造を実現できる。特に、いわゆる２重ダマシン処理（Dual-Damescene-Prozess）では、１つの処理工程で均質なバイアを形成できる。その結果、これらの構造を高密度に並べることができ、水平な表面領域の所要面積はほぼ同じまま、電極の静電容量表面を拡大することができる。この場合、２重ダマシンでは、複数の（相互に積み重ねられた）バイアを同時に仕上げるのではなく、バイア金属層（Via-Metall-Lage）を１つずつ仕上げていく。近年の２重ダマシン処理では、仕上げるバイアおよび金属軌道（Metallbahnen）の穴または溝構造を連続してエッチングした後、例えば銅のような金属で一斉に充填を行う。また、誘電性層を完全に貫通するバイアを生成するため、キャパシタンス構造のうち、特に誘電性層をリソグラフィー工程（バイアリソグラフィー）によってパターン化してもよい。そして、続くバイアエッチング工程では、誘電性層に所望のバイア構造をエッチングする。その結果、バイアおよび金属マスクエッチング（金属軌道のための溝領域を生成するために使用される）によって誘電性層を貫通するバイアを生成する処理と比べて、第１に、より高精度の容量を達成できる。なぜなら、この場合、金属マスクの調整（Justage）における不精確さが、静電容量の形成に影響を及ぼさないからである。さらに、金属マスクは線形形状に設計されているため、点状の構造を同時に生成することはできない。なぜなら、点状の構造を作るよう設計されている穴面用のマスクは、２次元回折効率（zweidimensionalen Beugungseffekte）が原因で、相当する構造を形成するために、非常に大きい露光強度（Belichtungsintensitaet）を必要とするからである。その結果、穴マスクは、予め設計された一定の穴サイズを有することになる。点状の構造を生成するために金属線形性穴（溝（Langloechern））をさらに備えることによって、静電容量を生成するための最小限の間隔が１方向にしか有効に利用できなくなってしまう。本発明において利点が説明されているように、溝を形成しないことによって、２方向における間隔が最小限で、互い違いのキャパシタ表面として利用できるバイアのみを生成することができる。
さらに、導電性領域は、金属被覆面に対してほぼ垂直に配置されることが好ましい。その結果、導電性領域の表面をできる限り大きく設計でき、このことが、有効静電容量に対して最大限寄与する。
好ましい実施例では、２つの金属被覆面は均質な板としてそれぞれ形成され、２つの板の各々は、少なくとも１つの導電性領域と電気的に接続されている。なお、導電性領域は棒状に形成されていてもよい。さらに、棒状に形成された多数の第１領域は、第１金属被覆面に配置されるとともに、第２金属被覆面に向かって延びていてもよい。これらの棒は、相互にほぼ一定の間隔を開けて、第１金属被覆面上に配置されている。棒状に形成された多数の第２領域も同様に、相互にほぼ一定の間隔を開けて第２金属被覆面上に配置される。これらの棒状に形成された第２導電性領域は、第１棒状領域の間を第１金属被覆面に向かって延びていることが好ましい。このように、２つの金属被覆面の導電性領域は相互にずれて配置されている。その結果、垂直な方向に沿って見ると、第１導電性棒状領域は常に第２金属被覆面の表面に対向し、第２導電性棒状領域は常に第２金属被覆面の表面に対向することになる。
第１棒状領域の第１の長さＬ１、および、第２棒状領域の第２の長さＬ２を、長さＬ１とＬ２との合計が２つの金属被覆面の間の距離よりも大きくなるように設計することが特に好ましい。その結果、第１および第２棒状領域は相互にほぼ噛み合った状態になる。これによって、第１棒状領域の側面の領域と第２棒状領域の側面の領域とが対向するようになり、ひいては、総静電容量表面に割り当てられる部分がさらに生成され、有効静電容量を高めることができる。
他の好ましい実施例では、キャパシタンス構造は、２つの金属被覆面を備えており、これら２つの金属被覆面は、相互に平行に配置されている複数の配線を備えている。また、第１金属被覆面を形成する配線は、第２金属被覆面を形成する配線と合同に（deckungsgleich）配置されている。なお、各配線には、導電性領域が配置されていてもよい。各導電性領域は、棒状に形成され、もう一方の金属被覆面の、対向する合同な配線に向かって延びるように、配線上に配置されていることが好ましい。また、第１配線の各々には、棒状に形成された複数の導電性領域が、相互にほぼ一定の間隔で配置されることが好ましい。同様に、第２配線のそれぞれには、棒状に形成された複数の領域が、相互にほぼ一定の間隔を開けて配置されることが好ましい。ここでも、第２配線の棒状領域は、第１配線の棒状領域間を、第１配線に向かって延びるように配置する。また、長さＬ１，Ｌ２の比率を上記の第１実施形態と同様に選択すれば、この実施形態においても、第１および第２配線の第１および第２棒状領域がほぼ噛み合う構造を達成でき、その結果、同じ利点が得られる。
他の好ましい実施形態では、２つの金属被覆面のうちの第１金属被覆面が均質な板として形成されており、第２金属被覆面が格子状の構造として形成されていることを特徴とする。そして、１つ以上の棒状に形成された導電性領域が、均質な板として形成された第１金属被覆面上に、格子面に向かって延びるように形成される。棒状領域は、第２金属被覆面の格子構造の切欠部（Aussparungen）内に、少なくとも部分的には突出していることが特に好ましい。その結果、容量表面を拡大し、有効容量の割合を増大させることができる。
他の実施例では、上記実施形態の２つの金属被覆面の他に、第３金属被覆面が備えられている。この第３金属被覆面は、おなじく格子の形状に形成されており、第１格子面に対して平行に、かつ、近接して、第１格子面上に配置されている。２つの格子面は、電気的な接続により相互に接続されている。そして、１つ以上の棒状の導電性領域が第１格子面の切欠部を貫通して突出し、少なくとも部分的には第２格子面または第３金属被覆面の切欠部内へ突出して延びるよう形成されている。その結果、容量表面と有効容量とをさらに増大させることができる。この場合、キャパシタンス構造の所要面積はほぼ同じままである。
本発明は、集積キャパシタンス構造を有する半導体素子の製造方法に関するものでもある。本キャパシタンス構造は、半導体基板上に堆積した絶縁層に形成する。キャパシタンス構造が備えられる２つ以上の金属被覆面の間の絶縁層に、２つの金属被覆面の一方だけと接続される導電性領域を形成することを基本概念とする。この導電性領域は、金属被覆面のパターン化により生成された金属領域を備えることのない、均質で一体的な凸部として形成することが好ましい。
また、この導電性領域は、バイア構造として形成することが特に好ましい。
この導電性領域または導電性領域は、バイア構造として以下のように形成してもよい。すなわち、エッチング工程において絶縁層にホールをエッチングし、続いて、これらホールに例えば銅またはタングステンのような導電性材料を充填し、バイアを生成する。このようなエッチング工程を、予め金属軌道によって領域が規定されている金属軌道生成のためのエッチング工程と組み合わせることなくホールを生成することにより、キャパシタンス構造の容量密度を高くすることができる。
また、好ましい実施形態は、従属請求項に記載される。
以下、概略図を参照しながら、本発明の実施例について詳しく説明する。
図１は、本発明の半導体素子の第１実施例の斜視図である。図２は、図１の実施例の第１断面図である。図３は、図１の実施例の第２断面図である。図４は、図１の実施例の第３断面図である。図５は、本発明の半導体素子の第２実施例の斜視図である。図６は、第２実施例の第１断面図である。図７は、図５の第２実施例の第２断面図である。図８は、図５の第２実施例の第３断面図である。図９は、図５の第２実施例の第４断面図である。図１０は、本発明の半導体素子の第３実施例の斜視図である。図１１は、図１０の第３実施例の第１断面図である。図１２は、図１０の第３実施例の第２断面図である。図１３は、本発明の半導体素子の第４実施例の斜視図である。図１４は、図１３の第４実施例の断面図である。
第１実施例では、本発明の半導体素子（図１）は、半導体基板（図示せず）を備えており、この半導体基板上には、絶縁層（図示せず）が形成されている。この絶縁層は、複数の層を備えていてもよい。この絶縁層は、内部に集積されたキャパシタンス構造Ｋを有している。このキャパシタンス構造Ｋは、第１金属被覆面１を備えている。本実施例において、この第１金属被覆面は均質な板として形成されている。これに対して平行に、第２金属被覆面２が形成されている。この第２金属被覆面も、均質で、一体的な板として形成されている。第１金属被覆面１は第１接続配線（図示せず）に接続されており、第２金属被覆面は第２接続配線（図示せず）に接続されている。その結果、２つの金属被覆面１・２は、異なる電位を有し、電極を形成している。第１板１上には、この板１に対して垂直に、複数の棒状に形成された導電性領域１ａ〜１ｊが配置されている。これら棒状領域１ａ〜１ｊは、板１と電気的に直接接続されており、一様な長さＬ１を有する、均質で、一体的なバイアとして形成されている。棒１ａ〜１ｊは、第２金属被覆面２に向かって配向しており（ausgerichtet）、また、第２金属被覆面に電気的に接続されることはない。
棒１ａ・１ｂ、棒１ｃ〜１ｅ、棒１ｆ・１ｇ、棒１ｈ〜１ｊが、それぞれｚ方向に相互に間隔ａを開けて配置されている。棒１ａ・１ｂ・１ｆ・１ｇは、棒１ｃ・１ｄ・１ｅ・１ｈ・１ｉ・１ｊに対して、それぞれａ／２だけｚ方向にずれている。それゆえ、棒１ｆと棒１ｈ、棒１ａと棒１ｆ、棒１ｄと棒１ｉ、棒１ｂと棒１ｇ、棒１ｅと棒１ｊが、それぞれｘ方向に一列に並んでいる。
板２にも同様に、全て同じ長さＬ２を有する均質な棒として、第２導電性領域２ａ〜２ｊが形成されている。棒２ａ〜２ｊも同様に、間隔ａを開けて板２上に配置されている。また、棒２ａ〜２ｊは、棒１ａ〜１ｊの間を第１金属被覆面１に向かって延びるように板２に配置されている。したがって、例えば棒２ａ・２ｂ・２ｃは、棒１ａ・１ｂと同じｘ位置にあるが、ｚ方向においては相互にずれている。同じことが他の棒１ｃ〜１ｊおよび棒２ｄ〜２ｊにも該当する。
棒１ａ〜２ｊの長さＬ１、Ｌ２は、Ｌ１，Ｌ２が２つの金属被覆面１・２の間隔ｂよりも短く、かつ、Ｌ１とＬ２との合計が金属被覆面１，２の相互の間隔ｂよりも長くなるように選択される。その結果、近接する棒（例えば、棒１ａと棒２ａ）の側面領域が対向し、また、これら近接する棒が有している電位は異なっているため、静電容量表面が生成される。この静電容量表面の静電容量は、有効静電容量に対して寄与する（beitraegt）。
なお、棒１ａ〜１ｊと棒２ａ〜２ｊとは、長さが異なっていてもよい。しかしながら、原則として、第１および第２金属被覆面の近接する棒の長さの合計は、それぞれ金属被覆面の間隔ｂよりも大きくなっている。したがって、第１金属被覆面１の棒１ａから棒１ｊの側面の表面領域と、第２金属被覆面２の近接する棒２ａ〜棒２ｊの側面の表面領域とが常に対向しており、それゆえ、有効静電容量に寄与する静電容量表面が形成される。本実施例では、半導体基板から遠い、棒１ａ〜１ｊを有する板２が、半導体基板に対する最小寄生静電容量を備えている。
図１の線ＢＢに沿った断面図を図２に示す。板１および板２は、相互にそれぞれ間隔ａを開けて、棒１ｆ・１ｇおよび棒２ｆ〜２ｈを備えている。この断面図から、相互にずれた棒１ｆ・１ｇと棒２ｆ〜２ｈとがほぼ噛み合っている構造が理解できる。均質なバイア構造として形成されている棒１ｆ・１ｇと棒２ｆ〜２ｈとの間には、キャパシタンス構造Ｋ（図１）の合計有効静電容量に寄与（Beitrag）する第１静電容量成分Ｃ１がそれぞれ生成される。また、棒１ｆ・１ｇと板１との間、および、棒２ｆ〜２ｈと板２との間には、合計有効静電容量に寄与する第２静電容量成分Ｃ２が生成される。さらに、板１および板２によって、有効静電容量に寄与する静電容量成分Ｃ３が生成される。
図３は、図１のキャパシタンス構造Ｋの線ＡＡに沿った断面図である。図２に関する説明に沿って、静電容量成分Ｃ１・Ｃ２・Ｃ３の寄与分が作られている。
図１の交線ＣＣに沿った断面を図４に示す。この図から、棒１ａ〜１ｊおよび棒２ａ〜２ｊが、板１および板２に対称的に配置されていることがわかる。棒１ａ〜１ｊの各々は、棒２ａ〜２ｊのうちの少なくとも２つに近接しており（同様に、棒２ａ〜２ｊは、棒１ａ〜１ｊのうちの少なくとも２つに近接している）、その結果、静電容量成分Ｃ１（ここには図示せず）がそれぞれ生成される。
他の実施例を図５に示す。キャパシタンス構造Ｋは、第１実施例と同様に、絶縁層（図示せず）または複数の層を備えた絶縁層組織に形成されており、この絶縁層は、半導体基板（図示せず）に配置されている。金属被覆面３、金属被覆面４は、相互に平行に配置されている複数の配線３１〜３６、配線４１〜４６をそれぞれ備えており、配線３１〜３６は、配線４１〜４６と合同にそれぞれ配置されている。配線３１・３３・３５・４２・４４・４５は、第１接続配線（図示せず）と電気的に接続されており、第１電位を有している。配線３２・３４・３６・４１・４３・４５は、第２配線接続（図示せず）と電気的に接続されており、第２電位を有している。配線３１〜３６，配線４１〜４６の各々に、均質な、棒状に形成された導電性領域３１ａ〜３６ａ，導電性領域４１ａ〜４６ａがそれぞれ配置されており、各配線と直接接続されている。棒３１ａ〜３６ａは配線４１〜４６に向かって垂直に配向している。同様に、棒４１ａ〜４６ａは配線３１〜３６に向かって垂直に配向している。
棒３１ａ〜３６ａおよび棒４１ａ〜４６ａの図は一例であり、様々な点において拡張可能である。例えば配線３１〜４６のそれぞれは、複数の他の棒を備えていてもよく、これら複数の棒は、例えば相互に一定の間隔で配線３１〜４６上に配置されていてもよい。棒３１ａ〜３６ａは、ｚ方向において定められた第１の位置に配置され、棒４１ａ〜４６ａは、ｚ方向において定められた第２の位置に配置されている。このように、棒３１ａ〜３６ａは、棒４１ａ〜４６ａに対してｚ方向にずれている。棒３１ａ〜３６ａの長さは一様な長さでもよいし、異なっていてもよい。同様に、棒４１ａ〜４６ａも一様な長さでもよいし、異なる長さに設計されていてもよい。この実施例においても同様に、棒３１ａ〜３６ａと棒４１ａ〜４６ａとの長さの合計も、金属被覆面３および金属被覆面４の各配線の間隔ｄよりも大きいことが基本となる。配線３１〜４６に印加される電位に応じて、例えば棒３１ａ・３３ａ・３５ａ・４２ａ・４４ａ・４６ａが付随している配線３１・３３・３５・４２・４４・４６は、金属被覆面３の下側に配置されている半導体基板に対して、最小寄生静電容量を有している。電位は、棒３２ａ〜４５ａが付随している配線３２・３４・３６・４１・４３・４５が半導体基板に対して有する寄生静電容量が最小となるように選択してもよい。
図５のキャパシタンス構造の第２実施例の交線ＥＥに沿った断面を図６に示す。図５を参照して既に説明したように、金属被覆面３および金属被覆面４において、近接する配線は異なる電位を有している。その結果、近接する棒３１ａ〜３６ａと棒４１ａ〜４６ａとは、バイアとして形成されるとともに異なる電位を有している。このことにより、キャパシタンス構造の合計有効静電容量に寄与する４つの静電容量成分が生成される。第１の静電容量成分Ｃ１は、棒３１ａ〜棒３６ａの側部領域（Seitenbereiche）の、対向する表面間に生成される。この成分Ｃ１は、図７（図５のキャパシタンス構造の交線ＤＤに沿った断面図）に示すように、側部領域の対向する表面において、棒４１ａ〜棒４６ａの間にも生成される。第２の静電容量成分Ｃ２は、対向する棒３１ａ〜３６ａの面領域（Flaechenbereichen）と配線４１〜４６の面領域との間に形成される（図６）。同様に、静電容量Ｃ２は、対向する棒４１ａ〜４６ａの面領域と配線３１〜３６の面領域との間にも形成される（図７）。第３静電容量成分Ｃ３は、金属被覆面３および金属被覆面４と近接する、配線３１〜３６および配線４１〜４６の面領域によってそれぞれ形成される（図６および図７）。
図５のキャパシタンス構造Ｋの交線ＧＧに沿った断面図を図８に示す。図８に示すように、第４の静電容量成分Ｃ４は、対向する第１金属被覆面３の棒３１ａ〜３６ａと第２金属被覆面４の棒４１ａ〜４６ａと（例えば、棒３６ａと４６ａと）の面領域によって生成される。
図５の交線ＦＦに沿った断面を図９に示す。棒３１ａ〜４６ａが対称に配置されていることが分かる。図９に示すように、棒の数はどちらの方向にも増やすことができる。そして、配線３１〜４６の数（図５〜図８）も実施例に示した数に制限されるものではない。
他の実施例を斜視図１０に示す。キャパシタンス構造Ｋは、一体的な完全な（vollstaendige）板として形成されている第１金属被覆面５を備えている。この第１金属被覆面は、半導体基板（図示せず）上に形成された、絶縁層または絶縁層組織（図示せず）に形成されている。第２金属被覆面６は格子形状であり、第１金属被覆面５に対して間隔を開けて平行に形成されている。第１金属被覆面５は、均質に形成された棒状の導電バイア５ａ〜５ｆを備えている。これらバイアは、その少なくとも一部分は格子状の第２金属被覆面６の切欠部内に突出している。
図１０の交線ＨＨに沿った断面である図１１に示すように、静電容量成分Ｃ１，Ｃ２が生成され、キャパシタンス構造の有効静電容量に寄与している。第１の静電容量成分Ｃ１は、バイア５ａ〜５ｃの面領域と、それと対向して配置されている金属被覆面６の格子構造の面領域とにより生成される。第２の静電容量成分Ｃ２は、対向して配置されている、格子状に形成された金属被覆面６と金属被覆面５との面領域間に生成される。格子状の金属被覆面６は、第１金属被覆面５の下側に形成されている半導体基板に対して、最小寄生静電容量を有している。しかし、この実施形態では、２つの金属被覆面５・６のどちらが最小限の寄生静電容量成分を生成するかは問題ではなく、半導体基板に対して金属被覆面５および金属被覆面６の生成する寄生静電容量成分の合計が最小限であることがより重要である。したがって、格子状の金属被覆面６は、キャパシタンス構造の下部電極に相当し、金属被覆面５よりも半導体基板の近くになっているような形態であってもよい。
図１０のキャパシタンス構造Ｋの平面図を図１２に示す。バイア５ａ〜５ｊは、それぞれ金属被覆面６の切欠部内に突出し、この切欠部の縁に対してほぼ一定の間隔を有している。図１２に示すように、４つの対向する面領域の間には、静電容量成分Ｃ１がそれぞれ形成されている。なお、格子６の切欠部が円または楕円で、バイア５ａ〜５ｆの断面が円または楕円に形成されていてもよい。
前述の実施例の発展形に相当する実施例について、図１３に示す。キャパシタンス構造Ｋは、金属被覆面５・６に加えて第３金属被覆面７を備えている。この第３金属被覆面７も格子状に形成されており、金属被覆面６と平行で、かつ、合同に配置されている。金属被覆面６と金属被覆面７とは、電気接続部６１によって相互に接続されている。本実施例において、棒状の導電性領域５ａ〜５ｊは格子状の金属被覆面６の切欠部を貫通するとともに、少なくとも一部分が格子状の金属被覆面７の切欠部内へ延びている。
図１３のキャパシタンス構造Ｋの交線ＩＩに沿った断面図を図１４に示す。図１４から、キャパシタンス構造Ｋの有効静電容量に寄与する、静電容量成分Ｃ１，Ｃ２，およびＣ３が形成されていることが分かる。第１静電容量成分Ｃ１は、対向する、棒５ａ〜５ｃの面領域と格子状の金属被覆面６および金属被覆面７との間に形成される。第２静電容量成分Ｃ２は、対向する、棒５ａ〜５ｃの面領域と電気的な接続部６１との間に生成される。さらに、第３静電容量成分Ｃ３は、対向する、金属被覆面５の表面領域と格子状の金属被覆面６の表面領域との間に生成される。
本実施例において、均質なバイア棒（Via-Staebe）は、公知の処理において使用される金属（例えば、タングステンまたは銅）で作られている。
全ての実施例において、比較的簡単に生成でき、かつ、チップ面に占めるキャパシタンス構造の所要面積をほとんど変えることなく（寄生静電容量に対する有効静電容量の比が改善された）比較的大きな静電容量表面を生成するキャパシタンス構造Ｋを製造することができる。キャパシタンス構造の静電容量密度は、均質な（すなわち、例えば金属被覆面のパターン化によって形成される中間金属被覆領域の無い）バイア棒によって増大させることができる。
本発明は、実施例に示したキャパシタンス構造Ｋに限定されるものではなく、キャパシタンス構造Ｋは、様々な方法で形成することができる。例えばキャパシタンス構造Ｋが、金属被覆面６（図１０および図１３）に相当する第１金属被覆面と、金属被覆面２（図５）に相当する第２金属被覆面とを備え、これら金属被覆面には、対応する導電性領域が形成、配置されていてもよい。なお、キャパシタンス構造は、金属被覆面６（図１０および図１３）に相当する２つの格子状の金属被覆面を備え、これらの金属被覆面は、一方の金属被覆面の格子構造の交差点が第２格子状金属被覆面の切欠部の真下（vertikal unter）に位置するように、相互にずれて配置されていてもよい。ここで、２つの格子状の金属被覆面は、例えば棒状に形成された導電性領域を備えており、この導電性領域は、金属被覆面の格子構造の交差部にそれぞれ配置されており、対向して配置された格子状の金属被覆面の切欠部内へ伸びている。
本発明の半導体素子の第１実施例の斜視図である。 図１の実施例の第１断面図である。 図１の実施例の第２断面図である。 図１の実施例の第３断面図である。 本発明の半導体素子の第２実施例の斜視図である。 第２実施例の第１断面図である。 図５の第２実施例の第２断面図である。 図５の第２実施例の第３断面図である。 図５の第２実施例の第４断面図である。 本発明の半導体素子の第３実施例の斜視図である。 図１０の第３実施例の第１断面図である。 図１０の第３実施例の第２断面図である。 本発明の半導体素子の第４実施例の斜視図である。 図１３の第４実施例の断面図である。

Claims (20)

  1. 半導体基板と、
    上記半導体基板上に形成された絶縁層と、
    上記絶縁層に形成されたキャパシタンス構造とを備え、
    上記キャパシタンス構造が、第１の静電容量表面部分を構成する２つ以上の金属被覆面（１〜７）を備え、
    上記金属被覆面が、それぞれ、上記基板の表面に対してほぼ平行に延びており、２つの接続配線の一方と電気的に接続されている半導体素子において、
    上記キャパシタンス構造が、上記絶縁層において、上記金属被覆面（１〜７）の間で第２の静電容量表面部分を生成するように形成された１つ以上の導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）を備え、
    上記導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）が、上記金属被覆面（１〜７）のうちの１つのみと電気的に接続されていることを特徴とする、半導体素子。
  2. 上記導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）が、均質で一体的な凸部として、詳細にはバイア構造として、形成されていることを特徴とする、請求項１に記載の半導体素子。
  3. 上記導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）が、上記金属被覆面（１〜７）のいずれかをパターン化することによって形成された金属領域を有していないことを特徴とする、請求項１または２に記載の半導体素子。
  4. 上記導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）が、上記金属被覆面（１〜７）に対してほぼ垂直に配置されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体素子。
  5. 上記２つの金属被覆面（１，２）のそれぞれが、一体的な板として形成されており、１つ以上の上記導電性領域（１ａ〜１ｊ；２ａ〜２ｊ）と接続されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子。
  6. 上記第１金属被覆面（１）が、棒状に形成された複数の第１導電性領域（１ａ〜１ｊ）と接続されており、
    上記第２金属被覆面（２）が、棒状に形成された複数の第２導電性領域（２ａ〜２ｊ）と接続されている、請求項５に記載の半導体素子。
  7. 上記第１棒状導電性領域（１ａ〜１ｊ）が、相互に一定の間隔（ａ）をあけて第１金属被覆面（１）に配置されるとともに、第２金属被覆面（２）に向かって延びており、
    上記第２棒状導電性領域（２ａ〜２ｊ）が、第１棒状領域（１ａ〜１ｊ）の間を第１金属被覆面（１）に向かって延びるように、相互に一定の間隔（ａ）をあけて第２金属被覆面（２）に配置されていることを特徴とする、請求項６に記載の半導体素子。
  8. 上記第１棒状領域（１ａ〜１ｊ）が第１の長さＬ１を有し、
    上記第２棒状領域（２ａ〜２ｊ）が、上記長さＬ１よりも長いか、短いか、あるいは同じ長さである第２の長さＬ２を有しており、
    上記第１および第２棒状領域（１ａ〜１ｊ；２ａ〜２ｊ）の長さＬ１とＬ２との合計が上記２つの金属被覆面（１，２）間の距離（ｂ）よりも大きいことを特徴とする、請求項７に記載の半導体素子。
  9. 上記２つの金属被覆面（３，４）のそれぞれが、相互に平行に配置された２つ以上の電気配線（３１〜３６；４１〜４６）で作られており、
    上記第１金属被覆面（３）の電気配線（３１〜３６）が、上記第２金属被覆面（４）の電気配線（４１〜４６）と合同に配置されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子。
  10. 上記第１および第２電気配線（３１〜３６；４１〜４６）のそれぞれに、１つ以上の導電性領域（３１ａ〜３６ａ；４１ａ〜４６ａ）が配置されていることを特徴とする、請求項９に記載の半導体素子。
  11. 棒状に形成された複数の第１導電性領域（３１ａ〜３６ａ）が、相互に一定の間隔（ｃ）を開けて上記第１電気配線（３１〜３６）の各々に配置されるとともに、上記第２電気配線（４１〜４６）に向かって延びており、
    棒状に形成された複数の第２導電性領域（４１ａ〜４６ａ）も、相互に一定の間隔（ｃ）を開けて上記第１導電性領域（３１ａ〜３６ａ）に対してずれるように上記第２電気配線（４１〜４６）のそれぞれに配置されており、上記第１棒状導電性領域（３１ａ〜３６ｂ）の間を上記第１電気配線（３１〜３６）に向かって延びていることを特徴とする、請求項１０に記載の半導体素子。
  12. 上記棒状第１領域（３１ａ〜３６ａ）が第１の長さＬ１を有し、
    上記棒状第２領域（４１ａ〜４６ａ）が、上記長さＬ１よりも長いか、短いか、あるいは、同じ長さの第２の長さＬ２を有し、
    上記第１および第２棒状領域（２１ａから３６ａ；４１ａ〜４６ａ）の長さＬ１とＬ２との合計が、電気配線（３１〜３６；４１〜４６）間の距離（ｄ）よりも大きいことを特徴とする、請求項１１に記載の半導体素子。
  13. 上記２つの金属被覆面の一方（５）が一体的な板として形成されており、もう一方の金属被覆面（６）が格子形状に形成されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体素子。
  14. 一体的な板として形成されている上記金属被覆面（５）に、棒状に形成された導電性領域（５ａ〜５ｆ）が１つ以上配置されており、これら導電性領域が、格子状の第２金属被覆面（６）に向かって延びるとともに、少なくとも部分的には格子状の金属被覆面（６）の切欠部内に突出していることを特徴とする、請求項１３に記載の半導体素子。
  15. この第２金属被覆面上に、格子状の第３金属被覆面（７）が、上記第２金属被覆面（６）に対して平行に、近接して形成されており、
    上記第２および第３金属被覆面（６，７）が、電気接続部（６１）を用いて相互に電気的に接続されていることを特徴とする、請求項１３または１４のいずれかに記載の半導体素子。
  16. 上記棒状導電性領域（５ａ〜５ｆ）が、上記第２金属被覆面（６）の切欠部を貫通し、少なくとも部分的には第３金属被覆面（７）の切欠部へ突出するように形成されていることを特徴とする、請求項１５に記載の半導体素子。
  17. 半導体基板上に絶縁層を堆積させ、
    上記絶縁層にキャパシタンス構造（Ｋ）を生成し、
    上記キャパシタンス構造（Ｋ）が、２つ以上の金属被覆面（１〜７）を備え、
    これら金属被覆面が、基板表面に対してほぼ平行に形成されている、半導体素子の製造方法において、
    上記金属被覆面（１〜７）の間にある絶縁層に、導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）を形成し、
    上記導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）を上記金属被覆面（１〜７）の１つのみと電気的に接続することを特徴とする、半導体素子の製造方法。
  18. 上記導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）を、上記金属被覆面（１〜７）のパターン化により生成されうる金属の領域を持たせることなく、均質で一体的な凸部として形成することを特徴とする、請求項１７に記載の方法。
  19. 上記絶縁層における導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）をバイア構造として形成することを特徴とする、請求項１７または１８に記載の方法。
  20. 上記導電性領域（１ａ〜１ｊ；２ａ〜２ｊ；３１ａ〜３６ａ；４１ａ〜４６ａ；５ａ〜５ｆ）を、上記金属被覆面（１〜７）に対してほぼ垂直に形成することを特徴とする、請求項１７〜１９のいずれか１項に記載の方法。
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