KR100662504B1 - 반도체 소자의 캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고집적화에 적합한 반도체 소자의 캐패시터에 관한 것으로, 하부의 제 1 층간 금속 배선에 연결되는 플러그를 갖는 층간 절연막과, 상기 층간 절연막의 평탄면상에 형성되며 플러그를 통해 상기 제 1 층간 금속 배선과 연결되는 제 1 전극과, 상기 제 1 전극 및 이에 인접한 층간 절연막상에 형성되며 상기 제 1 전극의 노출된 표면을 감싸는 제 1 유전막과, 상기 층간 절연막상에 형성되는 제 2 층간 금속 배선의 일부분으로 이루어지며 제 1 유전막 상부에서 이에 인접한 층간 절연막에까지 형성되어 에지부에서 변화되는 높이 갖는 제 2 전극과, 상기 제 2 전극의 평탄면상에 적층 형성되는 제 2 유전막 및 제 3 전극으로 구성된다.
MIM 캐패시터(Metal-Insulator-Metal Capacitor)
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 캐패시터 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
11 : 반도체 기판 12 : 제 1 배선층
13 : 제 1 층간 절연막 14 : 제 1 플러그
15 : 제 1 전극 16 : 제 1 유전층
17a, 17b : 제 2 배선층 18 : 제 2 유전층
19 : 제 2 전극 20 : 제 2 층간 절연막
21 : 제 2 플러그 22 : 제 3 배선층
본 발명은 반도체 소자에 관한 것으로 특히, 단위 면적당 캐패시턴스를 향상시키어 고집적 소자에 적용 가능하도록 한 반도체 소자의 캐패시터 및 그 제조방법에 관한 것이다.
일반적으로 필터(Filter), VCO(Voltage Controlled Oscillator) 등의 아날로그(Analog) 반도체 소자용 캐패시터에서는 PIP(Poly-Insulator-Poly) 구조를 많이 적용하고 있다. 하지만, 상기 PIP 구조에서 전극으로 사용하는 폴리 실리콘(Poly Silicon)은 높은 저항을 갖는다.
따라서, 종래에는 아날로그 반도체 소자용 캐패시터로 폴리 실리콘에 비해 저항이 낮은 금속을 전극으로 이용한 MIM(Metal-Insulator-Metal) 구조를 많이 사용하며 이는 주로 평판 구조를 가진다.
그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 및 그 제조방법은 반도체 소자가 고집적화 됨에 따라서 반도체 소자 내에서 캐패시터가 차지하는 비율이 상대적으로 증가되므로 이로 인하여 집적도가 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 단위 면적 당 캐패시턴스를 향상시키어 소자 내에서 캐패시터가 차지하는 면적을 줄이므로써 소자의 집적도를 향상시킬 수 있는 반도체 소자의 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터는 하부의 제 1 층간 금속 배선에 연결되는 플러그를 갖는 층간 절연막과, 상기 층간 절연막의 평탄면상에 형성되며 플러그를 통해 상기 제 1 층간 금속 배선과 연결되는 제 1 전극과, 상기 제 1 전극 및 이에 인접한 층간 절연막상에 형성되며 상기 제 1 전극의 노출된 표면을 감싸는 제 1 유전막과, 상기 층간 절연막상에 형성되는 제 2 층간 금속 배선의 일부분으로 이루어지며 제 1 유전막 상부에서 이에 인접한 층간 절연막에까지 형성되어 에지부에서 변화되는 높이 갖는 제 2 전극과, 상기 제 2 전극의 평탄면상에 적층 형성되는 제 2 유전막 및 제 3 전극으로 구성됨을 특징으로 한다.
상기한 구성을 갖는 캐패시터의 제조방법은 반도체 기판상에 제 1 층간 금속 배선을 형성하고 그 상면에 상기 제 1 층간 금속 배선에 접속되는 복수개의 플러그를 갖는 층간 절연막을 형성하는 단계와, 층간 절연막상에 제 1 전극을 형성하는 단계와, 상기 제 1 전극과 그에 인접한 상기 층간 절연막상에 제 1 유전층을 형성하는 단계와, 상기 전면에 도전막을 형성하고 선택적으로 제거하여 상기 플러그를 통해 상기 제 1 층간 금속 배선에 연결되는 제 2 층간 금속 배선을 형성하고 상기 제 1 유전층의 표면을 덮는 제 2 전극을 형성하는 단계와, 상기 제 1 전극이 형성된 영역의 수직한 상부의 제 2 전극상에 제 2 유전막과 제 3 전극을 차례로 적층 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 및 그 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 반도체 소자의 캐패시터는 도 1f에 도시된 바와 같이, 반도체 기판(11)의 소정 영역상에 형성되는 제 1 배선층(12)과, 상기 제 1 배선층(12) 을 포함한 전면에 형성되며 상기 제 1 배선층(12)에 연결되는 제 1 플러그(14)들을 갖는 제 1 층간 절연막(13)과, 상기 제 1 층간 절연막(13)의 일영역상에 형성되며 하부의 상기 제 1 플러그(14)에 접속되는 듀얼(Dual) 전극 구조의 캐패시터(A)와, 상기 캐패시터(A)와 소정 거리 이격된 제 1 층간 절연막(13)상에 형성되며 제 1 플러그(14)를 통해 제 1 배선층(12)에 연결되는 제 2 배선층(17b)과, 상기 반도체 기판(11)의 전면에 형성되며 상부에서 제 2 배선층(17b) 및 캐패시터(A)에 각각 연결되는 제 2 플러그(21)들을 갖는 제 2 층간 절연막(20)과, 상기 제 2 층간 절연막(20)상에 형성되며 상기 제 2 플러그(21)들에 연결되는 제 3 배선층(22)으로 구성된다.
여기서, 상기 캐패시터(A)는 제 1 전극(15)과, 상기 제 1 전극(15)의 상부에서 상기 제 1 전극(15)의 노출된 표면을 덮는 제 1 유전층(16)과, 상기 제 1 유전층(16)상에서 그 노출된 표면을 덮는 제 2 배선층(17a)과, 상기 제 2 배선층(17a)의 평탄한 표면상에 차례로 적층하여 형성되는 제 2 유전층(18) 및 제 2 전극(19)으로 이루어진다.
또한, 상기 제 2 유전층(18)과 제 2 전극(19)은 상기 제 1 전극(15)이 형성된 영역의 수직한 상부 영역에 형성된다.
그리고, 상기 제 1 전극(15)은 제 1 플러그(14)에 접속되고, 상기 제 2 배선층(17a, 17b)과 상기 제 2 전극(19)은 각각 제 2 플러그(21)들에 연결된다.
그리고, 상기 제 3 배선층(22)은 상기 제 2 배선층(17a)에 접속되는 제 2 플러그(21)와 상기 제 2 전극(19)에 접속되는 제 2 플러그(21)간이 서로 연결되지 않 도록 분리된 패턴을 이룬다.
상기한 구성을 갖는 본 발명에 따른 캐패시터의 제조방법은 도 1a에 도시된 바와 같이, 제 1 배선층(12)이 형성된 반도체 기판(11)상에 제 1 층간 절연막(13)을 형성하고 상기 제 1 층간 절연막(13)의 표면에 대한 평탄화 공정을 실시한다.
이어, 포토 및 식각 공정으로 상기 제 1 배선층(12)이 소정 부분 노출되도록 상기 제 1 층간 절연막(13)을 선택적으로 제거하여 복수개의 비아 홀을 형성하고 상기 비아 홀에 도전성 물질을 매립하여 제 1 플러그(14)들을 형성한다.
그리고, 도 1b에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 제 1 전극 물질을 증착하고 포토 및 식각 공정으로 상기 제 1 플러그(14)가 형성된 제 1 층간 절연막(13)상에만 남도록 상기 제 1 전극 물질을 선택적으로 제거하여 제 1 전극(15)을 형성한다.
여기서, 상기 제 1 전극 물질로는 Al, W, TiN, Ti, Ta 등의 비저항이 1000ohm/square 이하의 금속 중 어느 하나를 이용하며 그 두께는 0.1∼0.5㎛가 되도록 한다.
또한, 상기 제 1 전극(15)은 삼각형이나 사각형과 같은 각진 형상을 갖는 폐곡선을 이루며 그 크기는 1∼10000㎛2를 갖도록 형성한다.
이어, 도 1c에 도시된 바와 같이 상기 제 1 전극(15)을 포함한 반도체 기판(11)의 전표면상에 PVD 혹은 CVD 방법으로 제 1 절연막 증착하고, 상기 제 1 전극(15) 및 이에 인접한 제 1 층간 절연막(13)상에만 남도록 상기 제 1 절연막을 선택적으로 제거하여 제 1 유전층(16)을 형성한다.
여기서, 상기 제 1 절연막은 SiOx, SiOxNy, SiN, TaOx 등의 산화물이나 질화물 중 어느 하나를 이용하며 그 두께는 50∼3000Å가 되도록 한다.
그리고, 도 1d에 도시된 바와 같이 상기 제 1 유전층(16)을 포함한 전면에 물리기상증착법(PVD) 내지 화학기상증착법(CVD) 방법으로 배선용 도전막을 증착한다.
상기 배선용 도전막은 Al, W, TiN, Ti, Ta 등 비저항이 1000ohm/square 이하의 금속 중 어느 하나를 사용하며 0.1∼3㎛의 두께가 되도록 한다.
이어, 포토 및 식각 공정으로 제 1 플러그(14)를 갖는 층간 절연막(13)상에 남도록 상기 배선용 도전막을 선택적으로 제거하여 제 2 배선층(17b)을 형성한다.
이때, 상기 제 1 유전층(16)과 이에 인접한 제 1 층간 절연막(13)상에도 상기 배선용 도전막을 잔류시키어 캐패시터의 전극으로 사용될 제 2 배선층(17a)을 형성한다.
그리고, 도 1e에 도시된 바와 같이 반도체 기판(11)의 전면에 제 2 절연막과, 제 2 전극 물질을 차례로 증착한다.
여기서, 상기 제 2 절연막과 제 2 전극 물질은 각각 상기 제 1 절연막 및 제 1 전극 물질과 동일한 재료 및 방법을 이용하여 형성한다.
이어, 상기 제 1 전극(15)을 형성하기 위한 식각 공정에서 사용한 동일 마스크를 이용하여 상기 제 2 전극 물질과 상기 제 2 절연막을 선택적으로 제거하여 제 2 유전층(18) 및 제 2 전극(19)을 각각 형성한다.
그리고, 도 1f에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 제 2 층간 절연막(20)을 형성하고, 포토 및 식각 공정으로 상기 제 2 전극(19)과 제 2 배선층(17a, 17b)의 일부분을 소정 부분 노출시키는 비아 홀들을 형성한다.
이어, 상기 비아홀에 도전성 물질을 매립하여 상기 제 2 배선층(17a, 17b)과 제 2 전극(19)에 각각 접속되는 제 2 플러그(21)들을 형성하고, 상기 제 2 플러그(21)를 포함한 반도체 기판(11)의 전면에 제 3 배선용 금속막을 증착한다.
그리고, 상기 제 2 배선층(17)에 접속되는 제 2 플러그(21)와 제 2 전극(19)에 접속되는 제 2 플러그(21)간이 서로 절연되도록 포토 및 식각 공정으로 상기 제 3 배선용 금속막을 선택적으로 제거하여 제 3 배선층(22)을 형성하여 본 발명에 따른 반도체 소자의 캐패시터를 완성한다.
상기와 같은 본 발명의 반도체 소자의 캐패시터 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 캐패시터를 이중 구조로 형성하여 단위 면적당 캐패시턴스를 향상시킬 수 있으므로 반도체 소자의 집적도를 향상시킬 수 있다.
둘째, 금속 배선의 상부 및 하부에 유전층 및 전극층을 삽입하여 캐패시터를 형성하기 때문에 기존 공정의 변경 없이도 형성할 수 있으므로 개발 기간 및 비용을 줄일 수 있다.
Claims (5)
- 하부의 제 1 층간 금속 배선에 연결되는 플러그를 갖는 층간 절연막과;상기 층간 절연막의 평탄면상에 형성되며 플러그를 통해 상기 제 1 층간 금속 배선과 연결되는 제 1 전극과;상기 제 1 전극 및 이에 인접한 층간 절연막상에 형성되며 상기 제 1 전극의 노출된 표면을 감싸는 제 1 유전막과;상기 층간 절연막상에 형성되는 제 2 층간 금속 배선의 일부분으로 이루어지며 제 1 유전막 상부에서 이에 인접한 층간 절연막에까지 형성되어 에지부에서 변화되는 높이 갖는 제 2 전극과;상기 제 2 전극의 평탄면상에 적층 형성되는 제 2 유전막 및 제 3 전극으로 구성됨을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1 항에 있어서, 상기 제 1, 2, 3 전극은 비저항이 1000ohm/square 이하인 금속 중 어느 하나로 구성됨을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1 항에 있어서, 상기 제 1, 3 전극은 0.1∼0.5㎛의 두께인 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1 항에 있어서, 상기 제 2 전극은 0.1∼3㎛의 두께인 것을 특징으로 하는 반도체 소자의 캐패시터.
- 반도체 기판상에 제 1 층간 금속 배선을 형성하고 그 상면에 상기 제 1 층간 금속 배선에 접속되는 복수개의 플러그를 갖는 층간 절연막을 형성하는 단계;층간 절연막상에 제 1 전극을 형성하는 단계;상기 제 1 전극과 그에 인접한 상기 층간 절연막상에 제 1 유전층을 형성하는 단계;상기 전면에 도전막을 형성하고 선택적으로 제거하여 상기 플러그를 통해 상기 제 1 층간 금속 배선에 연결되는 제 2 층간 금속 배선을 형성하고 상기 제 1 유전층의 표면을 덮는 제 2 전극을 형성하는 단계;상기 제 1 전극이 형성된 영역의 수직한 상부의 제 2 전극상에 제 2 유전막과 제 3 전극을 차례로 적층 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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|---|---|---|---|
| KR1020010036031A KR100662504B1 (ko) | 2001-06-23 | 2001-06-23 | 반도체 소자의 캐패시터 및 그 제조방법 |
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| KR20030000303A KR20030000303A (ko) | 2003-01-06 |
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| KR (1) | KR100662504B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100996160B1 (ko) | 2004-02-06 | 2010-11-24 | 매그나칩 반도체 유한회사 | 반도체 소자의 커패시터 제조방법 |
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2001
- 2001-06-23 KR KR1020010036031A patent/KR100662504B1/ko active IP Right Grant
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