KR100718456B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR100718456B1
KR100718456B1 KR1020040110629A KR20040110629A KR100718456B1 KR 100718456 B1 KR100718456 B1 KR 100718456B1 KR 1020040110629 A KR1020040110629 A KR 1020040110629A KR 20040110629 A KR20040110629 A KR 20040110629A KR 100718456 B1 KR100718456 B1 KR 100718456B1
Authority
KR
South Korea
Prior art keywords
metal electrode
pattern
lower metal
film pattern
forming
Prior art date
Application number
KR1020040110629A
Other languages
English (en)
Other versions
KR20060072231A (ko
Inventor
서영훈
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040110629A priority Critical patent/KR100718456B1/ko
Publication of KR20060072231A publication Critical patent/KR20060072231A/ko
Application granted granted Critical
Publication of KR100718456B1 publication Critical patent/KR100718456B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 금속-절연체-금속(MIM) 커패시터는, 반도체 기판 위의 절연막 위에 배치되며, 상부면이 적어도 하나 이상의 홈을 갖는 요철 형태로 이루어지는 하부 금속 전극막 패턴과, 이 절연막 위에 배치되되, 하부 금속 전극막 패턴의 상부면을 노출시키는 트렌치를 갖는 금속간 절연막과, 트렌치 내에 형성되는 유전체막과, 그리고 유전체막 위에서 트렌치를 채우도록 배치되는 상부 금속 전극막 패턴을 구비한다. 본 발명에 따르면, 하부 금속 전극막 패턴, 유전체막 및 상부 금속 전극막 패턴이 접하는 부분이 요철 형태로 구성되므로, 접촉면적의 증대에 따라 커패시턴스를 증가시킬 수 있다.
금속-절연체-금속(MIM) 커패시터, 요철, 커패시턴스 증가

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
도 1은 종래의 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.
도 2는 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.
도 3 내지 도 5는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자 및 그 제조 방법에 관한 것으로서, 특히 증가된 커패시턴스를 갖는 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 커패시터 및 그 제조 방법에 관한 것이다.
도 1은 종래의 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.
도 1을 참조하면, 반도체 기판(100) 위의 절연막(110) 위에 MIM 커패시터를 위한 하부 금속 전극막 패턴(121) 및 금속 배선을 위한 하부 금속 배선막 패턴(122)이 상호 이격되도록 배치된다. 금속간 절연막(130)은 하부 금속 전극막 패턴(121) 및 하부 금속 배선막 패턴(122) 위에 배치되는데, MIM 커패시터 영역 및 금속 배선 영역에 각각 위치하는 트렌치(140) 및 비아홀(160)을 갖는다. 트렌치(140) 내에는 유전체막(150) 및 상부 금속 전극막 패턴(170)이 배치되고, 비아홀(160) 내에는 비아컨택(180)이 배치된다. 상부 금속 전극막 패턴(170) 및 비아컨택(180) 위에는 각각 제1 금속 배선막 패턴(191) 및 제2 금속 배선막 패턴(192)이 배치된다.
이와 같은 구조의 MIM 커패시터를 형성하기 위해서는, 먼저 소정의 제1 마스크막 패턴을 이용하여 금속간 절연막(130)을 관통해서 하부 금속 전극막 패턴(121)을 노출시키는 트렌치(140)를 형성한다. 다음에 전면에 유전체막(150)을 형성하고, 다시 소정의 제2 마스크막 패턴을 이용하여 유전체막(150) 및 금속간 절연막(130)을 관통해서 하부 금속 배선막 패턴(122)을 노출시키는 비아홀(160)을 형성한다. 다음에 금속막 적층 및 평탄화공정을 수행하여 MIM 커패시터 영역 및 금속 배선 영역에 각각 상부 금속 전극막 패턴(170) 및 비아컨택(180)을 형성한다.
상기 종래의 MIM 커패시터의 커패시턴스를 증가시키는 방법으로 유전체막(150)의 두께를 변화시키는 방법이 있지만, 현재 공정상의 제한, 집적도의 증가 등의 원인으로 유전체막(150)의 두께를 증가시키거나 감소시키는 것만으로 커패시턴스를 증가시키는데는 한계가 있다. 또한 유전체막(150)의 두께가 증가하거나 감소하는 경우, 유전체막(150)의 스트레스(stress)로 인한 들뜸 현상이 발생하는 등의 부수적인 문제점들이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 유전체막의 두께 변화 없이 증가된 커패시턴스를 갖는 MIM 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 MIM 커패시터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판 상에 형성되고, 상부면에 적어도 하나 이상의 홈을 갖는 하부 금속 전극막 패턴; 상기 반도체 기판 상에 형성되고, 상기 하부 금속 전극막 패턴에 형성된 홈을 노출시키는 트렌치를 갖는 금속간 절연막; 상기 트렌치 내에 형성되는 유전체막; 및 상기 유전체막 상에 형성되는 상부 금속 전극막 패턴;이 포함된다.
삭제
삭제
삭제
삭제
상기 유전체막 및 상기 상부 금속 전극막 패턴의 하부면은 상기 하부 금속 전극막 패턴의 상부면에 형성된 홈 내에 배치되는 요철 형태를 갖는 것이 바람직하다.
본 발명에 있어서, 상기 하부 금속 전극막 패턴과 나란하도록 상기 절연막 위에 배치되는 하부 금속 배선막 패턴과, 그리고 상기 금속간 절연막을 관통하여 상기 하부 금속 배선막 패턴에 연결되는 비아컨택을 더 구비할 수 있다.
다른 측면에 따른 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 하부 금속 전극막 패턴을 형성하는 단계; 상기 하부 금속 전극막 패턴을 덮는 금속간 절연막을 형성하는 단계; 상기 금속간 절연막의 일부 및 상기 하부 금속 전극막 패턴의 일부를 순차적으로 제거하여 상기 하부 금속 전극막 패턴의 상부면에 적어도 하나 이상의 홈을 형성하는 단계; 상기 하부 금속 전극막 패턴의 상부면에 형성된 홈들을 노출시키면서 상기 금속간 절연막을 관통하는 트렌치를 형성하는 단계; 상기 트렌치 내에 유전체막을 형성하는 단계; 및 상기 유전체막 위에 상기 트렌치를 매립하는 상부 금속 전극막 패턴을 형성하는 단계;가 포함된다.
삭제
삭제
삭제
삭제
삭제
삭제
상기 하부 금속 전극막 패턴의 상부면에 적어도 하나 이상의 홈을 형성하는 단계는, 상기 금속간 절연막 위에 상기 홈이 형성될 부분의 금속간 절연막 표면을 노출시키는 개구부를 갖는 제1 마스크막 패턴을 형성하는 단계와, 상기 제1 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 금속간 절연막의 노출부분을 제거하여 상기 홈이 형성될 부분의 하부 금속 전극막 패턴의 표면을 노출시키는 단계와, 상기 제1 마스크막 패턴을 식각마스크로 한 식각공정을 계속 진행하여 하부 금속 전극막 패턴의 노출표면을 일정 깊이로 식각하는 단계와, 그리고 상기 제1 마스크막 패턴을 제거하는 단계를 포함할 수 있다.
상기 트렌치를 형성하는 단계는, 상기 금속간 절연막 위에 상기 트렌치가 형성될 부분의 금속간 절연막 표면을 노출시키는 개구부를 갖는 제2 마스크막 패턴을 형성하는 단계와, 상기 제2 마스크막 패턴을 식각마스크로 한 식각공정을 수행하여 상기 금속간 절연막의 노출부분을 제거하는 단계와, 그리고 상기 제2 마스크막 패턴을 제거하는 단계를 포함할 수 있다.
이 경우, 상기 제2 마스크막 패턴은 상기 하부 금속 전극막 패턴 상부의 홈을 일정 두께로 덮도록 형성하여 상기 식각공정에 의해 상기 하부 금속 전극막 패턴 상부의 홈이 영향을 받지 않도록 하는 것이 바람직하다.
본 발명에 있어서, 상기 하부 금속 전극막 패턴 형성시 하부 금속 배선막 패턴을 상기 절연막 위에 함께 형성하는 단계와, 상기 유전체막을 형성한 후에 상기 금속간 절연막을 관통하여 상기 하부 금속 배선막 패턴의 상부면을 노출시키는 비아홀을 형성하는 단계와, 그리고 상기 상부 금속 전극막 패턴 형성시 상기 비아홀 내부를 채우는 비아컨택을 함께 형성하는 단계를 포함할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.
도 2를 참조하면, 예컨대 실리콘 기판과 같은 반도체 기판(200) 위의 절연막(210) 위에 하부 금속 전극막 패턴(221) 및 하부 금속 배선막 패턴(222)이 상호 이 격되도록 배치된다. 하부 금속 전극막 패턴(221)은 MIM 커패시터 영역 내에 배치되고, 하부 금속 배선막 패턴(222)은 금속 배선 영역 내에 배치된다. 도면에 나타내지는 않았지만, 하부 금속 전극막 패턴(221) 및 하부 금속 배선막 패턴(222)과 반도체 기판(200) 사이에는 다른 금속 배선막이 형성될 수 있으며, 이 경우 하부 금속 전극막 패턴(221) 및 하부 금속 배선막 패턴(222)은 그 금속 배선막에 전기적으로 연결될 수 있다. 금속 배선 영역 내의 하부 금속 배선막 패턴(222)의 상부면은 평평한 반면에, MIM 커패시터영역 내의 하부 금속 전극막 패턴(221)의 상부면은 적어도 하나 이상의 홈들(221a, 221b, 221c)을 갖는 요철 형태로 이루어진다.
절연막(210) 위에는 금속간 절연막(230)이 배치된다. 이 금속간 절연막(230)은, MIM 커패시터 영역 내에 위치하는 트렌치(240)와, 금속 배선 영역 내에 위치하는 비아홀(260)을 갖는다. 트렌치(240) 내에는 유전체막(250) 및 상부 금속 전극막 패턴(270)이 배치된다. 유전체막(250) 하부면은 하부 금속 전극막 패턴(221)의 홈들(221a, 221b, 221c) 내에도 형성되며, 마찬가지로 상부 금속 전극막 패턴(270)의 하부면도 하부 금속 전극막 패턴(221)의 홈들(221a, 221b, 221c) 내에 형성된다. 이와 같이 하부 금속 전극막 패턴(221)의 홈들(221a, 221b, 221c) 내에 유전체막(250) 및 상부 금속 전극막 패턴(270)이 요철 형태로 배치되므로, 기존의 평평한 표면을 갖는 경우에 비하여 증대된 커패시터 면적을 가질 수 있으며, 그 결과 커패시턴스가 증가된다.
금속 배선 영역 내의 비아홀(260) 내에는 비아컨택(280)이 배치된다. 이 비아컨택(280)은 비아홀(260) 내부를 금속막으로 채움으로써 형성시킬 수 있다. 도면 에 나타내지는 않았지만, 금속막으로 비아홀(260)을 채우기 전에 장벽금속층(미도시)을 먼저 형성할 수도 있다. 마찬가지로 상부 금속 전극막 패턴(270)을 형성하기 전에 장벽금속층을 먼저 형성할 수도 있다. MIM 커패시터의 배선을 위한 제1 상부금속 배선막 패턴(291)이 상부 금속 전극막 패턴(270)에 연결되도록 배치되고, 금속 배선을 위한 제2 상부 금속 배선막 패턴(292)이 비아컨택(280)에 연결되도록 배치된다.
도 3 내지 도 5는 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 3을 참조하면, 반도체 기판(200) 위의 절연막(210) 위에 하부 금속 전극막 패턴(221) 및 하부 금속 배선막 패턴(222)을 형성한다. 하부 금속 전극막 패턴(221)은 MIM 커패시터 영역 내에 형성하고, 하부 금속 배선막 패턴(222)은 금속 배선 영역에 형성한다. 다음에 하부 금속 전극막 패턴(221) 및 하부 금속 배선막 패턴(222)이 형성된 결과물 전면에 금속간 절연막(230)을 형성한다. 그리고 금속간 절연막(230)위에 마스크막 패턴으로서 제1 포토레지스트막 패턴(310)을 형성한다. 제1 포토레지스트막 패턴(310)은 MIM 커패시터 영역 내의 금속간 절연막(230) 표면을 노출시키는 적어도 하나 이상의 개구부들(310a, 310b, 319c)을 갖는다. 다음에 이 제1 포토레지스트막 패턴(310)을 식각마스크로 한 식각공정으로 금속간 절연막(230)의 노출부분을 제거한다. 상기 식각공정에 의해 하부 금속 전극막 패턴(221)이 노출되더라도, 식각공정을 계속 진행하여 하부 금속 전극막 패턴(221)의 노출면을 일정 깊이만큼 제거한다. 그러면 도시된 바와 같이 하부 금속 전극막 패턴(221) 의 상부면에는 홈들(221a, 221b, 221c)이 만들어진다.
다음에 도 4를 참조하면, 상기 제1 포토레지스트막 패턴(도 3의 310)을 제거한 후에, 다시 제2 포토레지스트막 패턴(320)을 형성한다. 이 제2 포토레지스트막 패턴(320)은 MIM 커패시터 영역의 트렌치가 형성될 부분을 한정하는 개구부를 갖는다. 상기 제2 포토레지스트막 패턴(320)을 형성하는 과정에서, 하부 금속 전극막 패턴(221)의 상부면에 있는 홈들(221a, 221b, 221c) 내에도 일정 두께의 제2 포토레지스트막 패턴(320)이 형성된다.
다음에 도 5를 참조하면, 상기 제2 포토레지스트막 패턴(도 4의 320)을 식각마스크로 한 식각공정으로 MIM 커패시터영역 내에 트렌치(240)를 형성한다. 상기 식각공정이 이루어지는 동안, 하부 금속 전극막 패턴(221) 상부면의 홈들(221a, 221b, 221c) 위에는 제2 포토레지스트막 패턴(320)이 존재하고 있으므로, 식각공정이 수행되더라도 하부 금속 전극막 패턴(221) 상부면의 홈들(221a, 221b, 221c)은 식각에 의해 영향을 받지 않는다. 트렌치(240)를 형성한 후에는 상기 제2 포토레지스트막 패턴(도 4의 320)을 제거한다.
다음에 전면에 유전체막(250)을 형성한다. 이 유전체막(250)은 하부 금속 전극막 패턴(221)의 홈들(221a, 221b, 221c)의 표면을 따라 형성되며, 그 결과 유전체막(250)의 하부면도 요철 형태로 형성된다. 다음에 전면에 제3 포토레지스트막 패턴(330)을 형성한다. 이 제3 포토레지스트막 패턴(330)은 비아홀을 형성하기 위한 식각마스크막 패턴으로서, 금속 배선 영역 내의 비아홀이 형성될 부분의 유전체막(250)을 노출시키는 개구부(331)를 갖는다.
다음에 도 2에 도시된 바와 같이, 상기 제3 포토레지스트막 패턴(330)을 식각마스크로 한 식각공정을 수행하여 유전체막(250) 및 금속간 절연막(230)의 노출부분을 제거하여 비아홀(260)을 형성하고, 제3 포토레지스트막 패턴(330)을 제거한다. 다음에 트렌치(240) 및 비아홀(260)을 금속막으로 채운 뒤에 평탄화공정을 수행하여 트렌치(240) 내의 유전체막(250) 위에 배치되는 상부 금속 전극막 패턴(270)과 비아홀(260)을 채우는 비아컨택(280)을 형성한다. 다음에 통상의 금속 배선 공정을 수행하여 상부 금속 전극막 패턴(270)에 연결되는 제1 상부 금속 배선막패턴(291)과 비아컨택(280)에 연결되는 제2 상부 금속 배선막 패턴(292)을 금속간 절연막(230) 위에 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터에 의하면, 하부 금속 전극막 패턴, 유전체막 및 상부 금속 전극막 패턴이 접하는 부분이 요철 형태로 구성되므로, 접촉 면적의 증대에 따라 커패시턴스를 증가시킬 수 있다는 이점이 제공된다. 또한 본 발명에 따른 MIM 커패시터의 제조 방법에 의하면, 일반적인 MIM 커패시터 제조공정을 이용하여 상기와 같이 증가된 커패시턴스를 갖는 MIM 커패시터를 용이하게 제조할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (8)

  1. 반도체 기판 상에 형성되고, 상부면에 적어도 하나 이상의 홈을 갖는 하부 금속 전극막 패턴;
    상기 반도체 기판 상에 형성되고, 상기 하부 금속 전극막 패턴에 형성된 홈을 노출시키는 트렌치를 갖는 금속간 절연막;
    상기 하부 금속 전극막 패턴의 상부면 일부와 상기 홈 내에 형성되는 유전체막; 및
    상기 유전체막 상에 형성되는 상부 금속 전극막 패턴;이 포함되는 반도체 소자.
  2. 제 1항에 있어서,
    상기 하부 금속 전극막 패턴의 상부면은 상기 홈에 의해 요철 형태를 갖도록 형성되고,
    상기 유전체막 및 상기 상부 금속 전극막 패턴의 하부면은 상기 하부 금속 전극막 패턴의 상부면에 형성된 홈 내에 형성되는 요철 형태를 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 하부 금속 전극막 패턴과 나란하도록 상기 절연막 위에 배치되는 하부 금속 배선막 패턴; 및
    상기 금속간 절연막을 관통하여 상기 하부 금속 배선막 패턴에 연결되는 비아컨택을 더 구비하는 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판 상에 하부 금속 전극막 패턴을 형성하는 단계;
    상기 하부 금속 전극막 패턴을 덮는 금속간 절연막을 형성하는 단계;
    상기 금속간 절연막의 일부 및 상기 하부 금속 전극막 패턴의 일부를 순차적으로 제거하여 상기 하부 금속 전극막 패턴의 상부면에 적어도 하나 이상의 홈을 형성하는 단계;
    상기 하부 금속 전극막 패턴의 상부면에 형성된 홈들을 노출시키면서 상기 금속간 절연막을 관통하는 트렌치를 형성하는 단계;
    상기 하부 금속 전극막 패턴의 상부면 일부와 상기 홈 내에 유전체막을 형성하는 단계; 및
    상기 유전체막 위에 상기 트렌치를 매립하는 상부 금속 전극막 패턴을 형성하는 단계;가 포함되는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 하부 금속 전극막 패턴의 상부면에 적어도 하나 이상의 홈을 형성하는 단계는,
    상기 금속간 절연막 위에 상기 홈이 형성될 부분의 금속간 절연막 표면을 노출시키는 개구부를 갖는 제1 마스크막 패턴을 형성하는 단계와,
    상기 제1 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 금속간 절연막의 노출부분을 제거하여 상기 홈이 형성될 부분의 하부 금속 전극막 패턴의 표면을 노출시키는 단계와,
    상기 제1 마스크막 패턴을 식각마스크로 한 식각공정을 계속 진행하여 하부 금속 전극막 패턴의 노출표면을 일정 깊이로 식각하는 단계 및
    상기 제1 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 금속간 절연막 위에 상기 트렌치가 형성될 부분의 금속간 절연막 표면을 노출시키는 개구부를 갖는 제2 마스크막 패턴을 형성하는 단계와,
    상기 제2 마스크막 패턴을 식각마스크로 한 식각공정을 수행하여 상기 금속간 절연막의 노출부분을 제거하는 단계 및
    상기 제2 마스크막 패턴을 제거하는 단계가 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 제 2 마스크막 패턴은 상기 하부 금속 전극막 패턴 상부의 홈을 일정 두께로 덮도록 형성하여 상기 식각공정에 의해 상기 하부 금속 전극막 패턴 상부의 홈이 영향을 받지 않도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 4항에 있어서,
    상기 하부 금속 전극막 패턴을 형성하는 단계는,
    상기 하부 금속 배선막 패턴을 상기 절연막 위에 함께 형성하는 단계와,
    상기 유전체막을 형성한 후에 상기 금속간 절연막을 관통하여 상기 하부 금속 배선막 패턴의 상부면을 노출시키는 비아홀을 형성하는 단계 및
    상기 상부 금속 전극막 패턴 형성시 상기 비아홀 내부를 채우는 비아컨택을 함께 형성하는 단계가 포함되는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020040110629A 2004-12-22 2004-12-22 반도체 소자 및 이의 제조 방법 KR100718456B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040110629A KR100718456B1 (ko) 2004-12-22 2004-12-22 반도체 소자 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040110629A KR100718456B1 (ko) 2004-12-22 2004-12-22 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060072231A KR20060072231A (ko) 2006-06-28
KR100718456B1 true KR100718456B1 (ko) 2007-05-14

Family

ID=37165445

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040110629A KR100718456B1 (ko) 2004-12-22 2004-12-22 반도체 소자 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR100718456B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100958622B1 (ko) * 2007-12-26 2010-05-20 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR100989699B1 (ko) * 2008-11-06 2010-10-26 주식회사 동부하이텍 Ｍｉｍ 캐패시터 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030077284A (ko) * 2002-03-26 2003-10-01 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030077284A (ko) * 2002-03-26 2003-10-01 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1020030077284 *

Also Published As

Publication number Publication date
KR20060072231A (ko) 2006-06-28

Similar Documents

Publication Publication Date Title
KR100630666B1 (ko) 금속 콘택 및 커패시터를 포함하는 반도체 소자 제조방법
US7307000B2 (en) Method of fabricating a capacitor for a semiconductor device
KR100778865B1 (ko) 엠아이엠 구조의 커패시터의 제조 방법
KR100836757B1 (ko) 커패시터가 구비된 반도체 장치 및 그 제조 방법
KR100718456B1 (ko) 반도체 소자 및 이의 제조 방법
US7122440B2 (en) Semiconductor device and fabrication method thereof
KR100684432B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100816247B1 (ko) Ｍｉｍ 캐패시터 및 그 제조방법
KR100370131B1 (ko) Ｍｉｍ 캐패시터 및 그의 제조방법
KR20040007155A (ko) Ｍｉｍ 구조의 커패시터 제조방법
KR101128726B1 (ko) 가변형 ｍｉｍ 커패시터 제조방법
KR100639000B1 (ko) 금속-절연체-금속 커패시터의 제조방법
KR100727257B1 (ko) 반도체 소자의 제조 방법
KR100571401B1 (ko) 반도체 소자의 커패시터 형성 방법
KR20040011911A (ko) 엠아이엠 캐패시터 형성방법
KR20090064805A (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
KR100866115B1 (ko) 엠아이엠 캐패시터 형성방법
KR100546165B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100579858B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100252884B1 (ko) 반도체 소자의 배선 형성방법
KR20060000485A (ko) 반도체 캐패시터의 스토리지 노드 전극 형성방법
KR100679828B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR960011250B1 (ko) 반도체 접속장치 제조방법
KR100925092B1 (ko) Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법
KR20010068729A (ko) 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120417

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee