KR100252884B1 - 반도체 소자의 배선 형성방법 - Google Patents

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Abstract

본 발명은 배선공정을 간소화시키는데 적당한 반도체 소자의 배선 형성방법에 관한 것으로서, 필드 산화막에 의해 격리되어 제 1, 제 2 액티브 영역이 정의된 기판을 준비하는 단계와, 상기 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 단차를 갖는 2층 구조의 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 사이에 보이드를 갖는 평탄화층을 기판의 전면에 형성하는 단계와, 상기 기판의 제 1, 제 2 액티브 영역의 표면이 노출되도록 상기 평탄화층을 선택적으로 제거하여 제 1, 제 2 콘택홀을 형성하는 단계와, 그리고 상기 제 1, 제 2 콘택홀을 포함한 기판의 전면에 전도층을 형성하고 에치백하여 제 1, 제 2 콘택홀 및 보이드내에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 배선 형성방법
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 배선 공정을 단순화시키는데 적당한 반도체 소자의 배선 형성방법에 관한 것이다.
도 1은 일반적인 배선층 형성시 하지층 레이아웃도이다.
도 1에 도시한 바와같이 반도체 기판(도면에는 도시되지 않음)에 일정한 간격을 갖고 형성되는 제 1, 제 2 액티브 영역(A,B)에 각각 제 1, 제 2 게이트 라인(C,D)이 형성된다.
이어, 상기 제 1 액티브 영역(A)과 제 2 액티브 영역(B)에 제 1, 제 2 콘택(E,F)을 형성하고, 상기 제 1, 제 2 콘택(E,F)을 연결하도록 금속배선(도면에는 도시되지 않음)이 형성된다.
여기서 상기 제 1 액티브 영역(A)과 제 2 액티브 영역(B)은 필드 산화막(도면에는 도시되지 않음)에 의해 격리되고, 상기 제 1, 제 2 게이트 라인(C,D)을 포함한 전면에 평탄화층(도면에는 도시되지 않음)이 형성되어 금속배선과 반도체 기판 및 제 1, 제 2 게이트 라인(C,D)을 절연시킨다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 배선 형성방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 도 1의 Ⅰ-Ⅰ선에 따른 종래의 반도체 소자의 배선 형성방법을 나타낸 공정단면도이고, 도 3a 내지 도 3d는 도 1의 Ⅱ-Ⅱ선에 따른 종래의 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
도 2a 및 도 3a에 도시한 바와같이 액티브 영역과 필드영역으로 정의된 반도체 기판(11)의 필드 영역에 필드 산화막(12)을 형성한다.
이어, 상기 반도체 기판(11)의 전면에 게이트 절연막(13) 및 게이트 전극용 폴리 실리콘층과 캡 절연막(15)을 형성한 후, 포토리소그래피공정으로 상기 폴리 실리콘층 및 게이트 절연막(13)을 선택적으로 제거하여 제 1, 제 2 게이트 전극(14a,14b)을 형성한다.
그리고 상기 제 1, 제 2 게이트 전극(14a,14b)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후 에치백 공정을 실시하여 상기 제 1, 제 2 게이트 전극(14a,14b)의 양측면에 절연막 측벽(16)을 형성한다.
도 2b 및 도 3b에 도시한 바와같이 상기 반도체 기판(11)의 전면에 평탄화층(17)을 형성한다.
이어, 포토리소그래피공정으로 상기 반도체 기판(11)의 표면이 일정부분 노출되도록 상기 평탄화층(17)을 선택적으로 제거하여 제 1, 제 2 콘택홀(18a,18b)을 형성한다.
도 2c 및 도 3c에 도시한 바와같이 상기 제 1, 제 2 콘택홀(18a,18b)을 포함한 반도체 기판(11)의 전면에 전도층을 형성한 후 에치백 공정을 실시하여 상기 제 1, 제 2 콘택홀(18a,18b)내부에 플러그(19)를 형성한다.
도 2d 및 도 3d에 도시한 바와같이 상기 플러그(19)를 포함한 반도체 기판(11)의 전면에 금속층을 증착하고, 포토리소그래피공정으로 상기 금속층을 선택적으로 제거하여 상기 플러그(19)를 통해 반도체 기판(11)과 전기적으로 연결되는 금속배선(20)을 형성한다.
이후 공정은 도시하지 않았지만 상기 금속배선(20)을 포함한 반도체 기판(11)의 전면에 평탄화층을 형성한다.
그리고 상기 평탄화층상에 제 2 금속층을 형성하고, 포토리소그래피공정으로 제 2 금속층을 선택적으로 제거하여 제 2 금속배선을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 배선 형성방법에 있어서 금속배선을 형성하기 위해 금속층을 증착한 후 포토리소그래피공정으로 패터닝하는 공정과 이후 공정진행시 평탄화공정을 진행하는 등의 공정이 추가됨으로써 배선 형성공정이 복잡하다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 배선 패턴의 생략 및 배선층의 토폴로지(Topology)에 의한 평탄화공정 등을 생략하여 공정을 단수화시키도록 한 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 배선층 형성시 하지층 레이아웃도
도 2a 내지 도 2d는 도 1의 Ⅰ-Ⅰ선에 따른 종래의 반도체 소자의 배선 형성방법을 나타낸 공정단면도
도 3a 내지 도 3d는 도 1의 Ⅱ-Ⅱ선에 따른 종래의 반도체 소자의 배선 형성방법을 나타낸 공정단면도
도 4a 내지 도 4d는 도 1의 Ⅰ-Ⅰ선에 따른 본 발명에 의한 반도체 소자의 배선 형성방법을 나타낸 공정단면도
도 5a 내지 도 5d는 도 1의 Ⅱ-Ⅱ선에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 게이트 절연막 24a,24b : 게이트 전극
25 : 캡 절연막 26 : 절연막 측벽
27 : 평탄화층 28 : 보이드
29a,29b : 콘택홀 30 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 배선 형성방법은 필드 산화막에 의해 격리되어 제 1, 제 2 액티브 영역이 정의된 기판을 준비하는 단계와, 상기 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 단차를 갖는 2층 구조의 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 사이에 보이드를 갖는 평탄화층을 기판의 전면에 형성하는 단계와, 상기 기판의 제 1, 제 2 액티브 영역의 표면이 노출되도록 상기 평탄화층을 선택적으로 제거하여 제 1, 제 2 콘택홀을 형성하는 단계와, 그리고 상기 제 1, 제 2 콘택홀을 포함한 기판의 전면에 전도층을 형성하고 에치백하여 제 1, 제 2 콘택홀 및 보이드내에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 배선 형성방법을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4d는 도 1의 Ⅰ-Ⅰ선에 따른 본 발명에 의한 반도체 소자의 배선 형성방법을 나타낸 공정단면도이고, 도 5a 내지 도 5d는 도 1의 Ⅱ-Ⅱ선에 따른 반도체 소자의 배선 형성방법을 나타낸 공정단면도이다.
도 4a 및 도 5a에 도시한 바와같이 액티브 영역과 필드영역으로 정의된 반도체 기판(21)의 필드 영역에 필드 산화막(22)을 형성한다.
이어, 상기 반도체 기판(21)의 전면에 게이트 절연막(23) 및 게이트 전극용 제 1, 제 2 전도층 및 캡 절연막(25)을 형성한 후, 포토리소그래피공정으로 상기 캡 절연막(25)과 제 1, 제 2 전도층 및 게이트 절연막(23)을 선택적으로 제거하여 단차를 갖는 2층 구조의 제 1, 제 2 게이트 전극(24a,24b)을 형성한다.
여기서 상기 단차를 갖는 2층 구조의 제 1, 제 2 게이트 전극(24a,24b)은 하부의 게이트 전극(A)의 폭이 상부의 게이트 전극(B) 폭 보다 넓게 형성한다.
한편, 상기와 같은 2층 구조의 제 1, 제 2 게이트 전극(24a,24b)의 형성방법은 도면에는 도시하지 않았지만 제 1, 제 2 전도층을 형성하고, 식각시 사이드 에치(Side Etch)량이 서로 크게 차이나는 물질을 사용하거나 또는 식각조건으로 사이드 에치량을 크게하여 프로파일(Profile)이 단차를 갖게 패터닝하여 2층 구조의 제 1, 제 2 게이트 전극(24a,24b)을 형성한다.
그리고 상기 제 1, 제 2 게이트 전극(24a,24b)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후 에치백(Etch Back) 공정을 실시하여 상기 제 1, 제 2 게이트 전극(24a,24b)의 양측면에 절연막 측벽(26)을 형성한다.
도 4b 및 도 5b에 도시한 바와같이 상기 반도체 기판(21)의 전면에 스텝커버레이지(Step-coverage)가 나쁜 평탄화층(27)을 형성한다.
여기서 상기 평탄화층(27)은 절연막 측벽(26)의 굴곡을 따라 형성되는데 스텝커버레이지가 나쁘기 때문에 절연막 측벽(26)의 상부에 볼록한 부분이 증착속도가 빠르게 되며, 이에 증착과정중에 절연막 측벽(26)의 상부 볼록한 부분이 인접한 절연막 측벽(26)과 접하면서 미쳐 평탄화층(27)이 채워지지 못한 채 보이드(Void)(28)가 발생한다.
도 4c 및 도 5c에 도시한 바와같이 상기 보이드(28)가 발생한 평탄화층(27)을 포토리소그래피공정으로 상기 반도체 기판(21)의 표면이 일정부분 노출되도록 선택적으로 제거하여 제 1, 제 2 콘택홀(29a,29b)을 형성한다.
여기서 상기 제 1, 제 2 콘택홀(29a,29b)과 보이드(28)는 서로 오픈(Open)상태로 존재한다.
도 4d 및 도 5d에 도시한 바와같이 상기 제 1, 제 2 콘택홀(29a,29b)을 포함한 반도체 기판(21)의 전면에 스텝커버레이지가 양호한 전도층을 형성한 후 에치백 공정을 실시하여 상기 제 1, 제 2 콘택홀(29a,29b)내부에 금속배선(30)을 형성한다.
이때 상기 보이드(28) 및 제 1, 제 2 콘택홀(29a,29b)에는 전도층이 채워짐에 따라 셀프-커넥트(Self-connect)가 되어진다.
그리고 이후 제 2 금속층이 필요한 경우 이미 평탄화가 되어 있으므로 절연층 증착 후 제 2 배선층을 증착하여 패터닝한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 배선 형성방법에 있어서 다음과 같은 효과가 있다.
첫째, 배선층이 콘택홀 및 보이드의 내부와 셀프-커넥트됨으로써 별도의 패터닝공정이 필요없다.
둘째, 후속 공정진행시 평탄화를 위한 공정의 추가 없이 공정을 진행할 수 있다.
셋째, 미세 패턴에서의 배선층 형성을 위해 고정밀도가 요구되지 않아 공정이 쉽다.

Claims (5)

  1. 필드 산화막에 의해 격리되어 제 1, 제 2 액티브 영역이 정의된 기판을 준비하는 단계;
    상기 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 단차를 갖는 2층 구조의 제 1, 제 2 게이트 전극을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계;
    상기 제 1, 제 2 게이트 전극 사이에 보이드를 갖는 평탄화층을 기판의 전면에 형성하는 단계;
    상기 기판의 제 1, 제 2 액티브 영역의 표면이 노출되도록 상기 평탄화층을 선택적으로 제거하여 제 1, 제 2 콘택홀을 형성하는 단계;
    상기 제 1, 제 2 콘택홀을 포함한 기판의 전면에 전도층을 형성하고 에치백하여 제 1, 제 2 콘택홀 및 보이드내에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 2층 구조의 제 1, 제 2 게이트 전극은 사이드 에치량의 차이가 큰 2층 전도층을 선택적으로 식각하여 형성함을 특징으로 하는 반도체 소자의 배선 형성방법.
  3. 제 1 항에 있어서,
    상기 평탄화층은 스텝커버레이지가 나쁜 물질을 사용함을 특징으로 하는 반도체 소자의 배선 형성방법.
  4. 제 1 항에 있어서,
    상기 전도층은 스텝커버레이지가 좋은 물질로 형성함을 특징으로 하는 반도체 소자의 배선 형성방법.
  5. 제 1 항에 있어서,
    상기 평탄화층을 선택적으로 제거하여 제 1, 제 2 콘택홀을 형성할 때 보이드와 오픈시킴을 특징으로 하는 반도체 소자의 배선 형성방법.
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