JP4097702B2 - 単一ビアエッチングおよび二重充填プロセスによって形成された集積回路の多層配線構造 - Google Patents

Description

発明の背景
１．発明の分野
この発明は半導体製造に関し、より特定的には、多層配線構造を形成するための改良されたプロセスに関する。この改良されたプロセスは単一の高さレベル内に１組の導体を製造するために用いられ、さらに単一ビアエッチングステップとそれに続いて単一または二重の充填ステップとを用いて、それらの導体のうち選択された数を下にある接触領域に接続するために用いられる。
２．関連技術の説明
集積回路は、モノリシック基板のトポグラフィ（topography）にわたって延在する多数の導体を含む。システム内の２つ以上の構成部品を電気的に接続する役割を果たす１組の配線（または導体）は一般に「バス」と呼ばれている。バス内の導体は、典型的には誘電体によって互いに分離され、さらに、下にある導電要素からも分離されている。半導体製造において用いられる適切な誘電体は、たとえば、二酸化シリコン（「酸化物」）を含む。したがって、導体は、半導体のトポグラフィにわたってリソグラフィパターニングされ、この場合のトポグラフィは基板の上に誘電体が設けられたものを含む。このトポグラフィはまた、１層以上の導体を含むことが可能で、導体の層の各々は典型的には誘電材料の層で覆われている。したがって、この誘電体で覆われた導体の層が上にさらなる導体の層をパターニングでき、多層配線構造を形成するトポグラフィを呈する。多層配線構造はしたがって、少なくとも２層（またはレベル）の導体を含まなければならず、この場合、あるレベルで選択された導体はコンタクトによって他のレベルで選択された導体に相互接続される。
信頼性のある多層配線構造の製造においては多くの難題が伴う。第１に、配線構造は、間隔のあいた導体を電気的に分離する層内および層間誘電体を有しなければならない。したがって、誘電材料はクリティカルパス導体および導体間のクロストークにおける伝搬の遅延を最小にする役割を果たす。第２に、多層配線構造は、オーム抵抗の低いコンタクトを有しなければならない。コンタクトの材料および接触子の形状は、相互接続が必要とされる導体間の抵抗を確実に最小にするために注意深く選ばれなければならない。レベル間に延在するビアを再生できるように形成した後、ビアが高い縦横比を有しているときでも、コンタクト材料によって再生できるように充填されなければならない。第３に、多層配線構造は実質的に平坦な形状で製造されなければならない。すなわち、段差の高さの問題を減少させ、小さな特徴のサイズの正確な投影印刷を確実にするために、層間誘電体はかなり平坦な上面を有さなければならない。非平坦性の問題はレベルの数が増加すると倍加する。したがって、多層配線構造（２つ以上のレベルを有するもの）は、次のレベルの導体に備えて誘電面の平坦化を必要とする。
多層配線構造の製造には多くの難題が伴う一方、近代のプロセスの多くで平坦化は特に重大な問題のように考えられる。極細線ジオメトリの投影印刷の際に伴う制限によって、平坦化の注目度が増大している。正確な投影印刷は、トポグラフィにわたって高さが急に変化する小さな特徴の印刷に伴う焦点深度の問題によって制限されている。装置ジオメトリ（すなわち特徴サイズ）が収縮し続けると、平坦な局所的誘電面だけでなく、より重要なことは、半導体のダイ全体とは言わないまでも、ダイの大部分にわたって延在する全域平坦面を有する層間誘電層を製造するという必要が生じる。
発明の概要
上記の問題の大部分は、改良された多層配線構造により解決される。多層構造は、単一ビアエッチングステップおよびそれに続く１対の充填ステップ（二重ステップ）、または単一ビアエッチングステップおよびそれに続く単一充填ステップのいずれかを用いてコンタクトを形成するプロセスによって製造される。最初の例では、層間誘電体は第１の組の導体（金属、ポリシリコンまたは注入領域）の上に形成される。誘電体はその中にエッチングされた多数のビアを有する上面を含む。２つの充填動作の１つ目は、ビアをプラグ材料で充填する役割を果たす。別の充填動作は、その後で導体を形成するのに用いられ、それらの導体のうちいくつかはプラグの上方に形成される。後の例では、ビアと近接する誘電体上面とは、第２の組の導体とは異なる材料として形成されるプラグとして、または第２の組の導体と同じ材料から形成されるプラグとしての役割を果たす導電材料を受取るのに用いられる。
ある実施例に従うと、この発明は、単一ビアエッチングステップおよび２つの充填ステップを用いて多層配線構造を形成するプロセスを意図する。このプロセスは、配線レベル内に形成された１組の導体の真上の領域にある第１の誘電体を取除くステップを含む。障壁層は、好ましくは次のビア内に第１の誘電体にわたって堆積される。その後、導電材料は障壁層にわたって、特に障壁に覆われたビア内に堆積される。障壁に覆われたビアはそれによって第１の充填領域を備え、そこで導電性充填材料を障壁層の上面まで平坦化した後に、プラグが製造される。プラグは、第１の充填プロセスの結果として障壁に覆われたトレンチ内に単独で存在する。しかしながら、プラグに電気的に接続した２組の導体を完成するために第２の充填プロセスが必要とされる。第２の充填シーケンスは、選択されたプラグ対の間の第１の誘電体の上に第２の誘電体を製造することによって開始する。第２の誘電体はそれによって、中に第２の導電材料が堆積された充填領域を囲む。堆積および平坦化後の第２の導電材料は、第２の組の導体を形成し、それらのうちのいくつかはプラグの上に在する。したがって、プラグは、第２および第１の組の導体のうち選択されたものの間に延在する。
別の実施例に従うと、多層配線構造は単一ビアエッチングおよび単一充填プロセスによって形成される。この実施例では、第２の組の導体の導電材料とは異なるプラグの導電材料を必要としない。より特定的には、単一導電材料は、ビアの内部および第２の誘電体によって局限された領域内に堆積され得る。したがって、この実施例では、第２の組の導体は障壁層にわたって横方向に延在し、それだけでなく第１の組の導体の上面で下方向にも延在する。この単体構造は、第１および第２の組の導体の間で垂直スペーサとして、また第２の導体そのものとして働き、いかなる電気的に導電性の材料からも制作できるが、好ましい材料はアルミニウム銅合金または銅である。
【図面の簡単な説明】
この発明のその他の目的および利点は、以下の詳細な説明を読み添付の図面を参照することにより明らかになるであろう。
図１は、ある実施例に従って配線の３つのレベルを示した多層配線構造の部分上面図である。
図２は、図１の面Ａに沿った断面図であり、１組の導電領域（たとえば第１の組の導体）が半導体トポグラフィの上で形成される。
図３は、図２のステップに続く処理ステップを示し、第１の誘電体は第１の組の導体にわたって堆積される。
図４は、図３のステップに続く処理ステップを示し、第１の誘電体が選択的に取除かれ、第１の組の導体の真上にビアを形成する。
図５は、図４のステップに続く処理ステップを示し、障壁層が第１の誘電体およびビアの上に堆積される。
図６は、図５のステップに続く処理ステップを示し、プラグが、障壁に覆われたビアを第１の導電材料で充填し、その後でその導電材料を平坦化することによってビア内で形成される。
図７は、図６のステップに続く処理ステップを示し、障壁層が選択的に取除かれる。
図８は、図７のステップに続く処理ステップを示し、第２の誘電体が、障壁層が選択的に取除かれる領域内で形成される。
図９は、図８のステップに続く処理ステップを示し、第２の誘電材料が堆積されその後で平坦化されて、この発明のある実施例に従った単一ビアエッチングおよび二重充填プロセスによって第１の組の導体に電気的に結合された第２の組の導体を形成する図２から９に示されたステップを締めくくる。
図１０は、図９のステップに続く処理ステップを示し、第３の組の導体が誘電的に間隔をあけて第１の組の導体の上に形成され、図１の例示的な多層配線構造の３つの配線レベルを完成する。
図１１は、図１の面Ａに沿った断面図であって、第１の組の導体が半導体トポグラフィの上に形成されている。
図１２は、図１１のステップに続く処理ステップを示し、障壁層が第１の組の導体の間で選択的に取除かれる。
図１３は、図１２のステップに続く処理ステップを示し、第２の誘電体が障壁層の取除かれた領域内に形成される。
図１４は、図１３のステップに続く処理ステップを示し、第２の誘電体に近接した第１の組の導体の上方にある選択された領域が取除かれる。
図１５は、図１４のステップに続く処理ステップを示し、第１の誘電体が選択的に取除かれ、第１の組の導体のうち選択されたものの真上にビアを形成する。
図１６は、図１５のステップに続く処理ステップを示し、ビアおよび第２の誘電体によって局限された領域が、単一の導電材料によって充填され、その後で平坦化され、この発明のある実施例に従って単一ビアエッチングおよび単一充填プロセスによって第１の組の導体に電気的に結合された第２の組の導体を形成する図１１から図１６に示されたステップを締めくくる。
図１７は、図１６のステップに続く処理ステップを示し、第３の組の導体が誘電的に間隔をあけて第２の組の導体の上方に形成され、図１の例示的な多層配線構造の３つの配線レベルを完成する。
この発明から種々の変形例および代替例が生じるが、図面において具体的な実施例を示し、以下において詳細に説明する。しかしながら、図面および詳細な説明はこの発明を開示した特定的な形式に限定することを意図したものではなく、逆に、この発明は、添付の請求の範囲において規定されたこの発明の精神および範囲内のすべての変形例、等価物、および代替例を包含することを意図している。
発明の詳細な説明
図面を参照して、図１は、多層配線構造１０の上面図である。構造１０は、ある実施例に従って、３つのレベルの配線を有して示される。各配線レベルは他の配線レベルとは異なる高さレベルに形成される。したがって、各配線レベルは第１の組の導体１２、第２の組の導体１４、および第３の組の導体１６として図１に示される１組の導体を備える。別のレベルに形成された各組の導体は、さまざまな技術を用いてパターニング（たとえば、選択的に取除かれた単一層からのパターニングまたは材料を充填領域に加えることからのパターニング）される。第１、第２、および第３の導体はさらに、一連の層間誘電体を用いて互いに誘電的に間隔をあけられている。
次に図２から１０を参照して、構造１０は、ある実施例に従って形成され、この実施例では、第２の組の導体１４がパターニングされ、単一ビアエッチングおよび二重充填プロセスを用いて下にある第１の組の導体１２に結合される。このプロセスは、図２に示されるように第１の組の導体１２を半導体トポグラフィ１８の上に形成することによって開始する。代替的には、点線１２′で示されるように、第１の組の導体１２は内部に位置するドーパント団によって導電性にされたイオン注入領域を含み得る。したがって、第１の組の導体は選択的にパターニングされた高融点金属（またはポリシリコン）１２またはイオン注入領域１２′であり得るということがわかる。さらに、半導体トポグラフィ１８は、半導体基板か、半導体基板の上に位置する誘電体か、または１つ以上のレベルの配線の上に位置する誘電体かのいずれかを含むことがわかる。したがって、第１の組の導体は、イオン注入領域の標的位置か、一連の配線レベルの第１のレベルか、または下にある配線の多数のレベルの第２もしくはそれに続くレベルかのいずれかが可能である。
図３では、第１の誘電体２２は、第１の組の導体１２にわたっておよびその間で堆積される。第１の誘電体２２は、いかなる電気的絶縁性材料も含み、好ましくは、たとえば、シラン、テトラエチルオルトケイ酸塩（ＴＥＯＳ）、またはオゾン源を用いる化学蒸着（ＣＶＤ）室からの堆積された酸化物を含む。図４では、第１の誘電体２２の上面がフォトレジストを用いてパターニングされるので、第１の誘電体２２の選択された領域は第１の組の導体１２の真上で取除かれる。第１の誘電体２２の取除かれた領域をこれ以降、ビア２４と呼ぶ。ビア２４は好ましくはプラズマエッチ技術を用いて形成され、これによって第１の誘電体２２内に実質的にまっすぐな側壁が作られる。ビア２４は第１の誘電体２２の上面から導体１２の上面へ延在する。プラズマエッチング技術が実質的に導体１２の上面からすべての誘電体２２を取除くことによって次の接触構造中のいかなる抵抗をも最小にするということは重要である。
図５は、第１の誘電体２２の上およびビア２４内に堆積した障壁層２６を示す。障壁層２６は、第１の誘電体２２とその上の導電材料との間の密着度を高める役割を果たす。好ましくは、障壁層２６はチタン（Ｔｉ）を含み、それだけでなくさらにタングステン（Ｗ）、窒素（Ｎ）、またはそれらの組合せをも含み得る。ある実施例に従うと、障壁層２６はおよそ１０００Å（１０００×１０^-10ｍ）の厚さに堆積された窒化チタンからなる。図６は、障壁２６上に堆積された第１の導電材料２８を示す。導電材料２８は、ビア２４を完全に充填するように堆積される。好ましくは、第１の導電材料２８はＷを含む。平坦化プロセスを用いて、材料２８の上面は障壁層２６の上面と実質的に等しい高さレベルまで取除かれる。したがって、プラグ３０は障壁層２６の上面と釣り合った上面を有して形成される。障壁層２６はしたがって、接着層としての役割を果たすだけでなく、エッチングストップまたはポリッシュストップも提供する。
図７は、フォトレジスト層３２を堆積し、かつ選択的にパターニングすることによりプラグ３０の間で露出した障壁層２８を示している。フォトレジスト３２を取除いた領域で、下にある障壁層２６は、下にある第１の誘電体２２を保持する一方、障壁２６を選択的に取除くエッチング溶液にさらされている。障壁２６の除去は点線３４によって表わされる。図８は、障壁２６が取除かれた領域上に次に、第２の誘導体３６を堆積したところを示す。第２の誘導体３６は、障壁２６だけでなくプラグ３０の上面の上方に延在することにより第２の誘電体３６によって仕切られた充填電領域を形成する。充填領域（より特定的には第２の充填領域であって、第１の充填領域はビア２４を充填するのに用いられる）は、その後で、図９に示されるように第２の導電材料３８を容易に受入れる。好ましい実施例に従うと、第２の誘電体３６は一面に堆積され、その後選択的に取除かれて障壁２６の取除かれた領域（図８に示す）の上に材料を残す。充填領域（より特定的には第２の充填領域であって、第１の充填領域はビア２４を充填するのに用いられる）は、その後で、図９に示されるように第２の導電材料３８を容易に受入れる。
図９は、第２の充填材料３８の堆積を示し、さらに、上方の高さ領域でエッチバックまたはポリッシュシーケンスを用いて材料３８の次の除去を示す。エッチバックまたはポリッシュすることにより、第２の誘電体３６の上面と釣り合った材料３８の上面が取除かれる。したがって、第２の誘電体３６はエッチストップを提供する。第２の誘電体３６はまた、次の第２の組の導体１４の厚みを規定する。導体１４の上面はこの結果、第２の誘電体３６の上面と共面になる。上面が共面であるため、高密度の多層配線構造に必要な平坦化の利点を提供する。図９は、プラグ３０によって選択的に相互接続された２つのレベルの導体を形成する処理シーケンスの結果としてできた完成品を示す。単一ビアエッチングステップおよび二重（２つの）充填ステップを用いた配線構造を形成する一実施例を示すために、図２から９に表わされたシーケンスが提供される。第２の導電材料３８は、所望の抵抗の特徴によっては第１の導電材料２８と異なり得る。
図１０は図９のステップに続く処理ステップシーケンスを示す。より特定的には、図１０は第２の組の導体１４の上に位置する第３の誘電体４０を示す。第３の誘電体はしたがって第２の組の導体１４と第３の組の導体１６との間に挟まれている。図１０はよって、より多数が可能の配線レベルのうちの３つを表わし、図１に例として示すものを説明する。プラグ３０（図６に示す）と同様のプラグは、もちろん所望であれば第３の導体１６の下に使用することが可能である。このプラグを、誘電体４０内で、下にある第２の導体１４まで形成して、その間の導電性を高めることができる。
次に図１１から図１６を参照すると、代替的実施例が示される。図１１から１６は、多層配線構造１０の製造において有用なステップの別のシーケンスを表わす。より特定的には、図１１から図１６は、単一ビアエッチングおよび単一充填プロセスを表わし、同じプロセスは、図２から図９に表わされるシーケンスよりも複雑でなく、また扱いやすい。しかしながら、図１１から図１６のシーケンスでは、プラグ材料が第２の組の導体と同じ組成であることが必要である。選ばれた材料およびコンタクトの所望されたオーム特徴によって、この制限は実行可能な代替法である。
次に図１１から図１６を参照すると、図１１に示された第１の誘電体２２ａが第１の組の導体１２ａの上に堆積される。第１の組の導体１２ａは、半導体トポグラフィ１８ａの上に形成され、障壁層２６ａは、第１の誘電体２２ａの上に堆積される。
図１２は、第１の組の導体１２ａの上方および間の領域での障壁層２６ａの選択的な除去を示す。図１３は、障壁２６ａが取除かれた領域で次に形成される第２の誘電体３６ａを表わす。誘電体３６ａは好ましくは、誘電材料を一面に堆積し、さらにその後で誘電体３６ａ（図１３に示す）を実質的に完全に残すよう、同材料を選択的に取除くことによって形成される。
図１４は、選択的に取除かれて障壁層２６ａを第１の組の導体１２ａの真上の領域で露出するフォトレジスト層４２を示す。その後、露出された障壁層２６ａは、点線４４で表わされるように取除かれる。障壁２６ａの選択的除去により、下にある第１の誘電体２２ａが露出され、かつ、図１５に示されるステップに従い、下にある誘電体が除去される。第１の誘電体２２ａは、図１５に示される第１の組の導体１２ａの上面をできるだけ露出するよう十分取除く。第１の誘電体２２ａの除去および下にある導体１２ａの露出によってビア２４ａが形成される。
ビア２４ａおよび第２の誘電体３６ａを形成することにより、第１かつ唯一の充填領域を規定する。充填領域は、第１の組の導体１２ａの上面と等しい、より低い高度を有する第２の誘電体３６ａによって横方向に仕切られている。したがって、規定された充填ジオメトリ内に、第１かつ唯一の導電材料４６を与えるには、単一充填堆積サイクルが必要とされる。導電材料４６は、好ましくは銅または銅合金であり、ビア２４ａおよび、障壁２６ａの上面と第２の導体３６ａの上面との間の高さの不均衡を完全に充填する。それゆえ、引き続き平坦化ステップを行なって導電材料の上面を第２の誘電体３６ａの上面と釣り合った高さレベルまで取除く。その結果できる製品が、第２の組の導体１４ａである。したがって、図１１から始まった処理シーケンス、詳細には多層配線構造を形成するのに用いられる、単一エッチングおよび単一充填プロセスを用いる処理シーケンスは図１６で完結する。単一エッチングはビア２４を設けるのに用いられ、単一充填ステップは第２の組の導体１４ａを設けるのに用いられる。図１７は、図１６に表わされるステップに続く処理ステップであって、第３の誘電体４０ａは導体１４ａの上に形成され、第３の組の導体１６ａは第３の誘電体４０ａの上に形成される。
もちろん、図２から図１０に示すステップおよび図１１から図１７に示すステップのシーケンスは、３よりもっと多くの配線レベルを保持する多層配線構造を製造するために繰返すことができる。さらに、障壁２６または２６ａは、いずれの場合にも、誘電体（第１の誘電体２２または２２ａ）と上にある導体（第２の組の導体１４または１４ａ）との間で有利に配置されることは言うまでもない。したがって、処理ステップのこのシーケンスは、障壁層を有利に形成し、単一エッチングステップとそれに続くビアの充填とによって、上にある配線から分離するかまたはその配線の一部として形成されたビアの中に低い抵抗の接触子を形成する。したがって、この開示の利益を受ける当業者には、この発明はいかなる集積回路の製造プロセスにも応用可能であるとされていることが認識される。さらに、図示されかつ記載されたこの発明は、現在の好ましい実施例として解釈されるべきであることもまた理解される。当業者には、請求の範囲で述べられるこの発明の精神および範囲から離れることなく、種々の変形例および変更例が生じ得ることが明らかであろう。以下の請求の範囲は上記のような変形および変更例をすべて包含することが意図されており、したがって、明細書および図面は限定的な意味ではなく例示的な意味として捉えられるべきものである。

Claims (8)

1. 第１の組の導体（１２）を有する集積回路の多層配線構造（１０）を形成する方法であって、前記第１の組の導体（１２）は、第１の組の導体（１２）と異なる面上に形成された第２の組の導体（１４）に電気的に接続されており、前記方法が、
   半導体トポグラフィ（１８）の上に形成された第１の組の導体（１２）にわたり、かつその間に第１の誘電体（２２）を堆積するステップと、
   前記第１の誘電体（２２）を、前記第１の組の導体（12）の上面まで延在する複数のビア（２４）を形成するために、前記第１の組の導体（１２）の真上の領域内のみで前記第１の誘電体（２２）を取除くステップとを含み、前記方法はさらに、
   障壁に覆われた第１の誘電体および障壁に覆われた複数のビアを形成するために、障壁層（２６）を前記第１の誘電体（２２）および前記複数のビア（２４）の上に堆積するステップと、
   導電材料（２８）のプラグ（３０）を前記障壁に覆われた複数のビア内に形成するステップと、
   前記障壁層（２６）の、１対の前記プラグ（３０）を横方向に分離するスペースの真上の部分（３４）を取除き、さらにその後に前記障壁層（２６）の取除かれた前記部分（３４）の領域内に第２の誘電体（３６）を形成するステップと、第２の組の導体（１４）を、前記プラグ（３０）および前記第２の誘電体（３６）の両側にある前記障壁に覆われた第１の誘電体（２２、２６）の上に形成するステップとを含むことを特徴とする、方法。
2. 前記第１の組の導体（１２）が前記プラグ（３０）によって前記第２の組の導体（１４）に接続される、請求項１に記載の方法。
3. 前記第１の組の導体（１２、１２ａ）の各導体が、半導体基板（１８、１８ａ）内にイオン注入領域を含むかまたは、前記半導体基板（１８、１８ａ）の上に堆積された金属から形成される、請求項１に記載の方法。
4. 前記障壁層（２６、２６ａ）がチタンを含む、請求項１に記載の方法。
5. 複数のプラグ（３０）を形成する前記ステップが、高融点金属（２８）を、障壁に覆われた第１の誘電体（２２、２６）にわたり、かつ障壁に覆われたビア（２４、２６）内に堆積するステップと、
   前記高融点金属（２８）の上面を前記障壁に覆われた第１の誘電体（２２、２６）の高さレベルと同等またはそれ以下の高さレベルまで取除くステップとを含む、請求項１に記載の方法。
6. 第２の組の導体（１４）を形成する前記ステップが、
   高融点金属（３８）を、障壁に覆われた第１の誘電体（２２、２６）とプラグ（３０）と第２の誘電体（３６）とにわたって堆積するステップと、
   前記高融点金属（３８）の上面を前記第２の誘電体（３６）の上面と同等かまたはそれ以下の高さレベルまで取除くステップとを含む、請求項１に記載の方法。
7. 前記高融点金属の上面を取除く前記ステップが、エッチングまたはポリシングを含む、請求項６に記載の方法。
8. 第３の誘電体（４０、４０ａ）を前記第２の組の導体（１４、１４ａ）の上に堆積するステップと、
   第３の組の導体（１６、１６ａ）を前記第３の誘電体（４０、４０ａ）の上に形成するステップとをさらに含む、請求項１に記載の方法。

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