CN108091551B - 自对准光刻图案化 - Google Patents
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Abstract
本发明涉及自对准光刻图案化，其揭露光刻图案化的方法。在介电层上形成金属硬掩膜层并在该金属硬掩膜层上形成图案化层。在通过该图案化层中的开口暴露的该金属硬掩膜层的区域上形成金属层。在形成该金属层以后，自该金属硬掩膜层移除该图案化层。在移除该图案化层以后，在该区域上方该金属层掩蔽该金属硬掩膜层的情况下图案化该金属硬掩膜层。
Description
技术领域
本发明涉及集成电路及半导体装置制造，尤其涉及光刻图案化的方法。
背景技术
后端工艺(banck-end-of-line；BEOL)互连结构可用以电性耦接在前端工艺(front-end-of-line；FEOL)制程期间在衬底上所制造的装置结构。该BEOL互连结构可通过使用双镶嵌制程形成，其中，用金属同时填充介电层中的过孔开口及沟槽蚀刻，以形成金属化层级。在先过孔、后沟槽双镶嵌制程中(其中，在介电层中先形成过孔开口，然后在该过孔开口上方的该介电层中形成沟槽)，在形成该沟槽的蚀刻制程期间不填充该过孔开口。在单镶嵌制程中，过孔开口与沟槽形成于不同的介电层中并用金属独立填充。
自对准图案化制程包括使用芯轴作为牺牲结构。在该芯轴的垂直侧壁上形成侧间隙壁，其具有小于光刻的当前基本规则所允许的厚度。在选择性移除该芯轴以后，将该侧间隙壁用作蚀刻掩膜，以例如通过定向反应离子蚀刻(reactive ion etching；RIE)蚀刻下方的硬掩膜及介电层。由于该侧间隙壁可具有亚光刻线间距及宽度，因此形成于下方介电层中的特征也将具有亚光刻线间距及宽度。
通过切割掩膜及蚀刻在芯轴中可形成切口，以截切该芯轴并定义间隙，后续使用该间隙以形成相邻导线，该相邻导线以端到端间距在其端部隔开。将该切割芯轴的图案转移至用以图案化介电层的硬掩膜。也可在该硬掩膜本身中形成切口并在该芯轴上形成侧间隙壁时由间隙壁材料填充该切口。也将这些切口转移至该硬掩膜并反映于该图案化介电层中。
需要改进的光刻图案化的方法。
发明内容
在本发明的一个实施例中，一种方法包括在介电层上形成金属硬掩膜层，在该金属硬掩膜层上形成图案化层，以及在通过该图案化层中的开口暴露的该金属硬掩膜层的区域上形成金属层。在形成该金属层以后，自该金属硬掩膜层移除该图案化层。在移除该图案化层以后，在该区域上方该金属层掩蔽该金属硬掩膜层的情况下图案化该金属硬掩膜层。
附图说明
包含于并构成本说明书的一部分的附图说明本发明的各种实施例，并与上面所作的本发明的概括说明以及下面所作的实施例的详细说明一起用以解释本发明的实施例。
图1至4显示依据本发明的实施例处于一种制程方法的连续阶段中的结构的剖视图。
图5显示处于继图4之后的该制程方法的一个阶段中的该结构的剖视图。
图6显示图5的结构的顶视图，通常沿图6的线5-5作图5。
图7显示处于继图5之后的该制程方法的一个阶段中的该结构的剖视图。
图8显示图7的结构的顶视图，通常沿图8的线7-7作图7。
具体实施方式
请参照图1并依据本发明的实施例，依据制程方法处理介电层10，以形成金属化层级的互连结构。介电层10可由电性绝缘介电材料组成，例如自八甲基环四硅氧烷(octamethylcyclotetrasiloxane；OMCTS)前驱体产生的富氢碳氧化硅(hydrogen-enriched silicon oxycarbide；SiCOH)或另一种类型的低k介电材料。介电层10可位于衬底上，该衬底由例如适于形成集成电路的半导体材料组成并包括通过前端工艺(FEOL)制程制造的装置结构以形成该集成电路。介电层10可包括由例如氮化硅(Si3N4)构成的覆盖层(未显示)，以在金属硬掩膜图案化期间保护介电层10的完整性。
硬掩膜层12位于介电层10的顶部表面上。硬掩膜层12可由金属组成，例如通过物理气相沉积(physical vapor deposition；PVD)制程沉积的氮化钛(TiN)。硬掩膜层12可自介电层10移除，而不会对介电层10造成损伤。
在硬掩膜层12的顶部表面上形成芯轴14、16。通过在硬掩膜层12的整个顶部表面上沉积材料覆被层并利用光刻堆叠通过光刻及蚀刻图案化该层可同时形成芯轴14、16。例如，可使用侧壁图像转移(sidewall image transfer；SIT)技术来图案化芯轴14、16。芯轴16的尺寸可大于芯轴14的尺寸。芯轴14、16可由通过化学气相沉积(chemical vapordeposition；CVD)在低温下沉积的硅例如非晶硅组成。
在与芯轴14的垂直侧壁相邻的硬掩膜层12的顶部表面13上的位置处形成侧间隙壁18。在与芯轴16的垂直侧壁相邻的硬掩膜层12的顶部表面13上的位置处形成侧间隙壁19。侧间隙壁18、19及芯轴14、16以平行的行纵向布置于硬掩膜层12的顶部表面13上。
通过在芯轴14、16以及芯轴14、16所暴露的硬掩膜层12的顶部表面13上沉积由介电材料组成的共形层并通过非等向性蚀刻制程例如反应离子蚀刻(RIE)(其倾向于自水平表面例如硬掩膜层12及芯轴14、16的顶部表面移除该介电材料)成形该共形层可同时形成侧间隙壁18、19。构成侧间隙壁18、19的材料可经选择以通过使用合适的蚀刻化学相对芯轴14、16被选择性移除。本文中所使用的关于材料移除制程(例如，蚀刻)的术语“选择性”表示目标材料的材料移除速率(也就是，蚀刻速率)高于暴露于该材料移除制程的至少另一种材料的材料移除速率(也就是，蚀刻速率)。侧间隙壁18、19可由介电材料组成，例如通过原子层沉积(atomic layer deposition；ALD)沉积的二氧化硅(SiO2)。
请参照图2，其中类似的附图标记表示图1中类似的特征且在下一制造阶段，在硬掩膜层12的顶部表面13上可旋涂由有机平坦化层(organic planarization layer；OPL)材料组成的层20，接着施加旋涂硅硬掩膜材料层(未显示)及光阻层22。或者，层20可由介电材料组成，例如氮氧化硅(SiON)，接着施加底部抗反射涂层及光阻层22。
光阻层22通过曝光于来自透过光掩膜投射的曝光源的辐射图案可被图案化，并用化学显影剂显影以形成开口24、26，该些开口位于想要的位置以供如下所述的进一步制程。在存在该图案化光阻层的情况下，以硬掩膜层12的材料充当蚀刻停止层，通过蚀刻制程例如反应离子蚀刻(RIE)在开口24、26的位置处剥离层20。开口24暴露芯轴14的其中一些及其相关侧间隙壁18，以及在侧间隙壁18之间的硬掩膜层12的顶部表面13上的区域。开口26暴露横向位于芯轴16与芯轴14的其中一个之间的区域。由于通过开口26暴露的该区域没有间隙壁及芯轴，因此它是无特征的。
请参照图3，其中类似的附图标记表示图2中类似的特征且在下一制造阶段，在开口24、26内部通过移除OPL层20暴露的位置处的硬掩膜层12的顶部表面13上形成蚀刻掩膜层34的部分28、30、32。层34的部分28、30、32具有与硬掩膜层12的顶部表面13接触并共同延伸的下表面。各部分28、30、32在定义外边界的外边缘内部的区域覆盖硬掩膜层12的顶部表面13上的相等区域。蚀刻掩膜层34的部分28、30在外边界与暴露于开口24内部的相邻芯轴14上的最近相邻侧间隙壁18共同延伸。蚀刻掩膜层34的部分32在外边界与毗邻开口26的OPL层20的侧壁共同延伸。
在一个实施例中，蚀刻掩膜层34可由金属组成，例如利用通过低温CVD或原子层沉积(ALD)沉积的钌的挥发性金属前驱体所形成的钌(Ru)。在一个实施例中，蚀刻掩膜层34可由金属组成，例如利用通过低温CVD或原子层沉积(ALD)沉积的钴的挥发性金属前驱体所形成的钴(Co)。在实施例中，蚀刻掩膜层34可具有小于或等于侧间隙壁18的高度的厚度。蚀刻掩膜层34的厚度可独立于各部分28、30、32沉积之处的区域的尺寸。蚀刻掩膜层34可利用CVD或ALD通过选择性沉积形成，从而其材料通过在硬掩膜层12的表面上成核而选择性沉积以在开口24、26内部形成部分28、30、32，但无法成核并形成于暴露于开口24内部的非金属物体例如侧间隙壁18及芯轴14的顶部表面上。
请参照图4，其中类似的附图标记表示图3中类似的特征且在下一制造阶段，剥离OPL层20以暴露芯轴14、芯轴16、与芯轴14的垂直侧壁相邻的硬掩膜层12的顶部表面13上的侧间隙壁18，以及与芯轴16的垂直侧壁相邻的硬掩膜层12的顶部表面13上的侧间隙壁19。在剥离OPL层20以后，蚀刻掩膜层34的部分28、30、32也保留于硬掩膜层12的顶部表面13上。蚀刻掩膜层34的部分28、30、32在沟槽光刻期间提供影调反转(tone inversion)，以形成用以确定在介电层10中所形成的金属化图案的非芯轴切口。
请参照图5及6，其中类似的附图标记表示图4中类似的特征且在下一制造阶段，通过具有适当蚀刻化学的蚀刻制程相对侧间隙壁18、19选择性移除芯轴14、16。硬掩膜层12暴露于拉出芯轴14、16的区域上方。在移除芯轴14、16以后，在侧间隙壁18、19及蚀刻掩膜层34的部分28、30、32充当蚀刻掩膜的情况下，通过蚀刻制程图案化硬掩膜层12。该蚀刻制程相对侧间隙壁18、19及蚀刻掩膜层34的材料以及相对介电层10的材料选择性移除硬掩膜层12的材料。
硬掩膜层12的区域被侧间隙壁18、19及蚀刻掩膜层34覆盖。硬掩膜层12的部分在其蚀刻期间以长条形被保持及保留于被侧间隙壁18、19覆盖的区域上方。同样，硬掩膜层12的部分在其蚀刻期间被保持及保留于被蚀刻掩膜层34的部分28、30覆盖的区域上方。蚀刻掩膜层34的部分28、30及在这些部分28、30下方的硬掩膜层12的图案化部分具有相等的面积。蚀刻掩膜层34的各部分28、30位于最近相邻的一对侧间隙壁18之间，且被部分28、30覆盖的区域被这些最近相邻的侧间隙壁18沿一个方向(例如，宽度)限制。在平行于侧间隙壁18的长度的方向(也就是，长度)，蚀刻掩膜层34的部分28、30具有通过OPL层20(图3)中的开口24、26的尺寸(例如，宽度及长度)选择的任意长度。在一个实施例中，蚀刻掩膜层34的部分28、30的长度可大于两倍的侧间隙壁18的宽度。
硬掩膜层12也在其蚀刻期间被保持及保留于被蚀刻掩膜层34的部分32覆盖的区域上方。蚀刻掩膜层的部分32及位于此部分32下方的硬掩膜层12的图案化部分具有相等的面积。蚀刻掩膜层34的金属也可沉积于硬掩膜层12的额外区域上，例如与侧间隙壁19的相对端相邻的硬掩膜层12上的区域。
当随后蚀刻介电层10时，移除介电层10以形成沟槽，除了被硬掩膜层12掩蔽的那些区域以外。介电层10上的那些掩蔽区域通过部分基于蚀刻掩膜层34的部分28、30、32所覆盖的补充区域的硬掩膜层12的图案化确定。
请参照图7及8，其中类似的附图标记表示图5及6中类似的特征且在下一制造阶段，可通过一个或多个蚀刻制程移除侧间隙壁18、19及蚀刻掩膜层34的部分28、30、32。具体地说，通过将硬掩膜层12用作图案化蚀刻掩膜蚀刻介电层10以移除未掩蔽区域中的介电层10并由此在介电层10中形成沟槽。介电层10未被蚀刻因而被保留的那些掩蔽区域通过图案化硬掩膜层12时被蚀刻掩膜层34及侧间隙壁18、19覆盖的硬掩膜层12的区域确定。在蚀刻介电层10以后，通过蚀刻或清洗制程可选择性移除硬掩膜层12。在一个替代实施例中，当蚀刻介电层10时，侧间隙壁18、19及蚀刻掩膜层34的部分28、30、32可保留于图案化硬掩膜层12上。
用导体填充介电层10中的沟槽，以形成不同尺寸的导线38、40、42。在用该金属填充之前，可对该沟槽施加由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或这些材料的层式组合(例如，TaN/Ta双层)组成的衬里(未显示)。导线38、40、42可由通过沉积制程所形成的低电阻率导体组成，例如通过电镀或无电沉积所形成的金属如铜(Cu)。
导线38、40、42的形状及几何复制硬掩膜层12中的图案化特征的形状及几何，该硬掩膜层12中的图案化特征的形状及几何通过蚀刻掩膜层34的部分28、30、32的形状及几何以及侧间隙壁18、19的形状及几何形成。相邻对的导线38彼此通过介电层10的电性绝缘体的条带44隔开。当蚀刻介电层10时，这些条带44由硬掩膜层12在其图案化期间被侧间隙壁18掩蔽的区域上方所保持的硬掩膜层12的条带掩蔽。
在用以定义导线38的其中之一的不连续性的切口的位置处的介电层10的电性绝缘体的部分46桥接并连接相邻的条带44。介电层10的部分46被掩蔽并保留于图案化硬掩膜层12在其图案化期间被蚀刻掩膜层34的部分28掩蔽的区域。在用以定义导线38的其中另一条的不连续性的切口的位置处的介电层10的电性绝缘体的部分48桥接并连接相邻的条带44。介电层10的部分48被掩蔽并保留于硬掩膜层12在其图案化期间被蚀刻掩膜层34的部分30掩蔽的区域。
被介电层10的部分46中断的导线38具有由介电层10的部分46隔开的端47、49。同样，被介电层10的部分48中断的导线38具有由介电层10的部分48隔开的端47、49。部分46、48由介电层10的介电材料组成并具有与蚀刻掩膜层34的部分28、30(图5)的尺寸相等的尺寸(例如，长度及宽度)。
导线42比导线38宽，且可充当例如垫层。相邻对的导线42彼此通过介电层10的电性绝缘体的条带50隔开。当蚀刻介电层10时，这些条带50由硬掩膜层12在其图案化期间被侧间隙壁19掩蔽的区域上方所保持的硬掩膜层12的条带掩蔽。
导线40也比导线38宽，导线40位于导线38与导线42之间。导线40具有侧边41，其通过介电层10的电性绝缘体的条带52与最近导线42的侧边43隔开。当蚀刻介电层10时，此条带52由硬掩膜层12在其图案化期间被蚀刻掩膜层34的部分32掩蔽的区域上方的硬掩膜层12的条带掩蔽。蚀刻掩膜层34的部分32的尺寸(图5)确定导线40的侧边41与邻近导线40的导线42的侧边43之间的横向间距。
本发明的实施例有助于在不使用间隙填充层的情况下的非芯轴切口。此改进消除了对在通过CMP及/或回蚀刻进行平坦化期间呈现可接受的行为并可与芯轴、间隙壁及硬掩膜层的材料兼容的间隙填充材料的需要。
上述方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(例如作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，例如具有中央处理器的电脑产品或智能手机。
本文中引用术语例如“垂直”、“水平”、“横向”等作为示例来建立参考框架，并非限制。术语例如“水平”及“横向”是指与半导体衬底的顶部表面平行的平面中的方向，而不论其实际的三维空间取向。术语例如“垂直”及“正交”是指垂直于该“水平”及“横向”方向的方向。术语例如“上方”及“下方”表示元件或结构相对彼此以及/或者相对该半导体衬底的顶部表面的定位，而不是相对标高。
与另一个元件“连接”或“耦接”的特征可与该另一个元件直接连接或耦接，或者可存在一个或多个中间元件。如果不存在中间元件，则特征可与另一个元件“直接连接”或“直接耦接”。如存在至少一个中间元件，则特征可与另一个元件“非直接连接”或“非直接耦接”。
对本发明的各种实施例所作的说明是出于说明目的，而非意图详尽无遗或限于所揭露的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭露的实施例。
Claims (10)
1.一种光刻图案化的方法，包括：
在介电层上形成金属硬掩膜层；
在该金属硬掩膜层上形成第一芯轴及第二芯轴；
在该第一芯轴上形成第一侧间隙壁；
在该第二芯轴上形成第二侧间隙壁；
在该金属硬掩膜层上形成图案化层；
在通过该图案化层中的第一开口暴露的该金属硬掩膜层的第一区域上形成金属层，其中，在该金属硬掩膜层的该第一区域上选择性沉积该金属层；
自该金属硬掩膜层移除该图案化层；
在移除该图案化层以后，在该第一区域上方该金属层掩蔽该金属硬掩膜层的情况下图案化该金属硬掩膜层，其中，由该金属层掩蔽的该第一区域位于该第一侧间隙壁与该第二侧间隙壁之间，且其中，当图案化该金属硬掩膜层时，该第一侧间隙壁及该第二侧间隙壁掩蔽该金属硬掩膜层；
在图案化该金属硬掩膜层以后，蚀刻该介电层以在该第一侧间隙壁与该第二侧间隙壁之间形成沟槽，其中，通过该金属硬掩膜层的该第一区域在蚀刻期间掩蔽该介电层的部分以在该沟槽中定义切口；以及
用导体层填充该沟槽，以形成具有一端的第一导线以及具有通过该介电层的该部分与该第一导线的该端隔开的一端的第二导线。
2.如权利要求1所述的方法，其中，该第一侧间隙壁及该第二侧间隙壁由介电材料组成，且该金属层沉积于该金属硬掩膜层上。
3.如权利要求1所述的方法，还包括：
在通过该图案化层的第二开口暴露的该金属硬掩膜层的第二区域上形成该金属层。
4.如权利要求3所述的方法，其中，该第二区域大于该第一区域，且不位于该第一侧间隙壁与该第二侧间隙壁之间。
5.如权利要求1所述的方法，其中，该金属硬掩膜层由氮化钛组成，且该金属层由钌组成。
6.如权利要求1所述的方法，其中，该金属硬掩膜层由氮化钛组成，且该金属层由钴组成。
7.如权利要求1所述的方法，其中，该图案化层由介电材料组成，且该金属层沉积于该金属硬掩膜层上而不沉积于该介电材料的表面上。
8.如权利要求1所述的方法，还包括：
在图案化该金属硬掩膜层以后，蚀刻该介电层以形成第一沟槽以及与该第一沟槽横向隔开的第二沟槽，
其中，通过该金属硬掩膜层的该第一区域在蚀刻期间掩蔽该介电层的部分。
9.如权利要求8所述的方法，还包括：
用导体层填充该第一沟槽，以形成具有侧边的第一导线；以及
用该导体层填充该第二沟槽，以形成具有侧边的第二导线，
其中，该第一导线的该侧边通过该介电层的该部分与该第二导线的该侧边隔开。
10.如权利要求1所述的方法，还包括：
在通过该图案化层中的第二开口暴露的该金属硬掩膜层的第二区域上形成该金属层，其中，该第二区域大于该第一区域。
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