TWI677026B - 自對準光刻圖案化 - Google Patents
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- 238000001459 lithography Methods 0.000 title description 3
- 229910052751 metal Inorganic materials 0.000 claims abstract description 65
- 239000002184 metal Substances 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 48
- 238000000059 patterning Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims description 27
- 239000003989 dielectric material Substances 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 165
- 239000000463 material Substances 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 17
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000000615 nonconductor Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000002243 precursor Substances 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 206010073306 Exposure to radiation Diseases 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- -1 amorphous silicon Chemical compound 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Plasma & Fusion (AREA)
Abstract
本發明揭露光刻圖案化的方法。在介電層上形成金屬硬遮罩層並在該金屬硬遮罩層上形成圖案化層。在通過該圖案化層中的開口暴露的該金屬硬遮罩層的區域上形成金屬層。在形成該金屬層後,自該金屬硬遮罩層移除該圖案化層。在移除該圖案化層後,在該區域上方該金屬層掩蔽該金屬硬遮罩層的情況下圖案化該金屬硬遮罩層。
Description
本發明關於積體電路及半導體裝置製造,尤其關於光刻圖案化的方法。
後端工藝(banck-end-of-line;BEOL)互連結構可用以電性耦接在前端工藝(front-end-of-line;FEOL)製程期間在基板上所製造的裝置結構。該BEOL互連結構可通過使用雙鑲嵌製程形成,其中,用金屬同時填充介電層中的過孔開口及溝槽蝕刻,以形成金屬化層級。在先過孔、後溝槽雙鑲嵌製程中(其中,在介電層中先形成過孔開口,然後在該過孔開口上方的該介電層中形成溝槽),在形成該溝槽的蝕刻製程期間不填充該過孔開口。在單鑲嵌製程中,過孔開口與溝槽形成於不同的介電層中並用金屬獨立填充。
自對準圖案化製程包括使用芯軸作為犧牲結構。在該芯軸的垂直側壁上形成側間隙壁,其具有小於光刻的當前基本規則所允許的厚度。在選擇性移除該芯軸以後,將該側間隙壁用作蝕刻遮罩,以例如通過定向反應離子蝕刻(reactive ion etching;RIE)蝕刻下方的硬遮罩及 介電層。由於該側間隙壁可具有亞光刻線間距及寬度,因此形成於下方介電層中的特徵也將具有亞光刻線間距及寬度。
通過切割遮罩及蝕刻在芯軸中可形成切口,以截切該芯軸並定義間隙,後續使用該間隙以形成相鄰導線,該相鄰導線以端到端間距在其端部隔開。將該切割芯軸的圖案轉移至用以圖案化介電層的硬遮罩。也可在該硬遮罩本身中形成切口並在該芯軸上形成側間隙壁時由間隙壁材料填充該切口。也將這些切口轉移至該硬遮罩並反映於該圖案化介電層中。
需要改進的光刻圖案化的方法。
在本發明的一個實施例中,一種方法包括在介電層上形成金屬硬遮罩層,在該金屬硬遮罩層上形成圖案化層,以及在通過該圖案化層中的開口暴露的該金屬硬遮罩層的區域上形成金屬層。在形成該金屬層以後,自該金屬硬遮罩層移除該圖案化層。在移除該圖案化層以後,在該區域上方該金屬層掩蔽該金屬硬遮罩層的情況下圖案化該金屬硬遮罩層。
10‧‧‧介電層
12‧‧‧硬遮罩層
13‧‧‧頂部表面
14、16‧‧‧芯軸
18、19‧‧‧側間隙壁
20‧‧‧層、OPL層
22‧‧‧光阻層
24、26‧‧‧開口
28、30、32、46、48‧‧‧部分
34‧‧‧蝕刻遮罩層、層
38、40、42‧‧‧導線
41、43‧‧‧側邊
44、50、52‧‧‧條帶
47、49‧‧‧端
包含於並構成本說明書的一部分的圖式說明本發明的各種實施例,並與上面所作的本發明的概括說明以及下面所作的實施例的詳細說明一起用以解釋本發明的實施例。
第1至4圖顯示依據本發明的實施例處於一種製程方法的連續階段中的結構的剖視圖。
第5圖顯示處於繼第4圖之後的該製程方法的一個階段中的該結構的剖視圖。
第6圖顯示第5圖的結構的頂視圖,通常沿第6圖的線5-5作第5圖。
第7圖顯示處於繼第5圖之後的該製程方法的一個階段中的該結構的剖視圖。
第8圖顯示第7圖的結構的頂視圖,通常沿第8圖的線7-7作第7圖。
請參照第1圖並依據本發明的實施例,依據製程方法處理介電層10,以形成金屬化層級的互連結構。介電層10可由電性絕緣介電材料組成,例如自八甲基環四矽氧烷(octamethylcyclotetrasiloxane;OMCTS)前驅體產生的富氫碳氧化矽(hydrogen-enriched silicon oxycarbide;SiCOH)或另一種類型的低k介電材料。介電層10可位於基板上,該基板由例如適於形成積體電路的半導體材料組成並包括通過前端工藝(FEOL)製程製造的裝置結構以形成該積體電路。介電層10可包括由例如氮化矽(Si3N4)構成的覆蓋層(未顯示),以在金屬硬遮罩圖案化期間保護介電層10的完整性。
硬遮罩層12位於介電層10的頂部表面上。硬遮罩層12可由金屬組成,例如通過物理氣相沉積 (physical vapor deposition;PVD)製程沉積的氮化鈦(TiN)。硬遮罩層12可自介電層10移除,而不會對介電層10造成損傷。
在硬遮罩層12的頂部表面上形成芯軸14、16。通過在硬遮罩層12的整個頂部表面上沉積材料覆被層並利用光刻堆疊通過光刻及蝕刻圖案化該層可同時形成芯軸14、16。例如,可使用側壁圖像轉移(sidewall image transfer;SIT)技術來圖案化芯軸14、16。芯軸16的尺寸可大於芯軸14的尺寸。芯軸14、16可由通過化學氣相沉積(chemical vapor deposition;CVD)在低溫下沉積的矽例如非晶矽組成。
在與芯軸14的垂直側壁相鄰的硬遮罩層12的頂部表面13上的位置處形成側間隙壁18。在與芯軸16的垂直側壁相鄰的硬遮罩層12的頂部表面13上的位置處形成側間隙壁19。側間隙壁18、19及芯軸14、16以平行的列縱向佈置於硬遮罩層12的頂部表面13上。
通過在芯軸14、16以及芯軸14、16所暴露的硬遮罩層12的頂部表面13上沉積由介電材料組成的共形層並通過非等向性蝕刻製程例如反應離子蝕刻(RIE)(其傾向于自水準表面例如硬遮罩層12及芯軸14、16的頂部表面移除該介電材料)成形該共形層可同時形成側間隙壁18、19。構成側間隙壁18、19的材料可經選擇以通過使用合適的蝕刻化學相對芯軸14、16被選擇性移除。本文中所使用的關於材料移除製程(例如,蝕刻)的術語"選 擇性"表示目標材料的材料移除速率(也就是,蝕刻速率)高於暴露於該材料移除製程的至少另一種材料的材料移除速率(也就是,蝕刻速率)。側間隙壁18、19可由介電材料組成,例如通過原子層沉積(atomic layer deposition;ALD)沉積的二氧化矽(SiO2)。
請參照第2圖,其中類似的元件符號表示第1圖中類似的特徵且在下一製造階段,在硬遮罩層12的頂部表面13上可旋塗由有機平坦化層(organic planarization layer;OPL)材料組成的層20,接著施加旋塗矽硬遮罩材料層(未顯示)及光阻層22。或者,層20可由介電材料組成,例如氮氧化矽(SiON),接著施加底部抗反射塗層及光阻層22。
光阻層22通過曝光於來自透過光遮罩投射的曝光源的輻射圖案可被圖案化,並用化學顯影劑顯影以形成開口24、26,該些開口位於想要的位置以供如下所述的進一步製程。在存在該圖案化光阻層的情況下,以硬遮罩層12的材料充當蝕刻停止層,通過蝕刻製程例如反應離子蝕刻(RIE)在開口24、26的位置處剝離層20。開口24暴露芯軸14的其中一些及其相關側間隙壁18,以及在側間隙壁18之間的硬遮罩層12的頂部表面13上的區域。開口26暴露橫向位於芯軸16與芯軸14的其中一個之間的區域。由於通過開口26暴露的該區域沒有間隙壁及芯軸,因此它是無特徵的。
請參照第3圖,其中類似的元件符號表示 第2圖中類似的特徵且在下一製造階段,在開口24、26內部通過移除OPL層20暴露的位置處的硬遮罩層12的頂部表面13上形成蝕刻遮罩層34的部分28、30、32。層34的部分28、30、32具有與硬遮罩層12的頂部表面13接觸並共同延伸的下表面。各部分28、30、32在定義外邊界的外邊緣內部的區域覆蓋硬遮罩層12的頂部表面13上的相等區域。蝕刻遮罩層34的部分28、30在外邊界與暴露於開口24內部的相鄰芯軸14上的最近相鄰側間隙壁18共同延伸。蝕刻遮罩層34的部分32在外邊界與毗鄰開口26的OPL層20的側壁共同延伸。
在一個實施例中,蝕刻遮罩層34可由金屬組成,例如利用通過低溫CVD或原子層沉積(ALD)沉積的釕的揮發性金屬前驅體所形成的釕(Ru)。在一個實施例中,蝕刻遮罩層34可由金屬組成,例如利用通過低溫CVD或原子層沉積(ALD)沉積的鈷的揮發性金屬前驅體所形成的鈷(Co)。在實施例中,蝕刻遮罩層34可具有小於或等於側間隙壁18的高度的厚度。蝕刻遮罩層34的厚度可獨立於各部分28、30、32沉積之處的區域的尺寸。蝕刻遮罩層34可利用CVD或ALD通過選擇性沉積形成,從而其材料通過在硬遮罩層12的表面上成核而選擇性沉積以在開口24、26內部形成部分28、30、32,但無法成核並形成于暴露於開口24內部的非金屬物體例如側間隙壁18及芯軸14的頂部表面上。
請參照第4圖,其中類似的元件符號表示 第3圖中類似的特徵且在下一製造階段,剝離OPL層20以暴露芯軸14、芯軸16、與芯軸14的垂直側壁相鄰的硬遮罩層12的頂部表面13上的側間隙壁18,以及與芯軸16的垂直側壁相鄰的硬遮罩層12的頂部表面13上的側間隙壁19。在剝離OPL層20以後,蝕刻遮罩層34的部分28、30、32也保留於硬遮罩層12的頂部表面13上。蝕刻遮罩層34的部分28、30、32在溝槽光刻期間提供影調反轉(tone inversion),以形成用以確定在介電層10中所形成的金屬化圖案的非芯軸切口。
請參照第5及6圖,其中類似的元件符號表示第4圖中類似的特徵且在下一製造階段,通過具有適當蝕刻化學的蝕刻製程相對側間隙壁18、19選擇性移除芯軸14、16。硬遮罩層12暴露於拉出芯軸14、16的區域上方。在移除芯軸14、16以後,在側間隙壁18、19及蝕刻遮罩層34的部分28、30、32充當蝕刻遮罩的情況下,通過蝕刻製程圖案化硬遮罩層12。該蝕刻製程相對側間隙壁18、19及蝕刻遮罩層34的材料以及相對介電層10的材料選擇性移除硬遮罩層12的材料。
硬遮罩層12的區域被側間隙壁18、19及蝕刻遮罩層34覆蓋。硬遮罩層12的部分在其蝕刻期間以長條形被保持及保留於被側間隙壁18、19覆蓋的區域上方。同樣,硬遮罩層12的部分在其蝕刻期間被保持及保留於被蝕刻遮罩層34的部分28、30覆蓋的區域上方。蝕刻遮罩層34的部分28、30及在這些部分28、30下方的硬遮 罩層12的圖案化部分具有相等的面積。蝕刻遮罩層34的各部分28、30位於最近相鄰的一對側間隙壁18之間,且被部分28、30覆蓋的區域被這些最近相鄰的側間隙壁18沿一個方向(例如,寬度)限制。在平行於側間隙壁18的長度的方向(也就是,長度),蝕刻遮罩層34的部分28、30具有通過OPL層20(第3圖)中的開口24、26的尺寸(例如,寬度及長度)選擇的任意長度。在一個實施例中,蝕刻遮罩層34的部分28、30的長度可大於兩倍的側間隙壁18的寬度。
硬遮罩層12也在其蝕刻期間被保持及保留於被蝕刻遮罩層34的部分32覆蓋的區域上方。蝕刻遮罩層的部分32及位於此部分32下方的硬遮罩層12的圖案化部分具有相等的面積。蝕刻遮罩層34的金屬也可沉積於硬遮罩層12的額外區域上,例如與側間隙壁19的相對端相鄰的硬遮罩層12上的區域。
當隨後蝕刻介電層10時,移除介電層10以形成溝槽,除了被硬遮罩層12掩蔽的那些區域以外。介電層10上的那些掩蔽區域通過部分基於蝕刻遮罩層34的部分28、30、32所覆蓋的補充區域的硬遮罩層12的圖案化確定。
請參照第7及8圖,其中類似的元件符號表示第5及6圖中類似的特徵且在下一製造階段,可通過一個或多個蝕刻製程移除側間隙壁18、19及蝕刻遮罩層34的部分28、30、32。具體地說,通過將硬遮罩層12用 作圖案化蝕刻遮罩蝕刻介電層10以移除未掩蔽區域中的介電層10並由此在介電層10中形成溝槽。介電層10未被蝕刻因而被保留的那些掩蔽區域通過圖案化硬遮罩層12時被蝕刻遮罩層34及側間隙壁18、19覆蓋的硬遮罩層12的區域確定。在蝕刻介電層10以後,通過蝕刻或清洗製程可選擇性移除硬遮罩層12。在一個替代實施例中,當蝕刻介電層10時,側間隙壁18、19及蝕刻遮罩層34的部分28、30、32可保留於圖案化硬遮罩層12上。
用導體填充介電層10中的溝槽,以形成不同尺寸的導線38、40、42。在用該金屬填充之前,可對該溝槽施加由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或這些材料的層式組合(例如,TaN/Ta雙層)組成的襯裡(未顯示)。導線38、40、42可由通過沉積製程所形成的低電阻率導體組成,例如通過電鍍或無電沉積所形成的金屬如銅(Cu)。
導線38、40、42的形狀及幾何複製硬遮罩層12中的圖案化特徵的形狀及幾何,該硬遮罩層12中的圖案化特徵的形狀及幾何通過蝕刻遮罩層34的部分28、30、32的形狀及幾何以及側間隙壁18、19的形狀及幾何形成。相鄰對的導線38彼此通過介電層10的電性絕緣體的條帶44隔開。當蝕刻介電層10時,這些條帶44由硬遮罩層12在其圖案化期間被側間隙壁18掩蔽的區域上方所保持的硬遮罩層12的條帶掩蔽。
在用以定義導線38的其中之一的不連續性 的切口的位置處的介電層10的電性絕緣體的部分46橋接並連接相鄰的條帶44。介電層10的部分46被掩蔽並保留於圖案化硬遮罩層12在其圖案化期間被蝕刻遮罩層34的部分28掩蔽的區域。在用以定義導線38的其中另一條的不連續性的切口的位置處的介電層10的電性絕緣體的部分48橋接並連接相鄰的條帶44。介電層10的部分48被掩蔽並保留於硬遮罩層12在其圖案化期間被蝕刻遮罩層34的部分30掩蔽的區域。
被介電層10的部分46中斷的導線38具有由介電層10的部分46隔開的端47、49。同樣,被介電層10的部分48中斷的導線38具有由介電層10的部分48隔開的端47、49。部分46、48由介電層10的介電材料組成並具有與蝕刻遮罩層34的部分28、30(第5圖)的尺寸相等的尺寸(例如,長度及寬度)。
導線42比導線38寬,且可充當例如墊層。相鄰對的導線42彼此通過介電層10的電性絕緣體的條帶50隔開。當蝕刻介電層10時,這些條帶50由硬遮罩層12在其圖案化期間被側間隙壁19掩蔽的區域上方所保持的硬遮罩層12的條帶掩蔽。
導線40也比導線38寬,導線40位於導線38與導線42之間。導線40具有側邊41,其通過介電層10的電性絕緣體的條帶52與最近導線42的側邊43隔開。當蝕刻介電層10時,此條帶52由硬遮罩層12在其圖案化期間被蝕刻遮罩層34的部分32掩蔽的區域上方的硬遮罩 層12的條帶掩蔽。蝕刻遮罩層34的部分32的尺寸(第5圖)確定導線40的側邊41與鄰近導線40的導線42的側邊43之間的橫向間距。
本發明的實施例有助於在不使用間隙填充層的情況下的非芯軸切口。此改進消除了對在通過CMP及/或回蝕刻進行平坦化期間呈現可接受的行為並可與芯軸、間隙壁及硬遮罩層的材料相容的間隙填充材料的需要。
上述方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(例如作為具有多個未封裝晶片的單個晶圓)、作為裸晶片,或者以封裝形式分配所得的積體電路晶片。可將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置集成,作為中間產品或最終產品的部分。該最終產品可為包括積體電路晶片的任意產品,例如具有中央處理器的電腦產品或智慧手機。
本文中引用術語例如"垂直"、"水準"、"橫向"等作為示例來建立參考框架,並非限制。術語例如"水準"及"橫向"是指與半導體基板的頂部表面平行的平面中的方向,而不論其實際的三維空間取向。術語例如"垂直"及"正交"是指垂直于該"水準"及"橫向"方向的方向。術語例如"上方"及"下方"表示元件或結構相對彼此以及/或者相對該半導體基板的頂部表面的定位,而不是相對標高。
與另一個元件"連接"或"耦接"的特徵可與該另一個元件直接連接或耦接,或者可存在一個或多個中間元件。如果不存在中間元件,則特徵可與另一個元件" 直接連接"或"直接耦接"。如存在至少一個中間元件,則特徵可與另一個元件"非直接連接"或"非直接耦接"。
對本發明的各種實施例所作的說明是出於說明目的,而非意圖詳盡無遺或限於所揭露的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見,而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術上的技術改進,或者使本領域的普通技術人員能夠理解本文中所揭露的實施例。
Claims (18)
- 一種光刻圖案化之方法,該方法包括:在介電層上形成金屬硬遮罩層;在該金屬硬遮罩層上形成第一芯軸及第二芯軸;在該金屬硬遮罩層、該第一芯軸及該第二芯軸上方形成圖案化層;在通過該圖案化層中的第一開口暴露的該金屬硬遮罩層的第一區域上選擇性沉積金屬層;自該金屬硬遮罩層移除該圖案化層;以及在移除該圖案化層後,在該第一區域上方該金屬層掩蔽該金屬硬遮罩層的情況下圖案化該金屬硬遮罩層。
- 如申請專利範圍第1項所述之方法,還包括:在該第一芯軸上形成第一側間隙壁;以及在該第二芯軸上形成第二側間隙壁,其中,由該金屬層掩蔽的該第一區域位於該第一側間隙壁與該第二側間隙壁之間。
- 如申請專利範圍第2項所述之方法,其中,當圖案化該金屬硬遮罩層時,該第一側間隙壁及該第二側間隙壁掩蔽該金屬硬遮罩層。
- 如申請專利範圍第2項所述之方法,其中,在形成該第一側間隙壁及該第二側間隙壁後選擇性沉積該金屬層。
- 如申請專利範圍第2項所述之方法,其中,該第一側間隙壁及該第二側間隙壁由介電材料組成,且該金屬層選擇性沉積於該金屬硬遮罩層上而不沉積於該第一側間隙壁及該第二側間隙壁的表面上。
- 如申請專利範圍第2項所述之方法,還包括:在通過該圖案化層的第二開口暴露的該金屬硬遮罩層的第二區域上選擇性沉積該金屬層。
- 如申請專利範圍第6項所述之方法,其中,該第二區域大於該第一區域,且該第二區域不位於該第一側間隙壁與該第二側間隙壁之間。
- 如申請專利範圍第2項所述之方法,還包括:在圖案化該金屬硬遮罩層後,蝕刻該介電層以在該第一側間隙壁與該第二側間隙壁之間形成溝槽,其中,通過該金屬硬遮罩層的該第一區域在蝕刻期間掩蔽該介電層的部分且在該溝槽中定義切口。
- 如申請專利範圍第8項所述之方法,還包括:用導體層填充該溝槽,以形成具有一端的第一導線以及具有通過該介電層的該部分與該第一導線的該端隔開的一端的第二導線。
- 如申請專利範圍第1項所述之方法,其中,該金屬硬遮罩層由氮化鈦組成,且該金屬層由釕組成。
- 如申請專利範圍第1項所述之方法,其中,該金屬硬遮罩層由氮化鈦組成,且該金屬層由鈷組成。
- 如申請專利範圍第1項所述之方法,其中,該圖案化層由介電材料組成,且該金屬層沉積於該金屬硬遮罩層上而不沉積於該介電材料的表面上。
- 如申請專利範圍第1項所述之方法,還包括:在圖案化該金屬硬遮罩層後,蝕刻該介電層以形成溝槽,其中,該介電層的部分通過該金屬硬遮罩層的該第一區域上方的該金屬層在蝕刻期間掩蔽並在該溝槽中定義切口。
- 如申請專利範圍第13項所述之方法,還包括:用導體層填充該溝槽,以形成具有一端的第一導線以及具有通過該介電層的該部分與該第一導線的該端隔開的一端的第二導線。
- 如申請專利範圍第1項所述之方法,還包括:在圖案化該金屬硬遮罩層後,蝕刻該介電層以形成第一溝槽以及與該第一溝槽橫向隔開的第二溝槽,其中,通過該金屬硬遮罩層的該第一區域在蝕刻期間掩蔽該介電層的部分。
- 如申請專利範圍第15項所述之方法,還包括:用導體層填充該第一溝槽,以形成具有側邊的第一導線;以及用該導體層填充該第二溝槽,以形成具有側邊的第二導線,其中,該第一導線的該側邊通過該介電層的該部分與該第二導線的該側邊隔開。
- 如申請專利範圍第1項所述之方法,還包括:在通過該圖案化層中的第二開口暴露的該金屬硬遮罩層的第二區域上形成該金屬層,其中,該第二區域大於該第一區域。
- 如申請專利範圍第1項所述之方法,其中,在選擇性沉積該金屬層後,自該金屬硬遮罩層移除該圖案化層。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/359,037 US10056292B2 (en) | 2016-11-22 | 2016-11-22 | Self-aligned lithographic patterning |
US15/359,037 | 2016-11-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201820471A TW201820471A (zh) | 2018-06-01 |
TWI677026B true TWI677026B (zh) | 2019-11-11 |
Family
ID=62147174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106132076A TWI677026B (zh) | 2016-11-22 | 2017-09-19 | 自對準光刻圖案化 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10056292B2 (zh) |
CN (1) | CN108091551B (zh) |
TW (1) | TWI677026B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019018204A1 (en) * | 2017-07-15 | 2019-01-24 | Micromaterials Llc | MASK DIAGRAM FOR EXTENDED EDGE WINDOW ERROR WINDOW PATTERN (EPE) FLOW PATTERN FLOW |
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-
2016
- 2016-11-22 US US15/359,037 patent/US10056292B2/en active Active
-
2017
- 2017-09-19 TW TW106132076A patent/TWI677026B/zh not_active IP Right Cessation
- 2017-11-22 CN CN201711170555.0A patent/CN108091551B/zh active Active
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Also Published As
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---|---|
CN108091551A (zh) | 2018-05-29 |
CN108091551B (zh) | 2021-12-21 |
US20180144979A1 (en) | 2018-05-24 |
US10056292B2 (en) | 2018-08-21 |
TW201820471A (zh) | 2018-06-01 |
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Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |