TWI668875B - 具有浮島的片上電容器 - Google Patents
具有浮島的片上電容器 Download PDFInfo
- Publication number
- TWI668875B TWI668875B TW107102046A TW107102046A TWI668875B TW I668875 B TWI668875 B TW I668875B TW 107102046 A TW107102046 A TW 107102046A TW 107102046 A TW107102046 A TW 107102046A TW I668875 B TWI668875 B TW I668875B
- Authority
- TW
- Taiwan
- Prior art keywords
- metal
- fingers
- terminal
- floating islands
- metal terminal
- Prior art date
Links
- 238000007667 floating Methods 0.000 title claims abstract description 65
- 239000003990 capacitor Substances 0.000 title claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 119
- 239000002184 metal Substances 0.000 claims abstract description 119
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000005520 cutting process Methods 0.000 claims description 8
- 150000002739 metals Chemical class 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 description 17
- 239000000463 material Substances 0.000 description 17
- 238000005530 etching Methods 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- 230000000903 blocking effect Effects 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 208000029278 non-syndromic brachydactyly of fingers Diseases 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 244000126211 Hericium coralloides Species 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
- H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本發明揭露用於片上電容器的結構以及形成片上電容器的方法。形成金屬端子，具有側邊。形成金屬指，具有平行佈置。形成由金屬組成的浮島並使該浮島與該金屬指電性隔離。各該金屬指具有端部並自該金屬端子的該側邊向該端部延伸。各該浮島與該金屬指的其中相應一個的該端部呈間隔關係佈置。
Description
本發明關於積體電路及半導體裝置製造，尤其關於用於片上電容器(on-chip capacitor)的結構以及形成片上電容器的方法。
通過前端工藝(front-end-of-line；FEOL)製程在基板上可製造裝置結構，並可使用通過後端工藝(back-end-of-line；BEOL)製程所製造的互連結構電性耦接該FEOL裝置結構。通過鑲嵌製程可形成BEOL互連結構的金屬化層級。在雙鑲嵌製程中，形成過孔開口及溝槽並用金屬同時填充，以創建金屬化層級。在單鑲嵌製程中，分別形成過孔開口及溝槽並用金屬填充。
片上電容器是積體電路的組件，其用於各種目的，例如旁路及電容匹配以及耦合及解耦。片上電容器可形成於該BEOL互連結構中。自形成于該BEOL互連結構中的金屬線指及過孔構建垂直原生電容器(vertical native capacitor；VNCAP)。
在BEOL製程中所使用的自對準圖案化方 法可使用芯軸作為犧牲結構。在該芯軸的垂直側壁上形成側間隙壁，其具有小於光刻的當前基本規則所允許的厚度的厚度。在選擇性移除該芯軸以後，使用該側間隙壁作為蝕刻遮罩，以通過例如定向反應離子蝕刻(reactive ion etch；RIE)來蝕刻下方的硬遮罩及介電層。形成于該下方介電層中的特徵將獲得由該側間隙壁建立的線間距及線寬。
通過切割遮罩及蝕刻在芯軸中可形成切口，以截切該芯軸。該切口在芯軸端之間定義間隙，隨後使用該間隙來形成相鄰導線，該相鄰導線以與該間隙的尺寸相關的端到端間距在其端部隔開。將該切割芯軸的圖案轉移至用以圖案化該介電層的該硬遮罩。也可在該硬遮罩本身中形成切口並在該芯軸上形成側間隙壁時由間隙壁材料填充該切口。也將這些切口轉移至該硬遮罩並最終反映於該圖案化介電層中。
需要改進的用於片上電容器的結構以及形成片上電容器的方法。
在本發明的一個實施例中，提供一種用於電容器的結構。該結構包括具有側邊的金屬端子，具有平行佈置的多個金屬指，以及分別由金屬組成並與該金屬指電性隔離的多個浮島(floating island)。各該金屬指具有端部並自該金屬端子的該側邊向該端部延伸。各該浮島與該金屬指的其中相應一個的該端部呈間隔關係佈置。
在本發明的一個實施例中，提供一種形成用於電容器的結構的方法。該方法包括形成具有側邊的金屬端子，形成具有平行佈置的多個金屬指，以及形成多個浮島，其分別由金屬組成並與該金屬指電性隔離。各該金屬指具有端部並自該金屬端子的該側邊向該端部延伸。各該浮島與該金屬指的其中相應一個的該端部呈間隔關係佈置。
10‧‧‧介電層
12‧‧‧硬遮罩
14‧‧‧芯軸
14a‧‧‧長段、段
14b‧‧‧短段、段
15‧‧‧芯軸切口
16‧‧‧芯軸部分
18‧‧‧非芯軸切口
20‧‧‧側間隙壁、間隙壁
22、24、26‧‧‧非芯軸部分
28‧‧‧阻擋遮罩部分
30‧‧‧電容器結構
31、33‧‧‧側邊
32、34‧‧‧端子
35、37‧‧‧末端、端部
36、38‧‧‧指
40、42、50‧‧‧浮島
49‧‧‧過孔
51‧‧‧端部
52‧‧‧指部分
54‧‧‧短指部分、指部分
包含於並構成本說明書的一部分的圖式說明本發明的各種實施例，並與上面所作的本發明的概括說明以及下面所作的實施例的詳細說明一起用以解釋本發明的實施例。
第1圖至第5圖顯示依據本發明的實施例處於一種製程方法的連續製造階段中的結構的頂視圖。
第1A圖顯示大體沿第1圖中的線1A-1A所作的該結構的剖視圖。
第2A圖顯示大體沿第2圖中的線2A-2A所作的該結構的剖視圖。
第3A圖顯示大體沿第3圖中的線3A-3A所作的該結構的剖視圖。
第4A圖顯示大體沿第4圖中的線4A-4A所作的該結構的剖視圖。
第5A圖顯示大體沿第5圖中的線5A-5A所作的該結構的剖視圖。
第6圖顯示依據本發明的實施例的結構的類似第5圖的頂視圖。
第7圖顯示依據本發明的實施例的結構的類似第5圖的頂視圖。
請參照第1圖、第1A圖並依據本發明的實施例，介電層10可位於基板(未顯示)上，該基板由例如適於形成積體電路的半導體材料組成並包括通過前端工藝(FEOL)製程製造以形成該積體電路的裝置結構(未顯示)。介電層10可由電性絕緣介電材料組成，例如二氧化矽(SiO2)或自八甲基環四矽氧烷(octamethylcyclotetrasiloxane；OMCTS)前驅體產生的富氫碳氧化矽(hydrogen-enriched silicon oxycarbide；SiCOH)。介電層10可包括例如氮化矽(Si3N4)覆蓋層(未顯示)，以在硬遮罩圖案化期間保護介電層10的完整性。
硬遮罩12位於介電層10的頂部表面上。硬遮罩12可由通過物理氣相沉積(physical vapor deposition；PVD)製程所沉積的金屬例如氮化鈦(TiN)組成。可相對介電層10的材料自介電層10選擇性移除硬遮罩12。本文中所使用的關於材料移除製程(例如，蝕刻)的術語“選擇性”表示目標材料的材料移除速率(也就是，蝕刻速率)高於暴露於該材料移除製程的至少另一種材料的材料移除速率(也就是，蝕刻速率)。
芯軸14形成於硬遮罩12的頂部表面上並以平行列佈置。芯軸14在一端與比芯軸14尺寸大的芯軸部分16直接連接並連續。通過在硬遮罩12的整個頂部表面上沉積覆被材料層並利用光刻堆疊通過光刻及蝕刻圖案化該層可同時形成芯軸14及芯軸部分16。構成芯軸14及芯軸部分16的材料可為通過化學氣相沉積(chemical vapor deposition；CVD)在低溫下所沉積的矽(Si)，例如非晶矽。
為在芯軸14中形成芯軸切口15，施加切割遮罩(未顯示)並蝕刻以沿芯軸14的長度在相應位置切割芯軸14。該切割遮罩可包括光阻層，其通過曝光於透過光遮罩投射的曝光源的輻射圖案而圖案化，並用化學顯影劑顯影，從而形成位於芯軸切口15的預定位置的開口。利用相對硬遮罩12的材料具有選擇性的蝕刻製程例如反應離子蝕刻(RIE)移除芯軸14的部分以在該切割遮罩的開口的位置形成芯軸切口15，該硬遮罩12的材料可充當蝕刻停止。
各芯軸14被芯軸切口15分成與芯軸部分16連接的長段14a以及與長段14a分開的短段14b。長段14a比短段14b長，而段14a、14b的寬度相同，且各段14b沿列與段14a的其中之一線性對齊。隔開各長段14a與相鄰短段14b的距離小於或等於後續在與芯軸14的垂直側壁相鄰的硬遮罩12的頂部表面上所形成的側間隙壁的寬度的兩倍，從而間隙壁形成封閉這些間隙。
請參照第2圖、第2A圖，其中類似的元件符號表示第1圖、第1A圖中類似的特徵且在下一製造階段，施加並使用切割遮罩(未顯示)以在選定位置移除硬遮罩12，從而定義延伸於芯軸14之間的非芯軸切口18。該切割遮罩可包括光阻層，其通過曝光於透過光遮罩投射的曝光源的輻射圖案而圖案化，並用化學顯影劑顯影，從而形成位於硬遮罩12中的非芯軸切口18的預定位置的開口。在用介電層10的材料充當蝕刻停止的情況下，利用蝕刻製程例如反應離子蝕刻(RIE)在非芯軸切口18的位置移除硬遮罩12至介電層10的深度。
請參照第3圖、第3A圖，其中類似的元件符號表示第2圖、第2A圖中類似的特徵且在下一製造階段，在與芯軸14的垂直側壁相鄰的硬遮罩12的頂部表面上的位置形成側間隙壁20。通過在芯軸14以及芯軸14所暴露的硬遮罩12的頂部表面上沉積由介電材料組成的共形層並用非等向性蝕刻製程例如反應離子蝕刻(RIE)成形該共形層可形成側間隙壁20，該非等向性蝕刻製程優先自水平表面移除該介電材料。用以形成側間隙壁20的該介電材料也填充硬遮罩12中的非芯軸切口18。
構成芯軸14的材料可經選擇以通過使用合適的蝕刻化學相對側間隙壁20被選擇性移除。在芯軸14由非晶矽組成的實施例中，構成側間隙壁20的介電材料可為通過原子層沉積(atomic layer deposition； ALD)所沉積的二氧化矽(SiO2)。
通過形成側間隙壁20減少硬遮罩12的暴露表面區域。尤其，在形成側間隙壁20以後，在芯軸14的側邊的最鄰近間隙壁20之間暴露硬遮罩12的短的非芯軸部分22及長的非芯軸部分24。各短的非芯軸部分22位於相鄰的長的非芯軸部分24與芯軸部分16之間。非芯軸切口18由經沉積以形成側間隙壁20的該介電材料填充。非芯軸切口18中的該介電材料定義相應的阻擋遮罩部分28。位於不同的非芯軸部分22、24之間的非芯軸切口18中的阻擋遮罩部分28在硬遮罩12中提供不連續性。
硬遮罩12的非芯軸部分24比硬遮罩12的非芯軸部分22長，而非芯軸部分22、24的寬度相同，且各非芯軸部分22沿列與非芯軸部分24的其中之一線性對齊。隔開各長的非芯軸部分24與相鄰的短的非芯軸部分22的距離等於非芯軸切口18及佔據非芯軸切口18的介電材料的阻擋遮罩部分28的寬度。硬遮罩12的長的非芯軸部分24在一端與具有更大尺寸的硬遮罩12的非芯軸部分26連接並連續，這類似芯軸部分16及該芯軸部分與芯軸14的長段14a的空間關係。
請參照第4圖、第4A圖，其中類似的元件符號表示第3圖、第3A圖中類似的特徵且在下一製造階段，通過具有合適的蝕刻化學的蝕刻製程相對側間隙壁20選擇性移除芯軸14及芯軸部分16。硬遮罩12暴露於 拉出芯軸14的區域上方並通過該蝕刻製程移除芯軸部分16。側間隙壁20以在硬遮罩12的頂部表面來回蜿蜒的蛇形圖案佈置。
在移除芯軸14及芯軸部分16以後，在側間隙壁20及非芯軸切口18中的介電材料充當蝕刻遮罩的情況下，通過蝕刻製程圖案化硬遮罩12。硬遮罩12的非芯軸部分22、24、26與通過被拉出的芯軸14及被移除的芯軸部分16所顯露的硬遮罩12的區域一併被移除。在蝕刻硬遮罩12期間保留並保持被側間隙壁20覆蓋的硬遮罩12的區域及非芯軸切口18中的介電材料。
請參照第5圖、第5A圖，其中類似的元件符號表示第4圖、第4A圖中類似的特徵且在下一製造階段，通過使用硬遮罩12作為圖案化蝕刻遮罩蝕刻介電層10，以移除未被圖案化硬遮罩12掩蔽的區域中的介電層10，從而在介電層10中形成溝槽。在蝕刻介電層10以後，通過一個或多個蝕刻或清洗製程可選擇性移除圖案化硬遮罩12。側間隙壁20及非芯軸切口18中的介電材料可在蝕刻介電層10以後與圖案化硬遮罩12一併移除，或在蝕刻介電層10之前移除。
在後端工藝(BEOL)製程期間，用導體填充介電層10中的溝槽，以形成不同尺寸的金屬線。在用該主電性導體填充之前，可對該溝槽施加由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或這些材料的層式組合(例如，TaN/Ta雙層)組成的襯裡(未顯示)。 該主導體可由通過沉積製程所形成的低電阻率金屬組成，例如通過電鍍或無電沉積所形成的銅(Cu)。該溝槽中的該金屬線的形狀及幾何反映由圖案化硬遮罩12暴露的用以在介電層10中形成溝槽的區域。
該金屬線有助於形成電容器結構30，例如垂直原生電容器(VNCAP)。電容器結構30包括端子32、端子34、自端子32的側邊31沿朝向端子34的側邊33的方向縱向延伸的指36，以及自端子34的側邊33沿朝向端子32的側邊31的方向縱向延伸的指38。端子32位於芯軸部分16的先前位置，且端子34位於非芯軸部分26的先前位置。指36位於芯軸14的長段14a的先前位置，且指38位於硬遮罩12的長的非芯軸部分24的先前位置。指36與指38交錯呈梳齒佈置，這是VNCAP的特徵。相鄰對的指36、38的側邊通過具有與側間隙壁20的寬度相等的寬度的介電層10的介電材料條隔開。
電容器結構30還包括佈置於指36的末端或端部35與端子34的側邊33之間且位於芯軸14的短段14b的先前位置的浮島40。更具體地說，浮島40的其中之一位於各指36的端部35與端子34的側邊33之間。浮島40與端子34的側邊33通過具有與芯軸切口15的寬度相等的寬度的介電層10的相應介電材料條隔開。
電容器結構30還包括佈置於指38的末端或端部37與端子32的側邊31之間且位於短的非芯軸部 分22的先前位置的浮島42。更具體地說，浮島42的其中之一位於各指38的端部37與端子32的側邊31之間。浮島42與端子32的側邊31通過具有與非芯軸切口18的寬度相等的寬度的介電層10的相應介電材料條隔開。
在相鄰對的指36、38的側邊之間，在浮島40與端子34的側邊33之間，以及在浮島42與端子32的側邊31之間，通過側間隙壁20的厚度所形成的間距可一致且均勻。換句話說，這些位置中的間距可具有相同的數值(例如，20奈米)。在對稱設計中，指36、38也可具有等於該間距的寬度。相比之下，通過芯軸切口15及非芯軸切口18所形成的間距可小於或等於側間隙壁20的厚度的兩倍。
電容器結構30可包括垂直堆疊于上方BEOL金屬化層級中並通過垂直導體填充過孔49連接的額外導線層級(例如，兩個額外層級)。這些額外層級中的金屬線可類似形成端子32、34，指36、38及浮島40、42的所示金屬化層級的金屬線佈置並通過中間介電層彼此隔開。可採用任意數目(例如，一個或多個)的金屬化層來提供具有指定電容值的電容器結構30。
在使用時，可用不同的極性偏置端子32、34，以使交錯指36、38具有相反的極性。例如，可以負極偏置端子32與指36，並可以正極偏置端子34及指38。浮島40、42與指36、38不連接。在使用期間對電容器結構30充電時不對浮島40、42偏置，浮島40、42未 經偏置並呈電性浮動。浮島40、42通過介電層10的部分與指36、38電性絕緣。
在指36的端部35設置浮島40以及在指38的端部37設置浮島40可用以防止因例如時間相關介電擊穿(time dependent dielectric breakdown；TDDB)使介電層10退化而導致失效。在使用期間，在指36、38的相應端35、37處及附近的電場幅度相較沿指36、38的長度的其它位置被增強(也就是，較大)。浮島40、42通過破壞該電場來有效降低此增強，從而使介電層10的介電材料不容易受與TDDB相關的隨著時間推移的絕緣屬性損失(也就是，擊穿)的影響。
請參照第6圖，其中類似的元件符號表示第5圖中類似的特徵且依據替代實施例，可消除浮島42，從而在指38的端部37與端子32的側邊31之間不存在中間浮島。浮島40保留且位於指36的端部35與端子34的側邊33之間。指36的端部37與端子32的側邊31之間的距離在尺寸上不受芯軸切口或間隙壁形成的約束，從而有助於在指38與端子32之間引入與間距依賴於芯軸切口或間隙壁形成時可用的間距相比較大的間距。
請參照第7圖，其中類似的元件符號表示第5圖中類似的特徵且依據替代實施例，可通過使用硬遮罩12的非芯軸部分22圖案化介電層10以形成額外的浮島50。浮島50具有與側邊31、33隔開的相對端部51。該側邊間距通過在等同於相對端部51的位置的非芯軸部 分22及硬遮罩12中所作的非芯軸切口18形成並由佔據非芯軸切口18的介電材料的阻擋遮罩部分28填充。為允許形成額外浮島50，指36、38及位於指36、38的端部35、37的相應浮島40、42都通過芯軸14及芯軸切口15形成。指38及浮島42不再通過使用非芯軸部分22及非芯軸切口18形成。
或者，通過芯軸14以及形成於各相對端部51的芯軸14中的芯軸切口15可形成浮島50。接著，通過非芯軸切口18及佔據非芯軸切口18的介電材料的阻擋遮罩部分28形成指36、38以及位於指36、38的端部35、37的相應浮島40、42。
短指部分54可自端子32的側邊31向內朝向浮島42延伸，且短指部分52可自端子34的側邊33向內朝向浮島40延伸。如果通過非芯軸部分22、24及非芯軸切口18形成浮島50，則指部分52、54可通過調整芯軸14中的芯軸切口15的位置形成。或者，如果通過芯軸14及芯軸切口15形成浮島50，則指部分52、54可通過調整非芯軸切口18的位置形成。
在一個替代實施例中，可自電容器結構30省略浮島40或浮島42。在一個替代實施例中，可自電容器結構30省略浮島40及浮島42。
儘管結合自對準雙重圖案化(self-aligned double patterning；SADP)製程來說明該些實施例，但本領域的技術人員將瞭解，本發明的 實施例可適用於其它後端工藝製程，例如鑲嵌製程。
上述方法用於積體電路芯片的製造中。製造者可以原始晶圓形式(例如，作為具有多個未封裝芯片的單個晶圓)、作為裸芯片，或者以封裝形式分配所得的積體電路芯片。可將該芯片與其它芯片、分立電路元件和/或其它信號處理裝置集成，作為中間產品或最終產品的部分。該最終產品可為包括積體電路芯片的任意產品，例如具有中央處理器的電腦產品或智慧手機。
本文中引用術語例如“垂直”、“水平”、“橫向”等作為示例來建立參考框架，並非限制。術語例如“水平”及“橫向”是指與半導體基板的頂部表面平行的平面中的方向，而不論其實際的三維空間取向。術語例如“垂直”及“正交”是指垂直于該“水平”及“橫向”方向的方向。術語例如“上方”及“下方”表示元件或結構相對彼此以及/或者相對該半導體基板的頂部表面的定位，而不是相對標高。
與另一個元件“連接”或“耦接”的特徵可與該另一個元件直接連接或耦接，或者可存在一個或多個中間元件。如果不存在中間元件，則特徵可與另一個元件“直接連接”或“直接耦接”。如存在至少一個中間元件，則特徵可與另一個元件“非直接連接”或“非直接耦接”。
對本發明的各種實施例所作的說明是出於說明目的，而非意圖詳盡無遺或限於所揭露的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見，而 不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭露的實施例。
Claims (16)
- 一種用於電容器的結構，該結構包括：第一金屬端子，具有側邊；第二金屬端子，具有側邊；多個第一金屬指，在該第一金屬端子的該側邊與該第二金屬端子的該側邊之間具有平行佈置，各該多個第一金屬指具有端部並自該第一金屬端子的該側邊向該第二金屬端子的該側邊延伸；多個第二金屬指，在該第一金屬端子的該側邊與該第二金屬端子的該側邊之間具有平行佈置，各該多個第二金屬指自該第二金屬端子的該側邊向該第一金屬端子的該側邊延伸；以及多個第一浮島，分別由金屬組成並與該多個第一金屬指電性隔離，各該多個第一浮島被佈置於該多個第一金屬指的其中相應一個的該端部與該第二金屬端子的該側邊之間，其中，該多個第一金屬指與該多個第二金屬指具有第一間距的側到側且交錯佈置，該多個第一浮島以該第一間距與該第二金屬端子的該側邊隔開，以及該多個第一浮島以大於該第一間距的第二間距與相應的該多個第一金屬指的該端部隔開。
- 如申請專利範圍第1項所述的結構，其中，各該多個第二金屬指具有端部，以及進一步包括：多個第二浮島，分別由金屬組成並與該多個第二金屬指電性隔離，各該多個第二浮島與該多個第二金屬指的其中相應一個的該端部呈間隔關係佈置。
- 如申請專利範圍第2項所述的結構，其中，各該多個第二浮島被佈置於該多個第二金屬指的其中相應一個的該端部與該第一金屬端子的該側邊之間。
- 如申請專利範圍第1項所述的結構，進一步包括：多個第二浮島，分別由金屬組成並與該多個第二金屬指電性隔離，其中，該多個第二浮島以該第一間距與該第一金屬端子的該側邊隔開。
- 如申請專利範圍第4項所述的結構，其中，該多個第一浮島以大於該第一間距的第三間距與相應的該多個第一金屬指的該端部隔開，且該多個第二浮島以該第二間距與相應的該多個第二金屬指的該端部隔開。
- 如申請專利範圍第1項所述的結構，其中，該多個第一金屬指、該多個第二金屬指、該第一金屬端子及該第二金屬端子被佈置於同一金屬層中。
- 如申請專利範圍第1項所述的結構，進一步包含：介電層，其中，該多個第一浮島藉由該介電層與該多個第一金屬指、該第一金屬端子及該第二金屬端子電性隔離。
- 如申請專利範圍第1項所述的結構，其中，該多個第二金屬指與該多個第一金屬指交錯呈梳齒佈置。
- 一種形成用於電容器的結構的方法，該方法包括：形成具有側邊的第一金屬端子；形成具有側邊的第二金屬端子；形成在該第一金屬端子的該側邊與該第二金屬端子的該側邊之間具有平行佈置的多個第一金屬指；形成在該第一金屬端子的該側邊與該第二金屬端子的該側邊之間具有平行佈置的多個第二金屬指；以及形成多個第一浮島，分別由金屬組成並與該多個第一金屬指電性隔離，其中，各該多個第一金屬指具有端部並自該第一金屬端子的該側邊向該第二金屬端子延伸，該多個第一金屬指與該多個第二金屬指具有第一間距的側到側且交錯佈置，各該多個第二金屬指自該第二金屬端子的該側邊向該第一金屬端子的該側邊延伸，以及各該多個第一浮島以該第一間距佈置於該多個第一金屬指的其中相應一個的該端部與該第二金屬端子的該側邊之間，以及該多個第一浮島以大於該第一間距的第二間距與相應的該多個第一金屬指的該端部隔開。
- 如申請專利範圍第9項所述的方法，其中，形成分別由金屬組成並與該多個第一金屬指電性隔離的該多個第一浮島包括：在介電層上形成硬遮罩層；在該硬遮罩層上形成多個芯軸；以及切割該多個芯軸，以將各芯軸分成長段及短段，其中，各該多個第一金屬指形成於該多個芯軸的其中之一的該長段的位置，且各該多個第一浮島形成於該多個芯軸的其中之一的該短段的位置。
- 如申請專利範圍第9項所述的方法，其中，形成分別由金屬組成並與該多個第一金屬指電性隔離的該多個第一浮島包括：在介電層上形成硬遮罩層；在該硬遮罩層上形成多個芯軸；在該芯軸之間的選定位置移除該硬遮罩層，以在該硬遮罩層中定義切口；以及鄰近該芯軸形成側間隙壁，其中，相鄰芯軸上的該側間隙壁通過被該切口的其中之一分成長段及短段的該硬遮罩層的部分分開，各該多個第一金屬指形成於該硬遮罩層的該多個部分的其中之一的該長段的位置，且各該多個第一浮島形成於該多個芯軸的其中之一的該短段的位置。
- 如申請專利範圍第9項所述的方法，其中，各該多個第二金屬指具有端部，以及進一步包括：形成多個第二浮島，分別由金屬組成並與該多個第二金屬指電性隔離，各該多個第二浮島與該多個第二金屬指的其中相應一個的該端部呈間隔關係佈置。
- 如申請專利範圍第12項所述的方法，其中，各該多個第二浮島被佈置於該多個第二金屬指的其中相應一個的該端部與該第一金屬端子的該側邊之間。
- 如申請專利範圍第9項所述的方法，其中，該多個第一金屬指、該多個第二金屬指、該第一金屬端子及該第二金屬端子被佈置於同一金屬層中。
- 如申請專利範圍第9項所述的方法，其中，該多個第一浮島藉由介電層與該多個第一金屬指、該第一金屬端子及該第二金屬端子電性隔離。
- 如申請專利範圍第9項所述的方法，其中，該多個第二金屬指與該多個第一金屬指交錯呈梳齒佈置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/463,465 | 2017-03-20 | ||
| US15/463,465 US10147783B2 (en) | 2017-03-20 | 2017-03-20 | On-chip capacitors with floating islands |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201836160A TW201836160A (zh) | 2018-10-01 |
| TWI668875B true TWI668875B (zh) | 2019-08-11 |
Family
ID=63372129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107102046A TWI668875B (zh) | 2017-03-20 | 2018-01-19 | 具有浮島的片上電容器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10147783B2 (zh) |
| CN (1) | CN108630651B (zh) |
| DE (1) | DE102018204164B4 (zh) |
| TW (1) | TWI668875B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10692967B1 (en) * | 2018-12-04 | 2020-06-23 | Analog Devices, Inc. | High density self-routing metal-oxide-metal capacitor |
| US11735624B2 (en) * | 2021-03-05 | 2023-08-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-lateral recessed MIM structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080252171A1 (en) * | 2005-03-28 | 2008-10-16 | Matsushita Electric Works, Ltd. | Surface Acoustic Wave Motor |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5987086A (en) * | 1996-11-01 | 1999-11-16 | Motorola Inc. | Automatic layout standard cell routing |
| JP2000331872A (ja) * | 1999-05-25 | 2000-11-30 | Matsushita Electric Ind Co Ltd | 積層コンデンサおよびその製造方法 |
| JP2004111608A (ja) * | 2002-09-18 | 2004-04-08 | Murata Mfg Co Ltd | 積層セラミックコンデンサ及びその製造方法 |
| EP2084748A4 (en) * | 2006-09-24 | 2011-09-28 | Shocking Technologies Inc | FORMULATIONS FOR A VOLTAGE-SWITCHABLE DIELECTRIC MATERIAL WITH A DEVICED VOLTAGE CONTACT BEHAVIOR AND METHOD OF MANUFACTURING THEREOF |
| US8169050B2 (en) | 2008-06-26 | 2012-05-01 | International Business Machines Corporation | BEOL wiring structures that include an on-chip inductor and an on-chip capacitor, and design structures for a radiofrequency integrated circuit |
| US7811919B2 (en) | 2008-06-26 | 2010-10-12 | International Business Machines Corporation | Methods of fabricating a BEOL wiring structure containing an on-chip inductor and an on-chip capacitor |
| US8237243B2 (en) | 2009-03-18 | 2012-08-07 | International Business Machines Corporation | On-chip capacitors with a variable capacitance for a radiofrequency integrated circuit |
| US8536016B2 (en) * | 2009-05-22 | 2013-09-17 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system with hierarchical capacitor and method of manufacture thereof |
| US9111689B2 (en) * | 2009-07-02 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical interdigitated semiconductor capacitor |
| US8963286B2 (en) * | 2011-05-09 | 2015-02-24 | Marvell International Ltd. | Finger metal oxide metal capacitor structures |
| CN102820279B (zh) * | 2011-06-10 | 2015-06-17 | 台湾积体电路制造股份有限公司 | 垂直相互交叉的半导体电容器 |
| KR101936036B1 (ko) * | 2013-02-08 | 2019-01-09 | 삼성전자 주식회사 | 커패시터 구조물 |
| US8963332B2 (en) * | 2013-03-15 | 2015-02-24 | Samsung Electronics Co., Ltd. | Semiconductor device with dummy lines |
| US8856715B1 (en) * | 2013-07-23 | 2014-10-07 | Globalfoundries Inc. | Capacitor designs for integrated circuits utilizing self-aligned double patterning (SADP) |
| US9431264B2 (en) | 2013-08-30 | 2016-08-30 | GlobalFoundries, Inc. | Methods of forming integrated circuits and multiple critical dimension self-aligned double patterning processes |
| US9224617B2 (en) * | 2014-01-29 | 2015-12-29 | Globalfoundries Inc. | Forming cross-coupled line segments |
| US9576735B2 (en) * | 2014-06-06 | 2017-02-21 | Globalfoundries Inc. | Vertical capacitors with spaced conductive lines |
| CN106158371B (zh) * | 2016-08-04 | 2019-04-16 | 清华大学 | 多层陶瓷电容器 |
-
2017
- 2017-03-20 US US15/463,465 patent/US10147783B2/en not_active Expired - Fee Related
-
2018
- 2018-01-19 TW TW107102046A patent/TWI668875B/zh active
- 2018-03-19 DE DE102018204164.4A patent/DE102018204164B4/de active Active
- 2018-03-20 CN CN201810228938.7A patent/CN108630651B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080252171A1 (en) * | 2005-03-28 | 2008-10-16 | Matsushita Electric Works, Ltd. | Surface Acoustic Wave Motor |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201836160A (zh) | 2018-10-01 |
| CN108630651B (zh) | 2021-12-17 |
| DE102018204164B4 (de) | 2020-03-12 |
| DE102018204164A1 (de) | 2018-09-20 |
| CN108630651A (zh) | 2018-10-09 |
| US10147783B2 (en) | 2018-12-04 |
| US20180269275A1 (en) | 2018-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI658537B (zh) | 非芯軸切口形成 | |
| US10636698B2 (en) | Skip via structures | |
| TWI708354B (zh) | 多向自對準多圖案化 | |
| US10002786B1 (en) | Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts | |
| CN110100307A (zh) | 三维存储器件及其制作方法 | |
| US9905424B1 (en) | Self-aligned non-mandrel cut formation for tone inversion | |
| TWI727302B (zh) | 具有藉由區塊圖案化形成之可變空間心軸切口的互連 | |
| US9711447B1 (en) | Self-aligned lithographic patterning with variable spacings | |
| TWI734970B (zh) | 使用阻擋遮罩所形成之具有心軸切口的多重圖案化 | |
| CN108735661B (zh) | 预间隔物自对准切口形成 | |
| CN112335065A (zh) | 集成电路中的薄膜电阻器及其制造方法 | |
| US10651076B2 (en) | Method for defining patterns for conductive paths in dielectric layer | |
| JP7471305B2 (ja) | 積層された導体ライン及び空隙を有する半導体チップ | |
| TWI668875B (zh) | 具有浮島的片上電容器 | |
| CN108091551B (zh) | 自对准光刻图案化 | |
| TWI708356B (zh) | 在多重圖案化製程期間之電熔絲形成 | |
| TWI707401B (zh) | 基本原則區域中完全對準介層窗 | |
| US10319626B1 (en) | Interconnects with cuts formed by block patterning | |
| US10283586B2 (en) | Capacitors | |
| TWI697075B (zh) | 線圖案化期間具自對準之先裁切方法 | |
| US8692379B2 (en) | Integrated circuit connector access region |