TWI734970B - 使用阻擋遮罩所形成之具有心軸切口的多重圖案化 - Google Patents

使用阻擋遮罩所形成之具有心軸切口的多重圖案化 Download PDF

Info

Publication number
TWI734970B
TWI734970B TW108108905A TW108108905A TWI734970B TW I734970 B TWI734970 B TW I734970B TW 108108905 A TW108108905 A TW 108108905A TW 108108905 A TW108108905 A TW 108108905A TW I734970 B TWI734970 B TW I734970B
Authority
TW
Taiwan
Prior art keywords
hard mask
mandrel
layer
mask
forming
Prior art date
Application number
TW108108905A
Other languages
English (en)
Other versions
TW201946155A (zh
Inventor
明浩 唐
任玉平
萱 林
紹銘 劉
吉納維耶夫 畢裘
向珣
陳睿
Original Assignee
美商格芯(美國)集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商格芯(美國)集成電路科技有限公司 filed Critical 美商格芯(美國)集成電路科技有限公司
Publication of TW201946155A publication Critical patent/TW201946155A/zh
Application granted granted Critical
Publication of TWI734970B publication Critical patent/TWI734970B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明揭露數種自對準多重圖案化的方法。形成心軸線於硬遮罩層上方,且形成阻擋遮罩於該心軸線的第一部分上方,該第一部分線性配置在該心軸線的各個第二部分之間。在形成該第一阻擋遮罩後,用蝕刻製程移除該心軸線的該第二部分以切割該心軸線且暴露該硬遮罩層的各個部分。該心軸線的第二部分在該蝕刻製程期間被該阻擋遮罩覆蓋以在該心軸線中界定心軸切口。

Description

使用阻擋遮罩所形成之具有心軸切口的多重圖案化
本發明係有關於半導體裝置製造及積體電路,且更特別的是,有關於多重圖案化的方法。
後段(BEOL)互連結構可用來使在前段(FEOL)加工期間製作於基板上的裝置結構互相連接並且與晶片外的環境連接。用來形成BEOL互連結構的自對準圖案化製程係與作為建立特徵間距之犧牲特徵的心軸線有關。形成與心軸線側壁毗鄰的側壁間隔體。在選擇性地移除心軸線後,間隔體被用作為蝕刻遮罩以蝕刻在因移除心軸所暴露之區域與在間隔體間之區域上方的底下硬遮罩。該圖案從硬遮罩轉印到層間介電層以界定形成BEOL互連結構之接線於其中的溝槽。
亟須多重圖案化的改良方法。
在本發明的一具體實施例中,一種方法,其包括:形成心軸線於硬遮罩層上方,且形成阻擋遮罩於該心軸線的第一部分上方,該第一部分線性配置在該心軸線的各個第二部分之間。該方法進一步包括:在形成該第一阻擋遮罩後,用第一蝕刻製程移除該第一心軸線的該第二部分以 切割該第一心軸線且暴露該硬遮罩層的各個第一部分。該第一心軸線的第二部分在該第一蝕刻製程期間被該第一阻擋遮罩覆蓋以在該第一心軸線中界定心軸切口。
10‧‧‧結構
15‧‧‧層間介電層
20‧‧‧硬遮罩下層、硬遮罩層
25‧‧‧硬遮罩上層、硬遮罩層
30‧‧‧心軸層
35‧‧‧心軸線
40‧‧‧心軸圖案化層
50‧‧‧間隔體層
55‧‧‧間隔體
60‧‧‧非心軸線
65、70、90‧‧‧旋塗硬遮罩(SOH)
72、92‧‧‧微影堆疊
73、93‧‧‧犧牲硬遮罩層
74、94‧‧‧圖案化光阻
75‧‧‧非心軸阻擋遮罩
80‧‧‧非心軸線溝槽
82、102‧‧‧溝槽
85‧‧‧非心軸切口
95‧‧‧心軸線阻擋遮罩
100‧‧‧心軸線溝槽
110‧‧‧心軸切口
隨附圖式係併入且構成本專利說明書之一部分用以圖示本發明的各種具體實施例,且與以上給出的【發明內容】和以下給出的【實施方式】一起用來解釋本發明的具體實施例。
第1圖至第20圖的橫截面圖根據本發明的具體實施例圖示在加工方法之相繼製造階段的結構。
第9A圖的上視圖圖示大致沿著直線9-9繪出的第9圖結構。
第13A圖的上視圖圖示大致沿著直線13-13繪出第13圖結構。
第14A圖的上視圖圖示大致沿著直線14-14繪出第14圖結構。
參考第1圖以及根據本發明的具體實施例,結構10包括連續地沉積於層間介電層15上的硬遮罩下層20、硬遮罩上層25、心軸層30及心軸圖案化層40。層間介電層15可由用化學氣相沉積(CVD)沉積的電絕緣性電介質材料構成,例如富氫碳矽氧化物(SiCOH)或另一種低k電介質材料。層間介電層15可位在基板(未圖示)上,該基板包括用前段(FEOL)加工製成以形成積體電路之裝置結構。硬遮罩下層20可由任何適當基於金 屬之材料構成,例如氮化鈦(TiN)。硬遮罩上層25可由任何適當電介質材料構成,例如氮化矽。心軸層30可由例如非晶矽(α-Si)或在例如自對準雙重圖案化(SADP)或自對準四重圖案化(SAQP)製程之多重圖案化製程中用來形成心軸線的另一材料構成。心軸圖案化層40可由電介質材料構成,例如矽的低溫氧化物(LTO)。
請參考第2圖,在此及後續製造階段用相同的元件符號表示與第1圖類似的元件,圖案化心軸圖案化層40以暴露心軸層30中將會被蝕刻及移除的部分,如下述。例如,用微影及蝕刻製程,可圖案化心軸圖案化層40。為此,可提供在結構10上面的微影堆疊(未圖示)以及可提供在該微影堆疊上方的圖案化光阻層,在此該圖案化光阻層包括對應至心軸層30中將會被移除之部分的開口。在被該圖案化光阻層遮罩時,用蝕刻製程圖案化該微影堆疊,以暴露心軸圖案化層40中將會被移除的部分,然後蝕刻及移除心軸圖案化層40的暴露部分以暴露心軸層30的底下部分。
在習知製程中,將會形成於心軸線中的切口大致在蝕刻心軸層30前藉由切割帶圖案的心軸圖案化層40界定。不過,以此方式在心軸線中形成切口可能由於數個理由而不合意。例如,習知心軸線切口的寬度大致被形成於被切割心軸線之側壁上之間隔體的寬度限制,且大致被限制成在被切割心軸線末端間提供小於或等於該間隔體厚度兩倍的端對端間隔,這可能限制金屬化線在設計上的彈性。作為另一實施例,該間隔體遵循心軸線之側壁的輪廓且在切口內合併,這會在切口邊緣的匯合間隔體之間產生間隙或凹痕,導致非心軸線在這些間隙處的“頸縮(necking)”扭曲效應。在把非心軸線蝕刻入遮罩層時的稍後階段,非心軸線會被扭曲而且在 這些間隙的位置處會比所設計的寬,導致被扭曲的金屬化線與毗鄰金屬化線的分離可能不足且有可能導致電路結構短路。在描述於本文的製程中,直到非心軸線60已被圖案化、切割且蝕刻入硬遮罩上層25之後才形成心軸線35的切口,如下述。因為心軸線切口不受限於間隔體厚度,這避免在非心軸線60中形成扭曲而且也允許較大的設計彈性。
請參考第3圖,在此及後續製造階段用相同的元件符號表示與第2圖類似的元件,蝕刻心軸層30以形成配置在硬遮罩上層25上方的心軸線35。心軸層30的蝕刻可包含例如選擇性非等向性反應式離子蝕刻(RIE)製程以對於硬遮罩上層25及心軸圖案化層40的材料有選擇性地移除心軸層30的材料。如本文所使用的,關於材料移除製程(例如,蝕刻)的用語“選擇性”意指,在適當的蝕刻劑選擇下,目標材料的材料移除速率(亦即,蝕刻率)大於暴露於該材料移除製程之至少另一材料的移除速率。
請參考第4圖,在此及後續製造階段用相同的元件符號表示與第3圖類似的元件,移除心軸圖案化層40且沉積間隔體層50於心軸線35上方。例如,用選擇性濕蝕刻製程,可移除心軸圖案化層40。間隔體層50可為用任何沉積技術沉積而成的共形層,例如化學氣相沉積(CVD)或原子層沉積(ALD),且可由矽的氧化物、鈦的氧化物、或其他電介質材料構成。在毗鄰心軸線35側壁上的間隔體層50之間的間隙界定出設置在一對毗鄰心軸線35之間而且也被所沉積的間隔體層50覆蓋的非心軸線60。
請參考第5圖,在此及後續製造階段用相同的元件符號表示與第4圖類似的元件,形成旋塗硬遮罩(SOH)65於結構10上方且隨後予以回蝕(etch back)以暴露間隔體層50中配置在心軸線35之頂面上方的頂 部。旋塗硬遮罩65可由有機材料構成,例如,有機平坦化層(OPL)材料。旋塗硬遮罩65填充非心軸線60且覆蓋間隔體層50中覆於硬遮罩上層25上的部分,以在後續加工階段用來保護間隔體層50的這些部分。
請參考第6圖,在此及後續製造階段用相同的元件符號表示與第5圖類似的元件,蝕刻及移除間隔體層50的無遮罩且暴露之部分以暴露心軸線35隨後需要用於心軸拉除(mandrel pull)的各個頂面。例如,可用定時非等向性反應式離子蝕刻(RIE)製程蝕刻間隔體層50。對蝕刻製程有抵抗力的旋塗硬遮罩65覆蓋且保護間隔體層50中配置在非心軸線60上方且在硬遮罩上層25之上的部分。在蝕刻間隔體層50的頂部後,用例如灰化製程(ash process)移除旋塗硬遮罩65的剩餘部份。
請參考第7圖,在此及後續製造階段用相同的元件符號表示與第6圖類似的元件,形成旋塗硬遮罩70於結構10上方。旋塗硬遮罩70可由與旋塗硬遮罩65(第6圖)相同的材料構成,例如有機平坦化層(OPL)材料,或可由不同的材料構成。
請參考第8圖,在此及後續製造階段用相同的元件符號表示與第7圖類似的元件,形成微影堆疊72及圖案化光阻74於旋塗硬遮罩70上方。微影堆疊72可包含一或多個光微影層,例如抗反射層、硬遮罩層及平坦化層。圖案化圖案化光阻74以形成覆蓋微影堆疊中隨後用來在硬遮罩層20、25中形成非心軸切口之區域的區塊,進一步如下文所述。
請參考第9圖及第9A圖,在此及後續製造階段用相同的元件符號表示與第8圖類似的元件,蝕刻及移除微影堆疊72的無遮罩部分以暴露旋塗硬遮罩70的部分,且蝕刻及移除旋塗硬遮罩70的暴露部份以暴 露間隔體層50中覆於硬遮罩上層25上的部分,留下非心軸阻擋遮罩75作為圖案化的殘留物。蝕刻及移除間隔體層50的暴露部分以在心軸線35的側壁上形成間隔體55,且隨後蝕刻硬遮罩上層25中被移除間隔體層50之暴露部分所暴露的底下部分以在硬遮罩上層25中形成非心軸線溝槽80。非心軸阻擋遮罩75保護硬遮罩上層25的底下部分免於遭受到溝槽蝕刻以形成大致上以元件符號85表示的一或多個非心軸切口。可用單一蝕刻製程相繼地蝕刻硬遮罩上層25中的非心軸線溝槽80與間隔體層50的暴露部分,例如各自對於間隔體層50及硬遮罩上層25的材料有選擇性地移除材料的非等向性RIE製程,或者是可在分開的蝕刻階段蝕刻。在非心軸線溝槽80及非心軸切口形成後,移除旋塗硬遮罩70、微影堆疊72及圖案化光阻74的剩餘部分。
請參考第10圖,在此及後續製造階段用相同的元件符號表示與第9圖及第9A圖類似的元件,形成旋塗硬遮罩90於結構10上方,且形成另一微影堆疊92及圖案化光阻94於旋塗硬遮罩90上方。旋塗硬遮罩90可由與旋塗硬遮罩65及旋塗硬遮罩70中之任一或兩者相同的材料構成,或可由不同的材料構成。旋塗硬遮罩90覆蓋心軸線35、非心軸線溝槽80及非心軸切口85。微影堆疊92可包含一或多個光微影層,例如抗反射層、硬遮罩層及平坦化層。圖案化光阻94經圖案化以形成覆蓋微影堆疊中隨後用來在硬遮罩層20、25中形成心軸切口之區域的區塊,進一步如下文所述。
請參考第11圖,在此及後續製造階段用相同的元件符號表示與第10圖類似的元件,蝕刻及移除微影堆疊92的無遮罩部分以暴露旋 塗硬遮罩90的部分,且回蝕旋塗硬遮罩90的這些暴露部分以暴露心軸線35。心軸線阻擋遮罩95留下作為經圖案化的旋塗硬遮罩90的殘留物。旋塗硬遮罩90的數個部分也填充硬遮罩下層20中的非心軸線溝槽80。因為旋塗硬遮罩90的剩餘未蝕刻部分在移除心軸線35期間可保護硬遮罩下層20的底下部分,所以只回蝕旋塗硬遮罩90的暴露部分而不完全蝕刻及移除旋塗硬遮罩90的暴露部分大致上是有利的,如下述。
如上所述,在用來形成心軸線的蝕刻製程之前在心軸圖案化層中形成心軸切口會有數個缺點。在描述於本文的製程中,心軸切口不形成於心軸圖案化層中,反而是在已圖案化非心軸線60且蝕入硬遮罩上層25之後以及在間隔體55形成後,由心軸線阻擋遮罩95來界定心軸切口。因此,心軸線阻擋遮罩95可不受限於小於或等於間隔體55之厚度兩倍的寬度,且如有必要,按照設計規格,可做成更大許多的寬度。此外,由於間隔體55不形成於在被切割的心軸線35末端之間的切口中以及只形成於未被切割之心軸線35的側壁上,所以可排除如上述非心軸線60的不合意的“頸縮”效應。
請參考第12圖,在此及後續製造階段用相同的元件符號表示與第11圖類似的元件,用蝕刻製程,移除心軸線35的無遮罩部分。在移除心軸線35之無遮罩(亦即,暴露)部分的蝕刻製程期間,用心軸線阻擋遮罩95覆蓋(亦即,遮罩)及保護受蝕刻心軸線35的部分。心軸線35的遮罩部分及無遮罩部分彼此線性配置。如第12圖所示,拉除心軸線35的蝕刻製程也可部分蝕刻旋塗硬遮罩90及心軸線阻擋遮罩95的剩餘部分。移除心軸線35的無遮罩部分會暴露出硬遮罩上層25中配置在間隔體55之間之非心軸線60中的底下部分。在蝕刻製程之後,留下藉由心軸線阻擋遮罩95覆蓋硬遮罩上層25的部分。
請參考第13圖及第13A圖,在此及後續製造階段用相同的元件符號表示與第12圖類似的元件,蝕刻硬遮罩上層25中因移除心軸線35而暴露的部分被蝕刻而在硬遮罩上層25中形成心軸線溝槽100。在硬遮罩上層25中,可例如用選擇性非等向性RIE製程蝕刻心軸線溝槽100,該心軸線溝槽100複製被拉除之心軸線35及心軸線阻擋遮罩95之圖案。心軸線35中由於被心軸線阻擋遮罩95遮罩而仍在硬遮罩上層25上方的未拉除部分覆蓋心軸線溝槽100中的心軸切口110且與其相關聯,這在第13A圖清楚可見。
請參考第14圖及第14A圖,在此及後續製造階段用相同的元件符號表示與第13圖及第13A圖類似的元件,蝕刻及移除心軸線35的剩餘部分,以及硬遮罩上層25用作蝕刻遮罩以蝕刻硬遮罩下層20中的溝槽82、102。硬遮罩下層20的溝槽82、102有與硬遮罩上層25之非心軸線溝槽80、心軸線溝槽100、心軸切口110及非心軸切口85相同的圖案,它是用蝕刻製程轉印至硬遮罩上層25。硬遮罩下層20的溝槽82、102隨後可用來蝕刻底下層間介電層15的溝槽。然後,層間介電層15的溝槽填滿金屬,例如銅或鈷,以界定金屬化層的金屬化線。
參考第15圖,在此用相同的元件符號表示與第6圖類似的元件以及根據該加工方法的替代具體實施例,在沒有任何類型的部分遮罩下,可蝕刻間隔體層50以形成間隔體55。間隔體55的形成暴露心軸線35的頂面以及硬遮罩上層25在間隔體55之間的部分。在該等替代具體實施例中,不形成如第5圖所示的旋塗硬遮罩65。可用例如對於硬遮罩上層25及心軸線35的材料有選擇性的非等向性RIE製程移除間隔體層50的材料以蝕刻間隔體層50。
請參考第16圖,在此及後續製造階段用相同的元件符號表示與第15圖類似的元件,形成旋塗硬遮罩70於結構10上方,且形成犧牲硬遮罩層73於旋塗硬遮罩70上方。犧牲硬遮罩層73可由矽的氧化物、矽的氮化物、氮氧化矽(SiON)、碳氮化矽(SiCN)、或另一適當材料構成。在一具體實施例中,犧牲硬遮罩層73可由與硬遮罩上層25相同的材料構成,例如氮化矽。如以上在說明第8圖時所述,微影堆疊72及圖案化光阻74形成於犧牲硬遮罩層73上方。在一具體實施例中,犧牲硬遮罩層73與旋塗硬遮罩70直接接觸。在一替代具體實施例中,可設置犧牲硬遮罩層73於微影堆疊72內且可形成為用於形成微影堆疊72於旋塗硬遮罩70上方之製程的一部分。
請參考第17圖,在此及後續製造階段用相同的元件符號表示與第16圖類似的元件,蝕刻及移除微影堆疊72的無遮罩部分以暴露底下犧牲硬遮罩層73的部分,移除犧牲硬遮罩層73的暴露部分,以及移除旋塗硬遮罩70的暴露部分,產生非心軸阻擋遮罩75,其中犧牲硬遮罩層73仍有設置在非心軸阻擋遮罩75上方且覆蓋各個非心軸阻擋遮罩75之頂面的部分。隨後,在蝕刻硬遮罩上層25的暴露部分以形成非心軸線溝槽80時,如第9圖所示,也可移除犧牲硬遮罩層73的剩餘部分。在犧牲硬遮罩層73及硬遮罩上層25由例如氮化矽之相同材料構成的具體實施例中,蝕刻在硬遮罩上層25之暴露部分中的非心軸線溝槽80可將犧牲硬遮罩層73 從非心軸阻擋遮罩75上方完全移除。因此,在蝕刻硬遮罩上層25之非心軸線溝槽80期間,可使底下的非心軸阻擋遮罩75受到遮罩及保護。
請參考第18圖,在此及後續製造階段用相同的元件符號表示與第17圖類似的元件,如前述,形成旋塗硬遮罩90,且形成犧牲硬遮罩層93於旋塗硬遮罩90上方。犧牲硬遮罩層93可由任何硬遮罩材料構成,例如矽的氧化物、矽的氮化物、氮氧化矽(SiON)、碳氮化矽(SiCN)、或另一硬遮罩材料。在一具體實施例中,犧牲硬遮罩層93可由與硬遮罩上層25相同的材料構成,例如氮化矽。如以上在說明第10圖時所述,形成微影堆疊92及圖案化光阻94於犧牲硬遮罩層93上方。在一替代具體實施例中,可設置犧牲硬遮罩層93於微影堆疊92內且可形成為用於形成微影堆疊92於旋塗硬遮罩90上方之製程的一部分。
請參考第19圖,在此及後續製造階段用相同的元件符號表示與第18圖類似的元件,蝕刻及移除微影堆疊92的暴露部分以暴露底下犧牲硬遮罩層93的部分,移除犧牲硬遮罩層93的暴露部分,以及回蝕旋塗硬遮罩90的暴露部分以暴露心軸線35,留下心軸線阻擋遮罩95與犧牲硬遮罩層93中留在心軸線阻擋遮罩95上方的上覆部分一起作為圖案化的殘留物。旋塗硬遮罩90的部分也填充硬遮罩下層20的非心軸線溝槽80。
請參考第20圖,在此及後續製造階段用相同的元件符號表示與第19圖類似的元件,蝕刻及移除心軸線35的無遮罩部分。一或多個心軸線35被心軸線阻擋遮罩95遮罩及保護的部分在蝕刻後留下。如先前在第12圖中所示,在不使用犧牲硬遮罩層93的情形下蝕刻心軸線35的材料也可部分蝕刻旋塗硬遮罩90及心軸線阻擋遮罩95的剩餘部分。如果 心軸線35及間隔體55有極小的寬度尺寸,例如約10奈米或更小,則心軸線35的蝕刻可能過度蝕刻心軸線阻擋遮罩95,而可能導致不小心移除底下的心軸線35,從而妨礙於稍後階段被蝕刻的心軸線溝槽100中形成切口。不過,如第20圖所示,犧牲硬遮罩層93的區段保護底下心軸線阻擋遮罩95不會遭受到心軸線蝕刻製程,防止心軸線35的底下區段被移除且保證在心軸線溝槽100中形成切口。在拉除心軸線35的蝕刻製程後,可蝕刻硬遮罩上層25中的心軸線溝槽100;與心軸線溝槽100蝕刻製程一起地移除犧牲硬遮罩層93,而且可繼續加工,如第13圖、第13A圖及第14圖、第14A圖所示。
如以上所述的方法使用於積體電路晶片的製造。所產生之積體電路晶片可由製造者以原始晶圓形式(raw wafer form)(例如,具有多個未封裝晶片的單一晶圓)、作為裸晶粒(bare die)或已封裝的形式來銷售。在後一情形下,晶片裝在單晶片封裝中(例如,塑膠載體(plastic carrier),具有固定至主機板或其他更高層載體的引腳(lead)),或多晶片封裝體中(例如,具有表面互連件(surface interconnection)或埋藏互連件(buried interconnection)任一或兩者兼具的陶瓷載體)。在任一情形下,該晶片可與其他晶片、離散電路元件及/或其他信號處理裝置集成為中間產品或者是最終產品的一部分。
本文所引用的用語,例如“垂直”、“水平”等,係通過舉例而非限制的方式,來建立參考坐標系。如本文所用的用語“水平”界定為與半導體基板之習知平面平行的平面,而與實際三維空間取向無關。用語“垂直”及“法線”係指與剛剛所界定之水平垂直的方向。用語“橫向”係指在水平平 面內的方向。用語“上方”及“下方”用來表示元件或結構相互之間的相對位置而不是相對高度。
“連接”或“耦合”至另一元件的特徵係可直接連接或耦合至該另一元件,或是,可存在一或多個中介元件。如果不存在中介元件的話,該特徵可“直接連接”或“直接耦合”至另一元件。如果存在至少一中介元件的話,該特徵可“間接連接”或“間接耦合”至另一元件。
為了圖解說明已呈現本發明之各種具體實施例的描述,但是並非旨在窮盡或限定於所揭示的具體實施例。本技藝一般技術人員明白仍有許多修改及變體而不脫離所述具體實施例的範疇及精神。使用於本文的術語經選定成可最好地解釋具體實施例的原理、實際應用或優於在市上可找到之技術的技術改善,或使得本技藝一般技術人員能夠了解揭示於本文的具體實施例。
10‧‧‧結構
15‧‧‧層間介電層
20‧‧‧硬遮罩下層、硬遮罩層
25‧‧‧硬遮罩上層、硬遮罩層
82、102‧‧‧溝槽
85‧‧‧非心軸切口
110‧‧‧心軸切口

Claims (20)

  1. 一種多重圖案化之方法,該方法包含:形成第一心軸線於硬遮罩層上方;形成第一阻擋遮罩於該第一心軸線的第一部分上方,該第一部分線性配置在該第一心軸線的各個第二部分之間;以及在形成該第一阻擋遮罩後,用第一蝕刻製程移除該第一心軸線的該第二部分以切割該第一心軸線且暴露該硬遮罩層的各個第一部分,其中,該第一心軸線的該第一部分在該第一蝕刻製程期間被該第一阻擋遮罩覆蓋以在該第一心軸線中界定心軸切口;第二心軸線形成於該硬遮罩層上方,且用暴露該硬遮罩層之條帶的非心軸線分離該第二心軸線與該第一心軸線。
  2. 如申請專利範圍第1項所述之方法,進一步包含:在形成該第一阻擋遮罩之前,形成間隔體層於該第一心軸線、該第二心軸線以及該硬遮罩層之該條帶上方。
  3. 如申請專利範圍第2項所述之方法,進一步包含:形成蝕刻遮罩,覆蓋該間隔體層在該非心軸線上方的第一部分且暴露該間隔體層各自在該第一心軸線及該第二心軸線上方的第二部分;以及在形成該蝕刻遮罩後,移除該間隔體層的該第二部分。
  4. 如申請專利範圍第3項所述之方法,其中,形成覆蓋在該非心軸線上方之該間隔體層之該蝕刻遮罩包含:形成旋塗硬遮罩於該間隔體層上方;以及回蝕該旋塗硬遮罩以暴露該間隔體層的該第二部分。
  5. 如申請專利範圍第2項所述之方法,其中,該間隔體層係由矽的氧化物構成。
  6. 如申請專利範圍第2項所述之方法,進一步包含:在形成該間隔體層後,形成覆蓋在該硬遮罩層之該條帶之第一部分上方之該間隔體層的第二阻擋遮罩。
  7. 如申請專利範圍第6項所述之方法,其中,該硬遮罩層之該條帶之該第一部分線性配置在該硬遮罩層之該條帶的各個第二部分之間,且進一步包含:在形成該第二阻擋遮罩後,用第二蝕刻製程從該硬遮罩層之該條帶的該第二部分移除該間隔體層,其中,該間隔體層的第二部分在該第二蝕刻製程期間被該第二阻擋遮罩覆蓋且在該間隔體層中界定非心軸切口。
  8. 如申請專利範圍第7項所述之方法,進一步包含:形成犧牲硬遮罩於該第二阻擋遮罩上方,其中,該犧牲硬遮罩對於該第二蝕刻製程的蝕刻選擇性大於該第二阻擋遮罩對於該第二蝕刻製程的蝕刻選擇性。
  9. 如申請專利範圍第1項所述之方法,進一步包含:在形成該第一阻擋遮罩之前,形成側壁間隔體於該第一心軸線上。
  10. 如申請專利範圍第9項所述之方法,其中,該第一阻擋遮罩與在該第一心軸線之該第一部分上的該側壁間隔體重疊,該側壁間隔體有一厚度,且該第一心軸線之該第二部分以大於該側壁間隔體之該厚度的兩倍的距離分離。
  11. 如申請專利範圍第1項所述之方法,進一步包含:移除該第一阻擋遮罩;以及用第二蝕刻製程移除該硬遮罩層的該第一部分以在該硬遮罩層中形成第一溝槽與第二溝槽,其中,該硬遮罩層的第二部分在該第二蝕刻製程期間被該第一心軸線的該第一部分遮罩,且該硬遮罩層的該第二部分配置在該第一溝槽與該第二溝槽之間以轉印該心軸切口至該硬遮罩層。
  12. 如申請專利範圍第11項所述之方法,其中,在該第二蝕刻製程後,該第一心軸線的該第一部分配置在該硬遮罩層的該第二部分上方。
  13. 如申請專利範圍第1項所述之方法,進一步包含:在移除該第一心軸線的該第二部分之前,形成犧牲硬遮罩於該第一阻擋遮罩上方,其中,該犧牲硬遮罩對於該第一蝕刻製程的蝕刻選擇性大於該第一阻擋遮罩對於該第一蝕刻製程的蝕刻選擇性。
  14. 如申請專利範圍第13項所述之方法,其中,該犧牲硬遮罩經配置成與該第一阻擋遮罩直接接觸。
  15. 如申請專利範圍第13項所述之方法,進一步包含:在移除該第一心軸線的該第二部分後,移除該犧牲硬遮罩及該第一阻擋遮罩;以及用第二蝕刻製程移除該硬遮罩層的該第一部分以形成第一溝槽與第二溝槽以及轉印該心軸切口至該硬遮罩層的第二部分。
  16. 如申請專利範圍第1項所述之方法,進一步包含: 在形成該第一阻擋遮罩之前,在該硬遮罩層之該條帶中形成非心軸切口。
  17. 如申請專利範圍第16項所述之方法,其中,在該硬遮罩層之該條帶中形成該非心軸切口包含:在該非心軸切口的位置處,形成第二阻擋遮罩於該硬遮罩層之該條帶的第一部分上方。
  18. 如申請專利範圍第17項所述之方法,其中,該硬遮罩層之該條帶之該第一部分線性配置在該硬遮罩層之該條帶的各個第二部分之間,且進一步包含:在形成該第二阻擋遮罩後,用第二蝕刻製程移除該硬遮罩層之該條帶的該第二部分以形成第一溝槽與第二溝槽,其中,該硬遮罩層的該第一部分在該第二蝕刻製程期間被該第二阻擋遮罩覆蓋且界定該非心軸切口。
  19. 如申請專利範圍第18項所述之方法,進一步包含:形成犧牲硬遮罩於該第二阻擋遮罩上方,其中,該犧牲硬遮罩對於該第二蝕刻製程的蝕刻選擇性大於該第二阻擋遮罩對於該第二蝕刻製程的蝕刻選擇性。
  20. 如申請專利範圍第1項所述之方法,進一步包含:在該第一心軸線中界定該心軸切口之前,形成側壁間隔體於該第一心軸線上。
TW108108905A 2018-04-17 2019-03-15 使用阻擋遮罩所形成之具有心軸切口的多重圖案化 TWI734970B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/954,736 US10395926B1 (en) 2018-04-17 2018-04-17 Multiple patterning with mandrel cuts formed using a block mask
US15/954,736 2018-04-17

Publications (2)

Publication Number Publication Date
TW201946155A TW201946155A (zh) 2019-12-01
TWI734970B true TWI734970B (zh) 2021-08-01

Family

ID=67700644

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108108905A TWI734970B (zh) 2018-04-17 2019-03-15 使用阻擋遮罩所形成之具有心軸切口的多重圖案化

Country Status (3)

Country Link
US (1) US10395926B1 (zh)
DE (1) DE102019203596B4 (zh)
TW (1) TWI734970B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417525B2 (en) * 2018-10-08 2022-08-16 Globalfoundries U.S. Inc. Multiple patterning with mandrel cuts defined by block masks
US11355342B2 (en) * 2019-06-13 2022-06-07 Nanya Technology Corporation Semiconductor device with reduced critical dimensions and method of manufacturing the same
EP3840034B1 (en) * 2019-12-19 2022-06-15 Imec VZW Method for producing nanoscaled electrically conductive lines for semiconductor devices
KR20220127417A (ko) 2021-03-10 2022-09-20 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
CN116504610B (zh) * 2023-06-21 2023-11-17 长鑫存储技术有限公司 掩模结构、图形形成方法及半导体结构的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201532224A (zh) * 2013-12-18 2015-08-16 Intel Corp 用於後段製程(beol)互連的有多色的光桶的自我對準通孔圖案化
TW201721292A (zh) * 2015-09-24 2017-06-16 東京威力科創股份有限公司 次解析度基板圖案化所用之蝕刻遮罩的形成方法
US20170358492A1 (en) * 2016-06-08 2017-12-14 International Business Machines Corporation Self aligned conductive lines
TW201806131A (zh) * 2016-04-28 2018-02-16 格羅方德半導體公司 用於半導體裝置之結合sadp鰭片及其製造方法
US9905424B1 (en) * 2017-04-24 2018-02-27 Globalfoundries Inc. Self-aligned non-mandrel cut formation for tone inversion

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8586478B2 (en) 2011-03-28 2013-11-19 Renesas Electronics Corporation Method of making a semiconductor device
US8850369B2 (en) 2012-04-20 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal cut process flow
US8658486B2 (en) * 2012-05-23 2014-02-25 International Business Machines Corporation Forming facet-less epitaxy with a cut mask
US8969163B2 (en) * 2012-07-24 2015-03-03 International Business Machines Corporation Forming facet-less epitaxy with self-aligned isolation
JP6127422B2 (ja) 2012-09-25 2017-05-17 セイコーエプソン株式会社 音声認識装置及び方法、並びに、半導体集積回路装置
US9177797B2 (en) 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9551923B2 (en) 2014-04-08 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Cut mask design layers to provide compact cell height
US9786545B1 (en) 2016-09-21 2017-10-10 Globalfoundries Inc. Method of forming ANA regions in an integrated circuit
US10002797B1 (en) * 2017-01-31 2018-06-19 Globalfoundries Inc. Chip integration including vertical field-effect transistors and bipolar junction transistors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201532224A (zh) * 2013-12-18 2015-08-16 Intel Corp 用於後段製程(beol)互連的有多色的光桶的自我對準通孔圖案化
US20150255284A1 (en) * 2013-12-18 2015-09-10 Robert L. Bristol Self-aligned via patterning with multi-colored photobuckets for back end of line (beol) interconnects
TW201721292A (zh) * 2015-09-24 2017-06-16 東京威力科創股份有限公司 次解析度基板圖案化所用之蝕刻遮罩的形成方法
TW201806131A (zh) * 2016-04-28 2018-02-16 格羅方德半導體公司 用於半導體裝置之結合sadp鰭片及其製造方法
US20170358492A1 (en) * 2016-06-08 2017-12-14 International Business Machines Corporation Self aligned conductive lines
US9905424B1 (en) * 2017-04-24 2018-02-27 Globalfoundries Inc. Self-aligned non-mandrel cut formation for tone inversion

Also Published As

Publication number Publication date
DE102019203596B4 (de) 2024-05-02
DE102019203596A1 (de) 2019-10-17
TW201946155A (zh) 2019-12-01
US10395926B1 (en) 2019-08-27

Similar Documents

Publication Publication Date Title
TWI734970B (zh) 使用阻擋遮罩所形成之具有心軸切口的多重圖案化
JP5562087B2 (ja) ビア構造とそれを形成するビアエッチングプロセス
TWI684244B (zh) 圖案化可變寬度金屬化線之方法
US10192780B1 (en) Self-aligned multiple patterning processes using bi-layer mandrels and cuts formed with block masks
TWI634593B (zh) 形成用於心軸及非心軸互連線之自對準連續性區塊之方法
US10636698B2 (en) Skip via structures
TWI742350B (zh) 具有層心軸之自對準多重圖案化製程
US9711447B1 (en) Self-aligned lithographic patterning with variable spacings
TWI727302B (zh) 具有藉由區塊圖案化形成之可變空間心軸切口的互連
TWI684243B (zh) 預間隔物自對準切口形成
TWI679742B (zh) 金屬化層級及其製造方法
TWI706511B (zh) 圖案化用於敷金屬之介電層之方法及相關結構
CN108091551B (zh) 自对准光刻图案化
US10319626B1 (en) Interconnects with cuts formed by block patterning
KR20230098237A (ko) 자기-정렬된 상단 비아
TW201939669A (zh) 線圖案化期間具自對準之先裁切方法
US20230136674A1 (en) Self-aligned double patterning (sadp) integration with wide line spacing
TWI661469B (zh) 修復的光罩結構及結果所致的底層圖案結構
US8692379B2 (en) Integrated circuit connector access region
CN113345857A (zh) 半导体元件及其制备方法
CN118098936A (zh) 半导体结构的制作方法、掩膜结构及半导体结构
TW201448118A (zh) 使用間隔物圖案轉印形成柵欄導體
KR20090069496A (ko) 반도체 소자의 금속 배선 형성 방법