TWI661469B - 修復的光罩結構及結果所致的底層圖案結構 - Google Patents

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Abstract

本發明所揭示內容係關於半導體結構，尤其係關於切割邊界結構及其製造方法。該方法包括：形成含有至少一半導體層與一覆蓋層的複數個圖案硬光罩疊層；去除該等複數個圖案硬光罩疊層之一第一圖案硬光罩疊層之一部分與一相鄰硬光罩疊層之一邊界；及在該相鄰硬光罩疊層之邊界上選擇性生長材料。

Description

修復的光罩結構及結果所致的底層圖案結構
本發明係關於半導體結構，尤其係關於修復的光罩結構及結果所致的底層圖案結構及其製造方法。
在半導體製造中，半導體晶片係一起製造在單晶圓上。這些晶片的製造通常涉及在該晶圓上形成數種不同結構，其中包括佈線線路、主動元件與背動元件。這些結構可使用習知的微影、蝕刻和沉積製程製造。
不過，半導體製造中的按比例縮放(scaling)可能有問題，尤其是超出10nm節點時。例如，在銅鑲嵌製程中，晶粒生長受限於其中沉積銅的窄溝槽。然而，隨著間距(pitch)大小持續縮短(例如，較接近一起)，在後續製程中圖案化(例如，切割(cut))該等金屬線路或其他結構變得越來越困難。例如，在該等間距縮短的情況下，切割金屬線路可能損傷相鄰金屬線路，尤其是因為在自對雙重圖案化(Self-aligned double patterning，SADP)或自對準四重圖案化(Self-aligned quadruple patterning，SAQP)之後沒有可用的自對準架構。
在本發明之態樣中，一種方法包含：形成含有至少一半導體 層與一覆蓋層的複數個圖案硬光罩疊層；去除該等複數個該等圖案硬光罩疊層之一第一圖案硬光罩疊層之一部分與一相鄰硬光罩疊層之一邊界；及在該相鄰硬光罩疊層之邊界上選擇性生長材料。
在本發明之態樣中，一種方法包含：形成包含夾在硬光罩層之間的半導體材料的材料疊層；圖案化該半導體材料上方的半導體材料和硬光罩層之部分以形成複數個光罩；將一圖案蝕刻到該半導體材料、與一第一光罩的所述半導體材料上方的硬光罩材料、與該等複數個光罩之相鄰光罩之一邊緣部分；在該邊緣的相鄰光罩之半導體材料處生長材料以修補該相鄰光罩；及將該第一光罩與該修補的相鄰光罩之圖案轉移到該半導體材料底層的硬光罩層。
在本發明之態樣中，一種結構，包含：一第一圖案光罩，其具有一切割特徵包含：一在底層材料上的第一硬光罩材料；一在所述第一硬光罩材料上的第一半導體材料；在所述半導體材料上的覆蓋材料；及一相鄰於所述第一圖案光罩的第二圖案光罩，其包含：該第一硬光罩材料；該第一半導體材料與一在所述第一硬光罩材料上的第二半導體材料；及在所述第一半導體材料與所述該第二半導體材料上的覆蓋材料。
10、10'、10"‧‧‧結構
12、24、36、48‧‧‧絕緣體材料
14‧‧‧金屬材料
14a、14b、14d‧‧‧金屬線路
14c‧‧‧金屬線路
14'a、14'b、14'c‧‧‧金屬線路
16‧‧‧第一硬光罩材料
18‧‧‧半導體材料
20‧‧‧覆蓋層
22a‧‧‧線路切割光罩
22b‧‧‧線路切割光罩
22c‧‧‧線路切割光罩
22d‧‧‧線路切割光罩
24‧‧‧絕緣體材料
26‧‧‧光阻材料
28‧‧‧圖案(開口)
30‧‧‧溝槽或切割
30a‧‧‧線路切割光罩
32‧‧‧選擇性生長材料
34‧‧‧阻障層
38‧‧‧半導體材料
40、40a、40b、40c‧‧‧虛置閘極結構
41‧‧‧鰭片結構或基材
42‧‧‧側壁間隙層
44‧‧‧磊晶源極/汲極區
46‧‧‧絕緣體材料
50‧‧‧平面
以下將藉由本發明之示例性具體實施例之非限制性範例，連同參考重要的複數個圖式以詳細說明本發明。
圖1顯示根據本發明之態樣的結構與各自製程。
圖2顯示除了其他特徵之外的根據本發明之態樣的個別線路切割光罩之間的空間內的絕緣體材料與各自製程。
圖3顯示除了其他特徵之外的根據本發明之態樣的線路切割光罩之圖案誤差與各自製程之剖面圖和俯視圖。
圖4顯示除了其他特徵之外的根據本發明之態樣的圖案誤 差上的磊晶材料與各自製程之剖面圖和俯視圖。
圖5顯示除了其他特徵之外的根據本發明之態樣的個別線路切割光罩之進一步圖案化與各自製程。
圖6顯示除了其他特徵之外的根據本發明之態樣的切割金屬線路與各自製程。
圖7顯示除了其他特徵之外的根據本發明之態樣的該等金屬線路上方的絕緣體材料與各自製程之剖面圖和俯視圖。
圖8至圖11顯示除了其他特徵之外的根據本發明所揭示內容之態樣的鰭狀切割以及各自製程。
圖12至圖16顯示除了其他特徵之外的根據本發明之態樣的閘極切割與各自製程。
本發明係關於半導體結構，尤其係，關於修補的光罩結構與使用該等光罩結構的生成圖案結構及其製造方法。更具體而言，本發明係關於用於製造金屬線路特徵(或其他結構)的光罩，其在使用削減(subtractive)蝕刻圖案化製程時不會呈現出邊界切割。在具體實施例中，本發明也針對該等結構本身(例如，金屬線路)、鰭片結構及/或閘極結構，其並未呈現出除可能在習知圖案化製程期間發生的邊界切割。
因此且有利地係，本發明提供自對準雙重圖案化(SADP)或自對準四重圖案化(SAQP)的線路切割邊界挑戰的解決方案。當使用極紫外光微影(Extreme ultraviolet lithography，EUV)光罩進行SADP時，本說明書說明的該等方法和生成結構也可在進一步按比例縮放的技術節點中實施。
例如，在具體實施例中，本說明書說明的該等製程使用選擇性生長材料(例如，SiGe)修補可能由於未對準該光阻開口而發生的硬光罩。在具體實施例中，該硬光罩可包含其他硬光罩材料及多晶矽；然而本說明 書考慮其他材料。在具體實施例中，選擇性SiGe生長可在後段製程中所需的低溫下提供。例如，該選擇性SiGe生長可發生在<400℃溫度，更具體而言，可發生在約375℃或以下低溫。這由於使用Si2H6和Ge2H6之來源氣體而成為可能。在具體實施例中，由於本說明書說明的其他實施(例如，鰭狀切割與閘極切割製程)不需要這樣的低溫，因此只有後段製程(BEOL)金屬製程需要該低溫SiGe生長。該等修補的光罩特徵隨後可用於圖案化底層特徵(例如，線路切割、鰭片結構等)，其可避免這樣的底層結構中的線路切割邊界誤差(其除此之外可能在習知製程的圖案化製程期間發生)。
本發明之所述切割邊界結構(例如，光罩和圖案半導體特徵件)可以使用多種不同工具的多種方式製造。不過，一般來說，該等方法和工具係用於形成具有微米和奈米等級尺寸的結構。用於製造本發明之該等切割邊界結構的方法(即技術)，已從積體電路(Integrated circuit，IC)技術導入。例如，該等切割邊界結構係建構在晶圓上，並在晶圓上方透過光微影成像製程圖案化的材料薄膜中實現。特別是，該等切割邊界結構之製造使用三種基本建構階段：(i)在基板上沉積材料薄膜、(ii)透過光微影成像在該等薄膜上方塗佈圖案光罩、及(iii)對該光罩選擇性蝕刻該等薄膜。
圖1顯示根據本發明之態樣的結構與各自製程。在具體實施例中，結構10包括一金屬材料14，其形成在底層絕緣體材料12上。在具體實施例中，金屬材料14可為任何導電材料，例如銅、鋁等。絕緣體材料12可為任何層間介電體材料，例如氧化物材料。可使用任何習知沉積製程(例如，化學氣相沉積(Chemical vapor deposition，CVD)製程)在絕緣體材料12上沉積金屬材料14。
請再參考圖1，材料之硬光罩疊層係沉積在金屬材料14上。在具體實施例中，該硬光罩疊層包含一第一硬光罩材料16(例如，SiN)、一半導體材料18(例如，多晶矽(poly)材料)與一覆蓋層20(例如，SiN)。熟習此領域技術者應可理解，覆蓋層20亦為一硬光罩。該等材料16、18、20 可使用習知CVD製程沉積。在具體實施例中，該等材料18、20係受到使用習知線路圖案化(例如，SADP或SAQP)的圖案化製程，從而產生個別線路切割光罩22a、22b、22c、22d(例如，圖案化光罩)。
如圖2所示，絕緣體材料24係沉積在該等個別線路切割光罩22a、22b、22c、22d之間的空間內，接著係一回蝕及/或化學機械拋光(Chemical mechanical polishing，CMP)。在具體實施例中，絕緣體材料24可為透過習知沉積製程(例如，CVD)所沉積的諸如氧化物材料的任何層間介電體材料。一光阻材料(例如，光罩)26係形成在絕緣體材料24上方。光阻材料26係暴露於能量(光)以形成圖案(開口)28。在具體實施例中，光阻材料26之開口28係對準線路切割光罩22c，並由於該等線路22b、22c之窄間距而部分重疊線路切割光罩22b。因此，如熟習此領域技術者顯然將可理解，光阻材料26具有疊置誤差。
在圖3中，該結構經歷蝕刻製程以去除線路切割光罩22c之一部分，由此在線路切割光罩22c之殘餘部分之間形成一溝槽或切割30。在具體實施例中，該蝕刻製程也將由於該疊置誤差而部分去除相鄰線路切割光罩22b之側面或邊緣部分，從而在其邊緣產生線路切割光罩30a之較窄部分，例如在線路切割光罩22b與絕緣體材料24之間形成空間。在具體實施例中，該蝕刻製程包括對該等線路22b、22c之材料(例如，材料18、20)的一選擇性化學處理(例如，反應性離子蝕刻(Reactive ion etching，RIE))。該光阻隨後可透過習知氧灰化製程或其他已知剝離劑去除。
如圖4所示，在該光阻去除之後，一選擇性生長材料32係生長在線路切割光罩22b之暴露、窄側或邊緣上。在具體實施例中，選擇性生長材料32係生長在半導體材料18(例如，多晶矽)上的磊晶半導體材料(例如，SiGe)。如具有通常技術者應理解，選擇性生長材料32將填充空間30a，使其成為線路切割光罩22b之一部分，因此將線路切割光罩22b修補成其原始圖案(寬度尺寸)，例如填充在透過先前蝕刻製程造成的線路切割光 罩22b中所形成之切割。在具體實施例中，該選擇性SiGe生長可在<400℃的溫度下發生，更具體而言在約375℃或以下之低溫。這由於使用Si2H6和Ge2H6之來源氣體而成為可能。
在圖5中，絕緣體材料24係使用習知蝕刻製程去除，如使用選擇性去除氧化物材料的化學處理的RIE。在去除該絕緣體材料之後，該等線路切割光罩22a、22b、22c、22d之圖案係轉移到光罩材料16。如圖5中所示，由於線路切割光罩22b之側面上的選擇性生長材料32，因此該整個圖案寬度可轉移到現在包含該等材料16、18、20、32的線路切割光罩22b中。
圖6顯示形成金屬線路14a、14b、14c、14d的金屬蝕刻製程。在具體實施例中，該等線路切割光罩22a、22b、22c、22d之圖案係轉移到金屬材料14，從而產生金屬線路14a、14b、14d(具有如圖7之俯視圖中代表性所示在線路14c中的切割)。該圖案化製程係習知蝕刻製程，例如使用選擇性去除材料14的化學處理的RIE。現應瞭解，該等金屬線路14a、14b、14c皆不會具有由於本說明書所說明處理的任何邊界切割或疊置誤差。
在圖7中，在去除該等線路切割光罩22a、22b、22c、22d之後，一阻障層34可沉積在該等金屬線路14a、14b、14c、14d上方。在具體實施例中，阻障層34為一諸如氮化物之絕緣阻障層。一絕緣體材料36係沉積在阻障層34上，接著係CMP製程。在具體實施例中，絕緣體材料36可為任何低k值介電體材料(例如，層間介電體材料)。
圖8至圖11顯示除了其他特徵之外的根據本發明之態樣的鰭狀切割與各自製程。圖8至圖11所示的該等製程階段類似於圖1至圖7所示；然而，取代一底層金屬材料，圖8至圖11顯示一用於形成鰭片結構(包括一切割鰭片結構)的底層半導體材料38。特別是，在圖8中，結構10'包括一半導體材料38，其可由包括但不限於Si、SiGe、SiGeC、SiC、GaAs、InAs、InP及其他III/V族或II/VI族化合物半導體的任何合適材料組成。
一硬光罩疊層係沉積在該金屬材料上。在具體實施例中，該硬光罩疊層包含第一硬光罩材料16(例如，SiN)、半導體材料18(例如，多晶材料)與另一硬光罩材料20(例如，SiN)。該等材料16、18、20可使用習知CVD製程沉積。該等材料18、20係受到使用習知線路圖案化(例如，SADP或SAQP)的圖案化製程，從而產生個別線路切割光罩22a、22b、22c。一絕緣體材料24係沉積在該等個別線路切割光罩22a、22b、22c之間的空間內，接著係回蝕及/或化學機械拋光(CMP)。在具體實施例中，絕緣體材料24可為透過習知沉積製程(例如，CVD)沉積的諸如氧化物材料的任何層間介電體材料。
請即重新參考圖8，一光阻材料(例如，光罩)26係形成在絕緣體材料24上方。光罩26係暴露於能量(光)以形成圖案(開口)28。在具體實施例中，開口28係對準線路切割光罩22b，並由於該等光罩22a、22b之窄間距而部分重疊線路切割光罩22a。因此，如熟習此領域技術者應瞭解，光罩26具有一疊置誤差。
該結構經歷蝕刻製程以去除線路切割光罩22b之一部分，藉此在線路切割光罩22b之殘餘部分之間形成一溝槽或切割30。在具體實施例中，該蝕刻製程也將由於該疊置誤差而部分去除線路切割光罩22a之側面或邊緣部分，從而在其邊緣產生一較窄線路切割光罩30a，例如在線路切割光罩22b與絕緣體材料24之間形成空間。在具體實施例中，該蝕刻製程具有對該等線路22b、22c之材料(例如，材料18、20)的選擇性化學處理(例如，反應性離子蝕刻(RIE))。該光阻隨後可透過習知氧灰化製程或其他已知剝離劑去除。
如圖9所示，在該光阻去除之後，選擇性生長材料32係生長在線路切割光罩22a之窄側或邊緣上。在具體實施例中，選擇性生長材料32係生長在半導體材料18(例如，多晶矽)上的SiGe，其將填充空間30a，使其成為線路切割光罩22a之一部分，因此將線路切割光罩22a修補成其原 始寬度(尺寸)。在具體實施例中，該選擇性SiGe生長可發生在400℃以上溫度。或者，如以上所說明，該選擇性SiGe生長可發生在400℃以下溫度。
在圖10中，絕緣體材料24係使用習知蝕刻製程去除，例如使用選擇性去除氧化物材料的化學處理的RIE。在去除該絕緣體材料之後，線路切割光罩22a、線路切割光罩22b之殘餘部分與線路切割光罩22c之圖案係轉移到光罩材料16。如圖10所示，由於線路切割光罩22b之側面上的選擇性生長材料32，因此該整個圖案寬度可轉移到現在包含該等材料16、18、20、32的線路切割光罩22a中。
圖11顯示形成鰭狀線路14'a、14'b、14'c的半導體蝕刻製程。在具體實施例中，該等線路切割光罩22a、22b、22d之圖案係轉移到半導體材料38，從而產生金屬線路14'a、14'b、14'c。該圖案化製程為一習知蝕刻製程，例如使用選擇性去除材料38的化學處理的RIE。現應瞭解，該等鰭狀物14'a、14'b、14'c不具有由於本說明書描述處理的任何切割或疊置誤差。任何光罩材料現可使用習知剝離劑去除。
圖12至圖16顯示除了其他特徵之外的根據本發明之態樣的閘極切割與各自製程。在具體實施例中，結構10"包括虛置閘極結構40，其由例如犧牲材料組成。例如，該等虛置閘極結構40可形成在鰭片結構或基材41(以下鰭片結構)上方。該等虛置閘極結構40包括側壁間隙層42(例如，低k值介電體材料)。該等虛置閘極結構40與側壁間隙層42可使用習知CMOS技術(例如，沉積和圖案化)形成，使得對熟諳本發明具體實施例的一般技術者無需進一步解說。磊晶源極/汲極區44係設置相鄰在該等鰭片結構41中的該等虛置閘極結構40。絕緣體材料46例如係設置在該等虛置閘極結構40之間。絕緣體材料46可為使用習知CVD製程沉積的任何層間介電體材料(例如，氧基材料)。
類似於前述，一硬光罩材料16(例如，SiN)、半導體材料18(例如，多晶材料)與另一硬光罩材料20(例如，SiN)可形成在該等虛置閘極 結構40上方。該等材料16、18、20可使用習知CVD製程沉積，接著係CMP製程。
請即參考圖13，一光阻材料(例如，光罩)係形成在絕緣體材料46與硬光罩材料20上方。該光罩係暴露於能量(光)以形成圖案(開口)。在具體實施例中，該開口係對準虛置閘極結構40b，並由於該等虛置閘極結構之窄間距而部分重疊虛置閘極結構40a。因此，如熟習此領域技術者顯然將可理解，該光罩具有一疊置誤差。該結構經歷蝕刻製程以去除虛置閘極結構40b之光罩材料18、20之一部分(留下光罩材料16)。此蝕刻製程也由於該疊置誤差而去除虛置閘極結構40a之光罩材料18、20之一部分，從而產生溝槽或空間30a。在具體實施例中，該蝕刻製程具有對該等光罩材料18、20的選擇性化學處理(例如，反應性離子蝕刻(RIE))。該光阻隨後可透過習知氧灰化製程或其他已知剝離劑去除。
如圖13中所示，在該光阻去除之後，一選擇性生長材料32係生長在虛置閘極結構40a上方的光罩材料18之窄側或邊緣上。在具體實施例中，選擇性生長材料32為一生長在半導體材料18(例如，多晶矽)上的磊晶半導體材料(例如，SiGe)，其將填充空間30a，使其成為虛置閘極結構40a之一部分，結果使該光罩材料回到其原始寬度(尺寸)。在具體實施例中，該選擇性SiGe生長可發生在400℃以上的溫度。或者，如以上所說明，該選擇性SiGe生長可發生在400℃以下的溫度。
在圖14中，虛置閘極結構40b上方的光罩材料16係使用習知蝕刻製程去除，例如使用選擇性去除光罩材料16的化學處理的RIE。在此階段，虛置閘極結構40b上方的暴露光罩材料20也將去除，從而留下光罩材料18與選擇性生長材料32。
在圖15中，虛置閘極結構40b中的切割延伸到鰭片結構41中。在具體實施例中，該切割係透過類似於本說明書已說明者的蝕刻製程提供。如此，一溝槽或開口46係形成在該等殘餘虛置閘極結構40a、40c 之間，延伸到鰭片結構41中。光罩材料18與選擇性生長材料32也可在該蝕刻製程期間去除。
在圖16中，一絕緣體材料48係沉積在開口46內。絕緣體材料48可為一透過習知沉積製程(例如，CVD)沉積的氧化物材料。在沉積絕緣體材料48之後，該整個結構可經歷CMP製程以形成平面50。光罩材料18可保留，用作為該等虛置閘極結構(與任何其他閘極結構)的覆蓋材料。
如以上所說明的(該等)方法係用於製造積體電路晶片。該等生成積體電路晶片可由該製造者以原始晶圓形式(即是，如一具有多個未封裝晶片的單晶圓)、如一裸晶粒或以一封裝形式分布。在後者情況下，該晶片係以單晶片封裝(例如具有貼附於母板或其他較高層載體的引線的塑料載體)或以多晶片封裝(例如具有表面內連線或埋入式內連線任一者或兩者的陶瓷載體)進行封固。在任何情況下，該晶片隨後與其他晶片、分立電路元件及/或其他信號處理裝置整合，成為以下的一部分：(a)中間產品(例如母板)；或(b)一最終產品。該最終產品可為包括積體電路晶片的任何產品，範圍從玩具和其他低階應用到具有顯示器、鍵盤或其他輸入裝置、與中央處理器的先進電腦產品。
本發明之各種具體實施例之說明已為了例示之目的而描述，但不意欲全面性或限於所揭示的具體實施例。許多修飾例和變化例對具有通常技術者而言應為顯而易見，而不悖離該等所說明的具體實施例之範疇與精神。本說明書使用的術語係選擇成最佳解說具體實施例的原理、市場上使用技術的實際應用或技術改進，或讓此領域其他一般技術者能理解本說明書揭示的具體實施例。

Claims (20)

  1. 一種半導體結構的製造方法，包含：形成含有至少一半導體層與一覆蓋層的複數個圖案硬光罩疊層；去除該等複數個圖案硬光罩疊層之一第一圖案硬光罩疊層之一部分與一相鄰硬光罩疊層之一邊界；及在該相鄰硬光罩疊層之邊界上選擇性生長材料。
  2. 如申請專利範圍第1項所述之方法，其中該材料為選擇性生長在該半導體層上以修補該相鄰硬光罩疊層之邊界的磊晶材料。
  3. 如申請專利範圍第1項所述之方法，其更包含圖案化複數個圖案硬光罩疊層下面的材料。
  4. 如申請專利範圍第3項所述之方法，其中該圖案化為一金屬線路的切割。
  5. 如申請專利範圍第3項所述之方法，其中該圖案化為一鰭片結構中的切割。
  6. 如申請專利範圍第3項所述之方法，其中該圖案化係一閘極結構之一特徵。
  7. 如申請專利範圍第1項所述之方法，其中該等複數個圖案硬光罩疊層係透過在底層材料上層疊硬光罩材料、在該硬光罩材料上層疊該半導體層並在該半導體層上方層疊該覆蓋層形成，接著係一蝕刻製程以去除該第一圖案硬光罩疊層之部分。
  8. 如申請專利範圍第7項所述之方法，其中該蝕刻也去除該相鄰圖案硬光罩疊層之邊界。
  9. 如申請專利範圍第7項所述之方法，其中該第一圖案硬光罩疊層之部分為一轉移到所述底層材料的切割。
  10. 如申請專利範圍第9項所述之方法，其中該邊界為相鄰於該切割的相鄰圖案硬光罩疊層之一邊緣或側面。
  11. 一種半導體結構的製造方法，包含：形成包含夾在硬光罩層之間的半導體材料之材料疊層；圖案化該半導體材料上方的半導體材料和硬光罩層之部分以形成複數個光罩；將一圖案蝕刻到該等複數個光罩之一第一光罩之半導體材料與一相鄰光罩之一邊緣部分上方的半導體材料與硬光罩材料中；在該邊緣的相鄰光罩之半導體材料生長材料以修補該相鄰光罩；及將該第一光罩與該修補的相鄰光罩之圖案轉移到該半導體材料底層的硬光罩層。
  12. 如申請專利範圍第11項所述之方法，其更包含將包括該修補的相鄰光罩的該等複數個光罩之圖案轉移到該底層材料。
  13. 如申請專利範圍第12項所述之方法，其中該底層材料為金屬材料，並且該第一光罩之圖案化將至少一切割形成到該金屬材料之一金屬線路中。
  14. 如申請專利範圍第12項所述之方法，其中該底層材料為鰭片材料，並且該第一光罩之圖案化將至少一切割形成到該鰭片材料之一鰭片結構中。
  15. 如申請專利範圍第12項所述之方法，其中該底層材料為閘極材料。
  16. 如申請專利範圍第12項所述之方法，其中該生長在所述半導體材料上的材料為磊晶材料。
  17. 如申請專利範圍第16項所述之方法，其中該磊晶材料為選擇性生長在相鄰於在該第一光罩中形成一切割之所述相鄰光罩的暴露半導體材料上的SiGe。
  18. 如申請專利範圍第16項所述之方法，其中在該蝕刻圖案之前，該磊晶材料將該相鄰光罩修補成其圖案形狀。
  19. 一種半導體結構，其包含：一第一圖案光罩，其具有一切割特徵包含：第一硬光罩材料，其在底層材料上；一第一半導體材料，其在該第一硬光罩材料上；覆蓋材料，其在該半導體材料上；及一第二圖案光罩，其相鄰於該第一圖案光罩，其包含：該第一硬光罩材料；該第一半導體材料與一第二半導體材料，其在該第一硬光罩材料上；及該覆蓋材料，其在該第一半導體材料與該第二半導體材料上。
  20. 如申請專利範圍第19項所述之結構，其中該第二半導體材料為SiGe。
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