KR100953034B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계와, 상기 게이트 전극막의 측벽에 보호막을 형성하는 단계, 및 노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자 및 이의 제조 방법을 제공한다.
게이트 패턴, 게이트 전극, 캡핑
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
일반적으로 50nm 이하의 반도체 소자에서는 게이트 전극막으로 텅스텐 실리사이드(Wsix)막을 사용할 경우 텅스텐 실리사이드(Wsix)막 자체의 비저항이 높아 워드라인의 저항(Rs)이 증가하여 프로그램 속도 및 독출 속도가 저하하게 된다. 이를 해결하기 위해서는 텅스텐 실리사이드(Wsix)막의 두께를 증가시켜야 하나 이는 워드라인의 패터닝 공정이 어렵고 워드라인들을 전기적으로 분리시키는 소자 분리막 내에 보이드(Void)가 발생할 수 있다. 따라서 텅스텐 실리사이드(Wsix)막 보다 비저항이 낮은 텅스텐(W)막을 사용하여 게이트 전극막을 형성하는 방법이 연구중이다.
그러나 텅스텐막은 열공정에 의해 쉽게 산화되고, 세정 공정시 세정 용액에 의해 쉽게 부식되거나 산화되어 용해되므로 후속 공정의 제약이 많다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 게이트 패턴 형성 공정시 게이트 전극막을 패터닝 한 후, 게이트 전극막의 노출된 표면 즉, 게이트 전극막의 측벽을 보호막으로 감싸 후속 열공정, 세정 공정 및 식각 공정시 게이트 전극막이 산화되는 것을 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자는 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막, 및 상기 게이트 전극막 측벽에 형성된 보호막을 포함한다.
상기 보호막은 질화막이다. 상기 보호막은 질화막 및 산화막으로 구성된 이중막으로 형성할 수 있다. 상기 질화막의 두께는 20Å 내지 100Å이다. 상기 산화막의 두께는 20Å 내지 150Å이다. 상기 게이트 전극막은 텅스텐(W)으로 구성된다.
본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계와, 상기 게이트 전극막의 측벽에 보호막을 형성하는 단계, 및 노출된 상기 제 2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함한다.
상기 보호막은 질화막 및 산화막의 이중막으로 형성한다. 상기 질화막의 두께는 20Å 내지 100Å으로 형성하며, 상기 산화막의 두께는 20Å 내지 150Å으로 형성한다.
상기 게이트 전극막을 형성한 후, 하드 마스크 패턴을 형성하는 단계를 더 포함한다.
상기 제1 도전막 및 제2 도전막은 폴리 실리콘막으로 형성한다. 상기 유전체막은 제1 산화막, 질화막, 및 제2 산화막으로 구성된 ONO 구조로 형성한다.
상기 게이트 전극막은 텅스텐(W)으로 형성한다.
본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 게이트 전극막, 및 하드 마스크 패턴을 순차적으로 적층하는 단계와, 상기 하드 마스크 패턴을 이용한 식각 공정을 실시하여 상기 게이트 전극막을 패터닝하는 단계와, 후속 공정에 의한 상기 게이트 전극막의 산화 및 수소 이온 침투를 억제하기 위하여 상기 게이트 전극막 측벽에 제1 보호막을 형성하는 단계와, 상기 유전체막의 식각 공정시 상기 제1 보호막의 식각 손상을 방지하기 위하여 상기 제1 보호막의 표면에 제2 보호막을 형성하는 단계, 및 노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함한다.
상기 제1 보호막은 질화막으로 형성한다. 상기 제2 보호막은 산화막으로 형성한다.
상기 제1 보호막의 두께는 20Å 내지 100Å으로 형성하며, 상기 제2 보호막의 두께는 20Å 내지 150Å으로 형성한다.
본 발명의 일실시 예에 따르면, 반도체 소자의 게이트 패턴 형성 공정시 게이트 전극막을 패터닝 한 후, 게이트 전극막의 노출된 표면 즉, 게이트 전극막의 측벽을 보호막으로 감싸 후속 열공정, 세정 공정 및 식각 공정시 게이트 전극막이 산화되는 것을 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.
또한 보호막을 질화막 및 산화막으로 구성된 이중막으로 형성함으로써, 후속 유전체막 식각 공정시 보호막의 식각 손상을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 6은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 게이트 전극막(105), 및 하드 마스크막(106)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 게이트 전극막(105)은 텅스텐(W)막으로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
도면으로 도시되지 않았지만, 콘트롤 게이트용 도전막(104)을 형성한 후, 게이트 전극막(105)을 형성하기 전에 확산 방지막을 형성하는 것이 바람직하다.
도 3을 참조하면, 하드 마스크막 상에 포토 레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 이용한 식각 공정을 실시한다. 즉, 하드 마스크막을 패터닝하여 하드 마스크 패턴(106A)을 형성한다.
이 후, 하드 마스크 패턴(106A)을 식각 마스크로 이용하는 식각 공정을 실시 하여 게이트 전극막(105)을 패터닝한다. 이때 식각 공정시 콘트롤 게이트용 도전막(104)의 상부가 노출되도록 실시하는 것이 바람직하다.
도 4를 참조하면, 패터닝된 게이트 전극막(105) 및 하드 마스크 패턴(106A)을 포함한 전체 구조 상에 보호막(107)을 형성한다. 보호막(107)은 질화막만으로 형성되는 단일막으로 형성가능하나, 질화막(107A), 및 산화막(107B)으로 구성된 이중막으로 형성하는 것이 바람직하다.
질화막(107A)은 20Å 내지 100Å의 두께로 형성하는 것이 바람직하다. 산화막(107B)은 20Å 내지 150Å의 두께로 형성하는 것이 바람직하다.
도 5a 및 도 5b는 질화막 두께에 따른 텅스텐막의 산화도 및 침투도의 증감을 나타내는 그래프이다.
도 5a 및 도 5b를 참조하면, 도 4의 보호막(107)을 질화막으로 형성할 경우, 질화막은 후속 열공정에 의한 게이트 전극막(텅스텐)의 산화 및 수소 이온(H+)의 침투를 효과적으로 방지하기 위해선 일정 두께 이상으로 증착되어야 한다. 또한 질화막은 후속 유전체막(103) 식각 공정시 식각 선택비가 높아 식각 손상을 받게 되어 이를 방지 하기 위해서 두께를 증가시켜야 한다. 이로 인하여 게이트 패턴 사이의 거리가 좁아지게 되어 소자의 집적도가 감소할 수 있다. 이를 위해 도 4에 도시된 바와 같이 보호막(107)을 질화막(107A), 및 산화막(107B)으로 구성된 이중막으로 형성하는 것이 바람직하다. 즉, 산화막(107B)이 질화막(107A)의 식각 손상을 방지하여 질화막(107A)의 두께를 유지할 수 있다.
도 6을 참조하면, 식각 공정을 실시하여 콘트롤 게이트용 도전막(104) 상부 및 하드 마스크 패턴(106A) 상부에 형성된 보호막(107)을 제거한다. 즉, 게이트 전극막(105)의 측벽에 보호막(107)을 잔류시킨다.
이 후, 노출되는 콘트롤 게이트용 도전막(104), 유전체막(103), 및 플로팅 게이트용 도전막(101)을 식각하여 반도체 소자의 게이트 패턴을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 6은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 5a 및 도 5b는 질화막 두께에 따른 텅스텐막의 산화도 및 침투도의 증감을 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 게이트 전극막
106 : 하드 마스크막 107 : 보호막
Claims (19)
- 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막; 및상기 게이트 전극막 측벽에 형성된 이중 구조의 보호막을 포함하는 반도체 소자.
- 삭제
- 제 1 항에 있어서,상기 보호막은 질화막 및 산화막으로 구성된 반도체 소자.
- 제 3 항에 있어서,상기 질화막의 두께는 20Å 내지 100Å인 반도체 소자.
- 제 3 항에 있어서,상기 산화막의 두께는 20Å 내지 150Å인 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극막은 텅스텐(W)으로 구성된 반도체 소자.
- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계;상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계;상기 게이트 전극막의 측벽에 이중막으로 구성된 보호막을 형성하는 단계; 및노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 보호막은 질화막 및 산화막으로 형성하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 질화막의 두께는 20Å 내지 100Å으로 형성하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 산화막의 두께는 20Å 내지 150Å으로 형성하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 게이트 전극막을 형성한 후, 하드 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제1 도전막 및 제2 도전막은 폴리 실리콘막으로 형성하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 유전체막은 제1 산화막, 질화막, 및 제2 산화막으로 구성된 ONO 구조로 형성하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 게이트 전극막은 텅스텐(W)으로 형성하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 게이트 전극막, 및 하드 마스크 패턴을 순차적으로 적층하는 단계;상기 하드 마스크 패턴을 이용한 식각 공정을 실시하여 상기 게이트 전극막을 패터닝하는 단계;후속 공정에 의한 상기 게이트 전극막의 산화 및 수소 이온 침투를 억제하기 위하여 상기 게이트 전극막 측벽에 제1 보호막을 형성하는 단계;상기 유전체막의 식각 공정시 상기 제1 보호막의 식각 손상을 방지하기 위하여 상기 제1 보호막의 표면에 제2 보호막을 형성하는 단계; 및노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 제1 보호막은 질화막으로 형성하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 제2 보호막은 산화막으로 형성하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 제1 보호막의 두께는 20Å 내지 100Å으로 형성하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 제2 보호막의 두께는 20Å 내지 150Å으로 형성하는 반도체 소자의 제조 방법.
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