JP2003068878A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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silicon
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Yutaka Kujirai
裕 鯨井
Kosuke Okuyama
幸祐 奥山
Kazuhiro Hata
和博 秦
Shizunori Oyu
静憲 大湯
Akira Nagai
亮 永井
Hiroyuki Uchiyama
博之 内山
Takahiro Kumochi
隆宏 熊内
Teruyuki Ichinose
晃之 一瀬
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NEC Corp
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Abstract

(57)【要約】 【課題】 ＭＩＳＦＥＴのポリメタルゲートを構成する
金属の汚染を低減することによりリーク電流の低減を図
る。 【解決手段】 ｐ型ウエル３(半導体基板）上のゲート
絶縁膜８上に堆積された多結晶シリコン膜９ａ、ＷＮ膜
９ｂ、Ｗ膜９ｃおよびキャップ絶縁膜１０ａのうち、キ
ャップ絶縁膜１０ａ、Ｗ膜９ｃおよびＷＮ膜９ｂをエッ
チングし、さらに、その下層の多結晶シリコン膜９ａを
オーバーエッチングし、、これらの膜の側壁にサイドウ
ォール膜ＳＷを形成し、このサイドウォール膜ＳＷをマ
スクに、多結晶シリコン膜９ａをエッチングした後、酸
化性雰囲気下で熱処理することにより、多結晶シリコン
膜９ａの側壁にライト酸化膜１１ａを形成する。その結
果、Ｗやその酸化物によるゲート絶縁膜８上の汚染を低
減することができ、これらの物質が半導体基板（ｐ型ウ
エル３）中に拡散し、リーク電流が増加することを防止
することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、微細なＭＩＳＦＥ
Ｔ(Metal Insulator Semiconductor Field Effect Tran
sistor）のゲート構造およびその製造に適用して有効な
技術に関するものである。
【０００２】
【従来の技術】ＭＩＳＦＥＴのゲート電極の低抵抗化を
図るため、多結晶シリコン膜上にタングステン等の高融
点金属を積層した、いわゆるポリメタルゲートが採用さ
れている。
【０００３】一方、ゲート電極のエッチングの際、ゲー
ト電極下部のゲート絶縁膜もエッチングされてしまい、
ゲート絶縁膜の耐圧が低下することから、ゲート電極側
壁に熱酸化膜を形成する、いわゆるライト酸化処理が行
われている。
【０００４】例えば、特開２００１−３６０７２号公報
には、ポリメタルゲートを構成する金属層の側壁を保護
することにより金属層の酸化等を防止する技術が開示さ
れている。
【０００５】また、例えば、特開平１１−２６１０５９
号公報には、トランジスタのポリメタルゲートを構成す
る金属の露出部をＬＰＣＶＤ−ＨＴＯまたはＳｉＮ９で
皮膜した後、その下のポリシリコン膜３の加工を行い、
低抵抗で、金属汚染のないトランジスタを形成する技術
が開示されている。
【０００６】また、J.W.Jung et al．IEDM 2000 pp
365-368 "A fully working 0.14umDRAM technology wi
th polymetal(W/WNx/Poly-Si)gate"には、Ｗ／ＷＮXお
よびpoly−Ｓｉからなるゲート電極のエッチング後のＨ
2ＳＯ4と純水を用いた洗浄技術が記載されている。
【０００７】
【発明が解決しようとする課題】本発明者らは、情報転
送用ＭＩＳＦＥＴと、これに直列に接続された情報蓄積
用容量素子(キャパシタ）とを有するＤＲＡＭ(Dynamic
Random Access Memory）の研究、開発に従事しており、
情報転送用ＭＩＳＦＥＴのゲート電極に、従来のポリサ
イドゲートと比較し、低抵抗化が図れるポリメタルゲー
ト電極の採用を検討している。
【０００８】しかしながら、このようなポリメタルゲー
ト構造を採用した製品について、リーク電流が増加する
という傾向が見られた。その結果、リーク電流値の制約
の大きい製品に関しては、ポリメタルゲートの採用が困
難となっていた。
【０００９】そこで、本発明者らは、このようなリーク
電流の増大について鋭意検討した結果、追って詳細に説
明するようにポリメタルゲートを構成する金属の半導体
基板中への拡散(金属の汚染）がその原因ではないかと
の結論に達した。
【００１０】本発明の目的は、ポリメタルゲートを構成
する金属の汚染を低減することによりＭＩＳＦＥＴのリ
ーク電流の低減を図ることにある。
【００１１】また、本発明の他の目的は、ＭＩＳＦＥＴ
のリーク電流を低減させることにより、ＭＩＳＦＥＴを
有するメモリセルのリテンション特性を向上させること
にある。
【００１２】また、本発明の他の目的は、ＭＩＳＦＥＴ
のリーク電流を低減させることにより、ＭＩＳＦＥＴを
有する半導体集積回路装置の性能を向上させることにあ
る。また、この半導体集積回路装置の歩留まりを向上さ
せることにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】(１）本発明の半導体集積回路装置の製造
方法は、半導体基板上の第１絶縁膜上に堆積されたシリ
コン膜、高融点金属膜および第２絶縁膜を、第１絶縁膜
が露出しないように第２絶縁膜、高融点金属膜および所
定の厚さのシリコン膜をエッチング除去した後、シリコ
ン膜の側壁および高融点金属膜の側壁に選択的に第３絶
縁膜を形成し、第３絶縁膜から露出した部分のシリコン
膜を除去した後、シリコン膜表面を酸化性雰囲気で熱処
理するものである。
【００１６】(２）また、本発明の半導体集積回路装置
は、半導体基板の主面に形成された第１絶縁膜と、第１
絶縁膜上に形成され、前記第１絶縁膜に接する部分に第
１側壁を有し、前記第１絶縁膜から離れた位置に第２側
壁を有するシリコン膜と、前記シリコン膜上に形成さ
れ、第３側壁を有する高融点金属膜と、前記第２及び第
３側壁を覆う第２絶縁膜と、前記第１絶縁膜と前記第２
絶縁膜との間に位置し、前記第１側壁を覆う第３絶縁膜
と、を有するものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１８】本発明の実施の形態であるＤＲＡＭの製造
方法を図１〜図１８を用いて工程順に説明する。
【００１９】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板１をエッチングすることにより深さ３５０
nm程度の素子分離溝を形成する。
【００２０】その後、半導体基板１を約１０００℃で熱
酸化することによって、溝の内壁に膜厚１０nm程度の薄
い酸化シリコン膜５ａを形成する。この酸化シリコン膜
５ａは、溝の内壁に生じたドライエッチングのダメージ
を回復すると共に、次の工程で溝の内部に埋め込まれる
酸化シリコン膜５ｂと半導体基板１との界面に生じるス
トレスを緩和するために形成する。
【００２１】次に、溝の内部を含む半導体基板１上にＣ
ＶＤ(Chemical Vapor deposition）法で膜厚４５０〜５
００nm程度の酸化シリコン膜５ｂを堆積し、化学的機械
研磨(ＣＭＰ；Chemical Mechanical Polishing）法で溝
の上部の酸化シリコン膜５ｂを研磨し、その表面を平坦
化することにより素子分離２を形成する。
【００２２】この素子分離２を形成することにより、図
２に示すような、素子分離２によって周囲を囲まれた細
長い島状の活性領域(Ｌ）が同時に形成される。これら
の活性領域(Ｌ）のそれぞれには、例えば、ソース、ド
レインの一方を共有する情報転送用ＭＩＳＦＥＴＱｓが
２個ずつ形成される。図１は、例えば、図２のＡ−Ａ断
面に対応する。
【００２３】次に、半導体基板１にｐ型不純物(ホウ
素）をイオン打ち込みした後、約１０００℃の熱処理で
上記不純物を拡散させることによって、半導体基板１に
ｐ型ウエル３を形成する(図１参照）。
【００２４】次に、図３に示すように、フッ酸系の洗浄
液を用いて半導体基板１(ｐ型ウエル３）の表面をウェ
ット洗浄した後、約８００℃の熱酸化でｐ型ウエル３の
表面に膜厚６nm程度の清浄なゲート絶縁膜８を形成す
る。
【００２５】次に、ゲート絶縁膜８の上部にリン(Ｐ）
をドープした膜厚７０nm程度の低抵抗多結晶シリコン膜
９ａをＣＶＤ法で堆積する。続いて、その上部にスパッ
タリング法で膜厚５nm程度のＷＮ(窒化タングステン）
膜９ｂと、膜厚８０nm程度のＷ(タングステン）膜９ｃ
とを堆積し、さらにその上部にＣＶＤ法で膜厚２００nm
程度の窒化シリコン膜１０を堆積する。なお、ＷＮ膜９
ｂは、多結晶シリコン膜９ａとＷ膜９ｃとが不所望のシ
リサイド層を形成することを防止するために形成する。
また、ここでは、Ｗ膜９ｃを用いたが、例えば、Ｔｉ
(チタン）膜等の他の高融点金属膜を用いてもよい。
【００２６】次に、図４に示すように、フォトレジスト
膜(図示せず）をマスクにして窒化シリコン膜１０をド
ライエッチングすることにより、ゲート電極を形成する
領域に窒化シリコン膜よりなるキャップ絶縁膜１０ａ形
成する。次いで、キャップ絶縁膜１０ａ上に残存するレ
ジスト(図示せず）を除去する。
【００２７】次に、キャップ絶縁膜１０ａをマスクにし
てＷ膜９ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜９ａを
ドライエッチングすることにより、これらの膜を有する
ゲート電極９（ワード線ＷＬ）を形成するのであるが、
このゲート電極９の形成工程を図５〜図１３を参照しな
がら詳細に説明する。なお、これらの図は、前述のキャ
ップ絶縁膜１０ａ近傍の拡大図である。
【００２８】まず、図５に示すように、キャップ絶縁膜
１０ａをマスクにしてＷ膜９ｃおよびＷＮ膜９ｂをドラ
イエッチングし、さらに、多結晶シリコン膜９ａを１０
〜４０ｎｍ程度オーバーエッチングする。なお、この際
の多結晶シリコン膜９ａのエッチング量は、後述するラ
イト酸化膜形成工程において、多結晶シリコン膜９ａが
残存し、半導体基板１(ゲート絶縁膜８）が露出しない
範囲で適宜調整することができる。
【００２９】この多結晶シリコン膜９ａを半導体基板１
(ゲート絶縁膜８）上に残存させる理由について以下に
述べる。
【００３０】例えば、図１９に示すように、キャップ絶
縁膜１０ａをマスクにしてＷ膜９ｃ、ＷＮ膜９ｂおよび
多結晶シリコン膜９ａのすべてをエッチングしてしまう
と、ゲート絶縁膜８が露出してしまう。また、この後
は、多結晶シリコン膜９ａの側壁に、図２０に示すよう
なライト酸化膜２１１ａを形成する工程や、半導体基板
１上に窒化シリコン膜を形成する工程があり、これらの
工程によって、ゲート絶縁膜８上にＷやＷの酸化物(例
えば、ＷＯ3）Ｐが付着する。特に、ライト酸化膜２１
１ａの形成は、酸化性雰囲気下で行われるため、昇華し
たＷ(金属）と酸素とが反応し、Ｗの酸化物が生じやす
い。ゲート絶縁膜８上に付着したＷやＷの酸化物Ｐは、
その後のイオン注入工程や熱処理工程により半導体基板
１中に拡散し、リーク電流の原因となってしまう(図２
１）。
【００３１】しかしながら、本実施の形態においては、
ゲート絶縁膜８上に多結晶シリコン膜９ａを残存させ、
さらに、後述するように、半導体基板１(ゲート絶縁膜
８）が露出する前に、Ｗ膜９ｃおよびＷＮ膜９ｂの側壁
をサイドウォール膜ＳＷで覆ったので、ライト酸化膜形
成工程において、ゲート絶縁膜８上の金属汚染を低減す
ることができる。その結果、情報転送用ＭＩＳＦＥＴＱ
ｓのリーク電流の低減を図ることができる。以上のこと
からＤＲＡＭメモリセルのリテンション特性を向上させ
ることができる。
【００３２】次いで、図６に示すように、半導体基板１
上にＬＰＣＶＤ(Low Pressure Chemical Vapor Deposit
ion）法で膜厚１０〜２０nm程度の窒化シリコン膜(Ｓｉ
Ｎ）を堆積し、異方的にエッチングすることによって、
前述のドライエッチングにより露出したＷ膜９ｃ、ＷＮ
膜９ｂおよび多結晶シリコン膜９ａの側壁にサイドウォ
ール膜(絶縁膜）ＳＷを形成する。このＬＰＣＶＤ法に
よれば、微細な溝内にも精度良く窒化シリコン膜を堆積
することができる。
【００３３】次に、半導体基板１表面(キャップ絶縁膜
１０ａや多結晶シリコン膜９ａ）上の有機物や、重金属
等(前述したＷやＷの酸化物など）の不純物を除去する
ため、洗浄を行う。有機物は、半導体基板１を処理する
クリーンルーム内に存在し、半導体基板１上に付着し得
る。また、重金属は、例えば、Ｗ膜９ｃやＷＮ膜９ｂの
ドライエッチング時に半導体基板１上に付着し得る。ま
た、前述の窒化シリコン膜の堆積時にも、付着し得る。
この有機物の除去のためには、例えば、Ｈ2Ｏ2(過酸化
水素）およびＮＨ4ＯＨ(アンモニア）を含有する水溶液
を用いて洗浄を行う。また、重金属の除去のためには、
例えば、Ｈ2Ｏ2(過酸化水素）およびＨＣｌ(塩酸）を含
有する水溶液を用いて洗浄を行う。
【００３４】このように、本実施の形態によれば、Ｗ膜
９ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜９ａの側壁に
サイドウォール膜ＳＷを形成したので、有機物や、重金
属等の不純物を除去するための洗浄を、Ｈ2Ｏ2のような
酸化性の強い洗浄液を用いて行うことができる。
【００３５】即ち、例えば、Ｗ膜９ｃやＷＮ膜９ｂが露
出した状態では、これらの膜中のＷが非常に酸化されや
すいため、Ｈ2Ｏ2のような酸化性の強い洗浄液を用いて
洗浄を行うことができず、純水や濃度が非常に低いＨＦ
(フッ化水素）等の水溶液を用いて洗浄せざるを得なか
った。その結果、有機物や重金属等の洗浄が充分行え
ず、ＭＩＳＦＥＴ等の半導体素子の特性を劣化させてい
た。特に、重金属の洗浄が不十分であると、前述した通
り、半導体基板１表面に残存した重金属が、その後のイ
オン打ち込みや熱処理によって、半導体基板１内に入り
込み、リーク電流を増大させてしまう。
【００３６】しかしながら、本実施の形態によれば、Ｗ
膜９ｃおよびＷＮ膜９ｂの側壁にサイドウォール膜ＳＷ
が形成されているので、Ｈ2Ｏ2を含有する洗浄液を用い
て洗浄を行うことができ、有機物や重金属等の充分な除
去が可能となる。
【００３７】次いで、図７に示すように、サイドウォー
ル膜ＳＷをマスクにして多結晶シリコン膜９ａをドライ
エッチングする。このドライエッチングによりＷ膜９
ｃ、ＷＮ膜９ｂおよび多結晶シリコン膜９ａからなるゲ
ート電極９が形成される。
【００３８】また、このドライエッチング後のサイドウ
ォール膜ＳＷの膜厚Ｄ１は、約５ｎｍである。このよう
に、５ｎｍのサイドウォール膜ＳＷを残存させるには、
多結晶シリコン膜９ａと、窒化シリコン膜のエッチング
選択比(Etch ＳｉＮ／EtchＳｉ）が、１４〜５程度必要
である。
【００３９】次に、半導体基板１表面の有機物や、重金
属等の不純物を除去するため、洗浄を行う。前述したよ
うに、本実施の形態によれば、Ｗ膜９ｃおよびＷＮ膜９
ｂの側壁にサイドウォール膜ＳＷが形成されているの
で、有機物や、重金属等の不純物を除去するための洗浄
を、Ｈ2Ｏ2のような酸化性の強い洗浄液を用いて行うこ
とができる。
【００４０】次に、図８に示すように、酸化性雰囲気下
(Ｏ2を含む雰囲気下）、８００℃の熱処理により多結晶
シリコン膜９ａの側壁に、その膜厚(Ｄ２）が７ｎｍ程
度の薄い酸化膜(以下、ライト酸化膜という）１１ａを
形成する。このライト酸化膜(絶縁膜）１１ａは、前述
の多結晶シリコン膜９ａのエッチングの際に、この多結
晶シリコン膜９ａの端部の下に位置するゲート絶縁膜８
に生じたダメージを修復するために行う。
【００４１】前述したように、このライト酸化膜１１ａ
の形成時には、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶シリ
コン膜９ａ(一部）の側壁が、サイドウォール膜ＳＷで
覆われているため、ゲート絶縁膜８上の金属汚染を低減
することができる。その結果、情報転送用ＭＩＳＦＥＴ
Ｑｓのリーク電流の低減を図ることができ、ＤＲＡＭメ
モリセルのリテンション特性を向上させることができ
る。
【００４２】また、本実施の形態によれば、Ｗ膜９ｃお
よびＷＮ膜９ｂの側壁にサイドウォール膜ＳＷが形成さ
れているので、ライト酸化膜１１ａの形成を、いわゆる
ドライ酸化により行うことができ、ＭＩＳＦＥＴの特性
を向上させることができる。ここで言うドライ酸化と
は、水素(Ｈ2）を含まない雰囲気下での酸化をいう。
【００４３】即ち、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶
シリコン膜９ａが露出した状態で、ドライ酸化を行う
と、Ｗ膜等が異常酸化を起こすため、シリコン(多結晶
シリコン膜９ａ）のみを選択的に酸化することができる
ウエット・ハイドロゲン(Wet.Hydrogen）酸化を用いる
外なかった。このWet. Hydrogen酸化は、水蒸気(Ｈ
2Ｏ）および水素を含む雰囲気中で、酸化を行うもので
あり、水素分圧を制御することによって、シリコン(９
ａ）は酸化し、Ｗ(９ｂ、９ｃ）は酸化しない条件を選
ぶことができる。図９に、このWet. Hydrogen酸化によ
りライト酸化膜２１１ａを形成した場合の基板の要部断
面図を示す。
【００４４】しかしながら、このWet. Hydrogen酸化に
おいては、酸化種(酸化の要因となる基や原子）が、Ｏ
Ｈ基であり、この酸化種が、素子分離の酸化膜を通して
活性領域Ｌ(ｐ型ウエル３の露出部）に侵入し、酸化シ
リコン膜５ａの膜厚を大きくし、また、ゲート電極を構
成する多結晶シリコン膜９ａの下部を酸化してしまう。
この現象は、特に、半導体基板表面の素子分離２と活性
領域Ｌとの境界部で顕著となり、図１０に示すように、
かかる部位における酸化膜厚(Ｔｏｘ２）が、ゲート絶
縁膜厚(Ｔｏｘ１）より大きくなる。その結果、メモリ
セルを構成するＭＩＳＦＥＴの特性、例えば、閾値電圧
がばらついてしまうという問題がある。このような特性
のばらつきの問題は、素子の微細化(短チャネル化）が
進むにつれて益々大きくなる。図１０は、図９に示した
半導体基板のゲート電極９の延在方向の断面図である。
また、図１１に、図９および図１０に示す半導体基板の
要部平面図を示す。図９は、図１１のＢ−Ｂ断面と対応
し、図１０は、図１１のＣ−Ｃ断面と対応する。ここ
で、チャネル幅とは、図１１のＨを意味する。
【００４５】これに対して、本実施の形態においては、
酸化種が、Ｏ2(酸素）であるドライ酸化を用いることが
できるため、半導体基板やゲート電極の酸化を抑えるこ
とができる。その結果、メモリセルを構成するＭＩＳＦ
ＥＴの特性のばらつきを低減することができる。
【００４６】また、本実施の形態によれば、多結晶シリ
コン膜９ａを１０〜４０ｎｍ程度オーバーエッチングし
ているので、ゲート電極を構成するＷ膜９ｃやＷＮ膜９
ｂの酸化を防止することができる。
【００４７】即ち、図１２に示すように、多結晶シリコ
ン膜９ａのオーバーエッチングを全く行わない場合は、
多結晶シリコン膜９ａの側壁から成長するライト酸化膜
３１１ａの膜厚が、サイドウォール膜ＳＷの膜厚より大
きくなると、ライト酸化膜３１１ａとＷＮ膜９ｂが接触
し、ＷＮ膜９ｂやその上層のＷ膜９ｃが酸化されてしま
う。特に、前述のようにドライ酸化を用いた場合は、Ｗ
Ｎ膜９ｂやＷ膜９ｃが酸化されやすい。
【００４８】これに対して、本実施の形態では、多結晶
シリコン膜９ａを１０〜４０ｎｍ程度オーバーエッチン
グしているので、図１３に示すように、ライト酸化膜１
１ａは、サイドウォール膜ＳＷと同様の厚さまでは、ゲ
ート電極９が延在している方向(Ｙ方向）と垂直な方向
(Ｘ方向）に成長するが、その後は、前記方向および上
方向(Ｚ方向）にも成長する。従って、ライト酸化膜
が、ＷＮ膜９ｂ下まで成長するには、ある程度の時間が
かかる。
【００４９】その結果、本実施の形態のように、ライト
酸化膜１１ａの膜厚が７ｎｍであり、サイドウォール膜
の膜厚(５ｎｍ）より大きい場合であっても、ライト酸
化膜１１ａが、ＷＮ膜９ｂと接触することがなく、ＷＮ
膜９ｂやその上層のＷ膜９ｃの酸化を防止することがで
きる。つまり、ライト酸化膜１１ａとＷＮ膜９ｂとの間
に、多結晶シリコン膜９ａを介在させることができる。
その結果、ＭＩＳＦＥＴＱｓの素子特性を向上させるこ
とができ、また、製品歩留まりを向上させることができ
る。
【００５０】なお、多結晶シリコン膜９ａのオーバーエ
ッチング量が大きいほど、ライト酸化の際のマージンを
大きくすることができる。また、このライト酸化膜１１
ａの膜厚は、ゲート絶縁膜８の表面に生じたエッチング
によるダメージを修復するために充分な膜厚であればよ
く、必ずしもサイドウォール膜ＳＷの膜厚より大きくす
る必要はない。
【００５１】即ち、本実施の形態においては、ライト酸
化膜１１ａの形成後の多結晶シリコン膜９ａの上部の幅
Ｗ１は、多結晶シリコン膜９ａの下部の幅Ｗ２より大き
い(Ｗ１＞Ｗ２）が、逆に、Ｗ１≦Ｗ２の関係であって
もよい。
【００５２】ライト酸化膜１１ａの膜厚(Ｄ２）が、サ
イドウォール膜ＳＷの膜厚(Ｄ１）以下の場合は、多結
晶シリコン膜９ａの幅Ｗ１、Ｗ２の関係は、Ｗ１≦Ｗ２
となるが、ライト酸化の際のマージンを大きくすること
で、サイドウォール膜やライト酸化膜の膜厚の細かい制
御を行う必要がなくなる。また、プロセスばらつきによ
るＷＮ膜９ｂやＷ膜９ｃの酸化を防止することができ
る。
【００５３】次に、図１４に示すように、ゲート電極９
の両側のｐ型ウエル３にｎ型不純物(リン）を注入する
ことによってｎ-型半導体領域１３を形成する。ここま
での工程で、メモリセルアレイ部にｎチャネル型で構成
される情報転送用ＭＩＳＦＥＴＱｓが形成される。
【００５４】次いで、半導体基板１上にＣＶＤ法で膜厚
５０nm程度の窒化シリコン膜１６を堆積する。この窒化
シリコン膜１６と、残存するサイドウォール膜ＳＷの膜
厚の和は、後述するコンタクトホール２０、２１の形成
の際に、コンタクトホール端部とゲート電極９との間
に、ショートを防止するのに十分な間隔が得られるよう
調整する。
【００５５】続いて、半導体基板１の上部にＣＶＤ法で
膜厚５００nm程度の酸化シリコン膜１９を堆積した後、
酸化シリコン膜１９をＣＭＰ法で研磨してその表面を平
坦化する。
【００５６】次に、フォトレジスト膜(図示せず）をマ
スクにして酸化シリコン膜１９、窒化シリコン膜１６お
よびサイドウォール膜ＳＷをドライエッチングすること
により、ｎ-型半導体領域１３の上部にコンタクトホー
ル２０、２１を形成する。この際、酸化シリコン膜１９
のエッチングは、窒化シリコン膜(１６、ＳＷ）に対す
る選択比が大きい条件で行い、窒化シリコン膜１６のエ
ッチングは、シリコンや酸化シリコン膜に対するエッチ
ング選択比が大きい条件で行う。これにより、コンタク
トホール２０、２１がゲート電極９に対して自己整合
(セルフアライン）で形成される。
【００５７】次に、コンタクトホール２０、２１を通じ
てｐ型ウエル３(ｎ-型半導体領域１３）にｎ型不純物
(リンまたはヒ素）をイオン打ち込みすることによっ
て、ｎ+型半導体領域１７(電界緩和層）を形成する。
【００５８】次に、コンタクトホール２０、２１の内部
にプラグ２２を形成する。プラグ２２は、コンタクトホ
ール２０、２１の内部を含む酸化シリコン膜１９の上部
に、リン(Ｐ）などのｎ型不純物をドープした低抵抗多
結晶シリコン膜を、ＣＶＤ法で３００ｎｍ程度堆積し、
続いてこの多結晶シリコン膜をエッチバック(またはＣ
ＭＰ法で研磨）してコンタクトホール２０、２１の内部
のみに残すことによって形成する。
【００５９】次に、図１６に示すように、酸化シリコン
膜１９の上部にＣＶＤ法で膜厚１００nm程度の酸化シリ
コン膜２３を堆積した後、コンタクトホール２０の内部
のプラグ２２の上部にスルーホール２５を形成する。次
いで、スルーホール２５の内部を含む酸化シリコン膜２
３の上部に、ＴｉＮ(窒化チタン）膜(図示せず）および
Ｗ膜を順次堆積した後、スルーホール２５外部のＴｉＮ
膜およびＷ膜をＣＭＰ法で研磨し、プラグ２６を形成す
る。
【００６０】次に、プラグ２６の上部にビット線ＢＬを
形成する。このビット線ＢＬは、例えば、プラグ２６上
を含む酸化シリコン膜２３の上部に、スパッタリング法
で１００ｎｍ程度のＷ膜を堆積した後、このＷ膜をドラ
イエッチングすることによって形成する。
【００６１】次に、図１７に示すように、ビット線ＢＬ
の上部に酸化シリコン膜３４をＣＶＤ法で堆積し、次
に、コンタクトホール２１の内部のプラグ２２の、上部
の酸化シリコン膜３４および酸化シリコン膜２３をドラ
イエッチングしスルーホール３８を形成する。次いで、
スルーホール３８の内部を含む酸化シリコン膜３４の上
部にＣＶＤ法でＷ膜等の導電性膜を堆積した後、スルー
ホール３８外部の導電性膜をＣＭＰ法で研磨し、プラグ
３９を形成する。
【００６２】次に、プラグ３９上を含む酸化シリコン膜
３４の上部にＣＶＤ法で窒化シリコン膜４０を堆積し、
続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化シリ
コン膜４１を堆積した後、酸化シリコン膜４１および窒
化シリコン膜４０をドライエッチングすることにより、
プラグ３９の上部に溝４２を形成する。
【００６３】次に、溝４２の内部を含む酸化シリコン膜
４１の上部にリン(Ｐ）などのｎ型不純物をドープした
低抵抗多結晶シリコン膜等の導電性膜をＣＶＤ法で堆積
した後、溝４２の内部にフォトレジスト膜などを埋め込
み、酸化シリコン膜４１の上部の導電性膜をエッチバッ
クすることによって、溝４２の内壁のみに残す。これに
より、溝４２の内壁に沿って情報蓄積用容量素子Ｃの下
部電極４３が形成される。
【００６４】次に、下部電極４３の上部に酸化タンタル
膜などで構成された容量絶縁膜４４とＴｉＮ膜などの導
電性膜で構成された上部電極４５とを形成することによ
り情報蓄積用容量素子Ｃを形成する。図１８に、情報蓄
積用容量素子Ｃ形成後の基板の要部平面図を示す。
【００６５】ここまでの工程により、情報転送用ＭＩＳ
ＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素
子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００６６】次いで、半導体基板１の上部にＣＶＤ法で
酸化シリコン膜５０を堆積し、２層程度の配線(図示せ
ず）を形成することにより、本実施の形態のＤＲＡＭが
略完成する。
【００６７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
特に、本実施の形態においては、ＤＲＡＭのメモリセル
を例に説明したが、シリコン膜と金属膜とを有し、この
シリコン膜の側壁に酸化膜が形成されたゲート電極を有
する半導体集積回路装置に広く適用することができる。
【００６８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６９】半導体基板上の第１絶縁膜上に堆積された
シリコン膜、高融点金属膜および第２絶縁膜を、第１絶
縁膜が露出しないように第２絶縁膜、高融点金属膜およ
び所定の厚さのシリコン膜をエッチング除去した後、シ
リコン膜の側壁および高融点金属膜の側壁に選択的に第
３絶縁膜を形成し、第３絶縁膜から露出した部分のシリ
コン膜を除去した後、シリコン膜表面を酸化性雰囲気で
熱処理したので、高融点金属やその酸化物による第１絶
縁膜上の汚染を低減することができ、これらの物質が半
導体基板中に拡散し、リーク電流が増加することを防止
することができる。
【００７０】その結果、半導体集積回路装置の特性を向
上させることができる。また、歩留まりを向上させるこ
とができる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置
(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図２】本発明の実施の形態である半導体集積回路装置
(ＤＲＡＭ）の製造方法を示す基板の要部平面図であ
る。
【図３】本発明の実施の形態である半導体集積回路装置
(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図４】本発明の実施の形態である半導体集積回路装置
(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図５】本発明の実施の形態である半導体集積回路装置
(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図６】本発明の実施の形態である半導体集積回路装置
(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図７】本発明の実施の形態である半導体集積回路装置
(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図８】本発明の実施の形態である半導体集積回路装置
(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図９】本発明の実施の形態の効果を説明するための半
導体集積回路装置(ＤＲＡＭ）を示す基板の要部断面図
である。
【図１０】本発明の実施の形態の効果を説明するための
半導体集積回路装置(ＤＲＡＭ）を示す基板の要部断面
図である。
【図１１】本発明の実施の形態の効果を説明するための
半導体集積回路装置(ＤＲＡＭ）を示す基板の要部平面
図である。
【図１２】本発明の実施の形態の効果を説明するための
半導体集積回路装置(ＤＲＡＭ）のライト酸化膜の成長
を示す基板の要部断面図である。
【図１３】本発明の実施の形態である半導体集積回路装
置(ＤＲＡＭ）のライト酸化膜の成長を示す基板の要部
断面図である。
【図１４】本発明の実施の形態である半導体集積回路装
置(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図１５】本発明の実施の形態である半導体集積回路装
置(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図１６】本発明の実施の形態である半導体集積回路装
置(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図１７】本発明の実施の形態である半導体集積回路装
置(ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図１８】本発明の実施の形態である半導体集積回路装
置(ＤＲＡＭ）の製造方法を示す基板の要部平面図であ
る。
【図１９】本発明の実施の形態の効果を説明するための
半導体集積回路装置(ＤＲＡＭ）の製造方法を示す基板
の要部断面図である。
【図２０】本発明の実施の形態の効果を説明するための
半導体集積回路装置(ＤＲＡＭ）の製造方法を示す基板
の要部断面図である。
【図２１】本発明の実施の形態の効果を説明するための
半導体集積回路装置(ＤＲＡＭ）の製造方法を示す基板
の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離 ３ ｐ型ウエル ５ａ 酸化シリコン膜 ５ｂ 酸化シリコン膜 ８ ゲート絶縁膜 ９ ゲート電極 ９ａ 多結晶シリコン膜 ９ｂ ＷＮ膜 ９ｃ Ｗ膜 １０ 窒化シリコン膜 １０ａ キャップ絶縁膜 １１ａ ライト酸化膜 １３ ｎ-型半導体領域 １６ 窒化シリコン膜 １７ ｎ+型半導体領域 １９ 酸化シリコン膜 ２０、２１ コンタクトホール ２２ プラグ ２３ 酸化シリコン膜 ２５ スルーホール ２６ プラグ ３４ 酸化シリコン膜 ３８ スルーホール ３９ プラグ ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 溝 ４３ 下部電極 ４４ 容量絶縁膜 ４５ 上部電極 ５０ 酸化シリコン膜 ２１１ａ ライト酸化膜 ３１１ａ ライト酸化膜 Ｌ 活性領域 ＢＬ ビット線 ＷＬ ワード線 ＳＷ サイドウォール膜 Ｃ 情報蓄積用容量素子 Ｑｓ 情報転送用ＭＩＳＦＥＴ Ｄ１、Ｄ２ 膜厚 Ｈ チャネル幅 Ｗ１、Ｗ２ 多結晶シリコン膜の幅 Ｐ ＷやＷの酸化物
フロントページの続き (72)発明者 奥山 幸祐 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 秦 和博 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 大湯 静憲 東京都中央区八重洲二丁目２−１ エルピ ーダ・メモリ株式会社内 (72)発明者 永井 亮 東京都中央区八重洲二丁目２−１ エルピ ーダ・メモリ株式会社内 (72)発明者 内山 博之 東京都中央区八重洲二丁目２−１ エルピ ーダ・メモリ株式会社内 (72)発明者 熊内 隆宏 東京都中央区八重洲二丁目２−１ エルピ ーダ・メモリ株式会社内 (72)発明者 一瀬 晃之 東京都中央区八重洲二丁目２−１ エルピ ーダ・メモリ株式会社内 Ｆターム(参考） 5F033 HH04 HH19 HH34 JJ04 JJ19 JJ33 KK01 MM08 MM13 NN06 NN07 NN20 PP06 QQ08 QQ09 QQ10 QQ11 QQ19 QQ31 QQ35 QQ37 QQ48 QQ76 QQ96 RR04 RR06 SS13 TT02 TT07 TT08 VV06 VV16 XX00 XX31 XX34 5F083 AD10 GA27 GA30 JA02 JA32 JA39 JA40 MA06 MA17 NA01 PR03 PR05 PR06 PR21 PR29 PR39 PR40 5F140 AA24 AB09 AC32 BA01 BC06 BE07 BF04 BF20 BF21 BF27 BF42 BG08 BG12 BG14 BG28 BG30 BG38 BG49 BG52 BG53 BG58 BG60 BH15 BJ04 BJ11 BJ17 BJ20 BJ27 BK02 BK13 BK27 BK29 BK30 CB04 CB08 CC01 CC03 CC08 CC12 CE06 CE07

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 (ａ)半導体基板上に第１絶縁膜を介して
    シリコン膜を形成する工程と、 (ｂ）前記シリコン膜上に高融点金属膜を形成する工程
    と、 (ｃ）前記高融点金属膜上に第２絶縁膜を形成する工程
    と、 (ｄ）前記第２絶縁膜、前記高融点金属膜を所定の形状
    に加工する工程と、 (ｅ）前記第１絶縁膜が露出しないように、前記所定形
    状の金属膜から露出した部分の前記シリコン膜を、所定
    の厚さだけエッチング除去する工程と、 (ｆ）前記高融点金属膜の下部に残った前記シリコン膜
    の側壁、前記高融点金属膜及び前記第２絶縁膜の側壁に
    選択的に第３絶縁膜を形成する工程と、 (ｇ）前記第３絶縁膜から露出した部分の前記シリコン
    膜を除去する工程と、 (ｈ）前記シリコン膜表面を酸化性雰囲気で熱処理を
    し、前記シリコン膜の側壁に第４絶縁膜を形成する工程
    と、 からなることを特徴とする半導体集積回路装置の製造方
    法。
  2. 【請求項２】 請求項１において、 前記第４絶縁膜の膜厚は、前記第３絶縁膜の膜厚よりも
    大であることを特徴とする半導体集積回路装置の製造方
    法。
  3. 【請求項３】 請求項１において、 前記第３絶縁膜を窒化シリコン膜で構成することを特徴
    とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１において、 前記工程(ｈ）において、 前記酸化性雰囲気は、酸素を含み、水分を含まないこと
    を特徴とする半導体集積回路装置の製造方法。
  5. 【請求項５】 請求項１において、 前記第４絶縁膜と前記高融点金属膜との間には、前記シ
    リコン膜が介在していることを特徴とする半導体集積回
    路装置の製造方法。
  6. 【請求項６】 請求項１において、 前記シリコン膜と前記高融点金属膜との間に高融点金属
    の窒化膜を形成する工程を有することを特徴とする半導
    体集積回路装置の製造方法。
  7. 【請求項７】 請求項６において、 前記第４絶縁膜と前記高融点金属の窒化膜との間には、
    前記シリコン膜が介在していることを特徴とする半導体
    集積回路装置の製造方法。
  8. 【請求項８】 (ａ）半導体基板上に第１絶縁膜を介し
    て所定の膜厚を有するシリコン膜を形成する工程と、 (ｂ）前記シリコン膜上に高融点金属膜を形成する工程
    と、 (ｃ）前記高融点金属膜上に第２絶縁膜を形成する工程
    と、 (ｄ）前記第２絶縁膜、前記高融点金属膜及び前記シリ
    コン膜にエッチングを施す工程と、 (ｅ）前記第２絶縁膜、前記高融点金属膜及び前記シリ
    コン膜の側壁に第３絶縁膜を堆積する工程と、 (ｆ）前記第３絶縁膜に異方性エッチングを施し、前記
    シリコン膜、前記高融点金属膜及び前記第２絶縁膜の側
    壁に選択的に第４絶縁膜を形成する工程と、 (ｇ）前記半導体基板に酸素雰囲気で熱処理を施す工程
    と、を有し、 前記シリコン膜のエッチング工程において、前記高融点
    金属膜から露出した部分の前記シリコン膜の膜厚は、前
    記所定の膜厚よりも小となり、かつ前記第１絶縁膜は露
    出していないことを特徴とする半導体集積回路装置の製
    造方法。
  9. 【請求項９】 (ａ）主面を有する半導体基板と、 (ｂ）前記半導体基板の主面に形成された第１絶縁膜
    と、 (ｃ）前記第１絶縁膜上に形成され、前記第１絶縁膜に
    接する部分に第１側壁を有し、前記第１絶縁膜から離れ
    た位置に第２側壁を有するシリコン膜と、 (ｄ）前記シリコン膜上に形成され、第３側壁を有する
    高融点金属膜と、 (ｅ）前記第２及び第３側壁を覆う第２絶縁膜と、 (ｆ）前記第１絶縁膜と前記第２絶縁膜との間に位置
    し、前記第１側壁を覆う第３絶縁膜と、 からなることを特徴とする半導体集積回路装置。
  10. 【請求項１０】 請求項９において、 前記第１及び第３絶縁膜は酸化膜であり、前記第２絶縁
    膜は窒化シリコン膜であることを特徴とする半導体集積
    回路装置。
  11. 【請求項１１】 請求項１０において、 前記第１側壁は、前記第２側壁よりも前記第２絶縁膜か
    ら離れた位置にあることを特徴とする半導体集積回路装
    置。
  12. 【請求項１２】 請求項１１において、 前記第１、第２側壁は、前記半導体基板主面に対して、
    ほぼ垂直な面であることを特徴とする半導体集積回路装
    置。
  13. 【請求項１３】 請求項１０において、 前記第３絶縁膜と前記高融点金属膜との間には前記シリ
    コン膜が介在していることを特徴とする半導体集積回路
    装置。
  14. 【請求項１４】 (ａ）主面を有する半導体基板と、 (ｂ）前記半導体基板主面に形成された一対の半導体領
    域と、 (ｃ）前記一対の半導体領域の間の領域において、前記
    半導体基板の主面に第１絶縁膜を介して形成されたシリ
    コン膜と、 (ｄ）前記シリコン膜上に形成された高融点金属膜と、 (ｅ）前記高融点金属膜の側壁及び前記シリコン膜の側
    壁を覆う第２絶縁膜と、 (ｆ）前記シリコン膜の側壁を覆う第３絶縁膜と、 からなり、 前記第３絶縁膜は、前記第１絶縁膜と前記第２絶縁膜と
    の間に位置することを特徴とする半導体集積回路装置。
  15. 【請求項１５】 請求項１４において、 前記第２絶縁膜は窒化シリコン膜であり、前記第１及び
    第３絶縁膜は酸化シリコン膜であることを特徴とする半
    導体集積回路装置。
  16. 【請求項１６】 請求項１４において、更に、 前記高融点金属膜上に位置する第４絶縁膜を有し、前記
    第４絶縁膜の側壁は前記第２絶縁膜で覆われていること
    を特徴とする半導体集積回路装置。
  17. 【請求項１７】 請求項１６において、 前記第２及び第４絶縁膜は窒化シリコン膜であり、前記
    第１及び第３絶縁膜は酸化シリコン膜であることを特徴
    とする半導体集積回路装置。
  18. 【請求項１８】 請求項１４において、 前記一対の半導体領域を結ぶ方向において、前記第１絶
    縁膜に近接する側の前記シリコン膜の幅は、前記高融点
    金属膜に近接する側の前記シリコン膜の幅よりも小であ
    ることを特徴とする半導体集積回路装置。
  19. 【請求項１９】 請求項１４において、 前記一対の半導体領域を結ぶ方向において、前記第１絶
    縁膜に近接する側の前記シリコン膜の幅は、前記高融点
    金属膜に近接する側の前記シリコン膜の幅よりも大であ
    ることを特徴とする半導体集積回路装置。
  20. 【請求項２０】 請求項１４において、 前記第３絶縁膜と前記高融点金属膜との間には前記シリ
    コン膜が介在していることを特徴とする半導体集積回路
    装置。
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