JP4820785B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP4820785B2 JP4820785B2 JP2007189733A JP2007189733A JP4820785B2 JP 4820785 B2 JP4820785 B2 JP 4820785B2 JP 2007189733 A JP2007189733 A JP 2007189733A JP 2007189733 A JP2007189733 A JP 2007189733A JP 4820785 B2 JP4820785 B2 JP 4820785B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- misfet
- silicon oxide
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
(a)前記半導体基板の主表面に前記MISFETを形成する工程と、
(b)前記MISFETの上部に、450℃〜700℃の温度で、プラズマCVD法を用いて絶縁膜を形成する工程と、
(c)前記絶縁膜をエッチングすることにより溝を形成する工程と、
(d)前記溝の内部を含む前記絶縁膜上にシリコン膜を堆積し、前記絶縁膜上のシリコン膜を除去することにより溝の内壁に沿って前記容量素子の下部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
前記(d)工程のシリコン膜は、その表面にシリコンの結晶核より成長した結晶粒が形成されることを特徴とする半導体集積回路装置の製造方法。
前記(d)工程の後、さらに、
(e)前記下部電極の上部に前記容量素子の容量絶縁膜を形成する工程と、
(f)前記容量絶縁膜上に、前記容量素子の上部電極を構成する導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
前記半導体集積回路装置は、前記メモリセルが形成される領域と、論理回路が形成される領域とを有し、前記半導体集積回路装置の製造方法は、
前記(b)工程の前に、
(e)前記論理回路が形成される領域に、前記論理回路を構成するnチャネル型MISFETおよびpチャネル型MISFETであって、それぞれ、n型不純物を含有するゲート電極およびp型不純物を含有するゲート電極を有するnチャネル型MISFETおよびpチャネル型MISFETを、形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
前記プラズマCVD法は、高密度プラズマを用いたCVD法であることを特徴とする半導体集積回路装置の製造方法。
(a)前記半導体基板の主表面に前記MISFETを形成する工程と、
(b)前記MISFETの上部に、所定の温度で、第1の絶縁膜を堆積する工程と、
(c)前記第1の絶縁膜上に、前記所定の温度以上の温度で第2の絶縁膜を形成する工程と、
(d)前記第1および第2の絶縁膜をエッチングすることにより溝を形成する工程と、
(e)前記溝の内部を含む前記絶縁膜上にシリコン膜を堆積し、前記第2の絶縁膜上のシリコン膜を除去することにより溝の内壁に沿って前記容量素子の下部電極を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
前記所定の温度以上の温度は、450℃〜700℃であることを特徴とする半導体集積回路装置の製造方法。
前記(e)工程のシリコン膜は、その表面にシリコンの結晶核より成長した結晶粒が形成されることを特徴とする半導体集積回路装置の製造方法。
前記(e)工程の後、さらに、
(f)前記下部電極の上部に前記容量素子の容量絶縁膜を形成する工程と、
(g)前記容量絶縁膜上に、前記容量素子の上部電極を構成する導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
前記半導体集積回路装置は、前記メモリセルが形成される領域と、論理回路が形成される領域とを有し、前記半導体集積回路装置の製造方法は、
前記(b)工程の前に、
(f)前記論理回路が形成される領域に、前記論理回路を構成するnチャネル型MISFETおよびpチャネル型MISFETであって、それぞれ、n型不純物を含有するゲート電極およびp型不純物を含有するゲート電極を有するnチャネル型MISFETおよびpチャネル型MISFETを、形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
(b)前記MISFETの上部に、450℃〜700℃の温度で、プラズマCVD法を用いて不純物を含有する絶縁膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
前記不純物は、リンであることを特徴とする半導体集積回路装置の製造方法。
前記プラズマCVD法は、高密度プラズマを用いたCVD法であることを特徴とする半導体集積回路装置の製造方法。
(b)前記MISFETの上部に、所定の温度で、第1の絶縁膜を堆積する工程と、
(c)前記第1の絶縁膜の表面を平坦化する工程と、
(d)前記第1の絶縁膜上に、前記所定の温度以上の温度で、不純物を含有する第2の絶縁膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
前記不純物は、リンであることを特徴とする半導体集積回路装置の製造方法。
前記第1の絶縁膜および第2の絶縁膜は、高密度プラズマを用いたCVD法で形成されることを特徴とする半導体集積回路装置の製造方法。
(b)前記MISFETと直列に接続された容量素子であって、
(b1)前記MISFETの上部に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成され、前記第1の絶縁膜より不純物の含有量が少ない第2の絶縁膜との積層膜中の凹部に形成されたシリコン膜よりなる下部電極と、
(b2)前記下部電極上に形成された容量絶縁膜と、
(b3)前記容量絶縁膜上に形成された導電性膜よりなる上部電極と、を有する容量素子と、
を有することを特徴とする半導体集積回路装置。
(b)前記MISFETと直列に接続された容量素子であって、
(b1)前記MISFETの上部に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成され、前記第1の絶縁膜より薄い第2の絶縁膜との積層膜中の凹部に形成されたシリコン膜よりなる下部電極と、
(b2)前記下部電極上に形成された容量絶縁膜と、
(b3)前記容量絶縁膜上に形成された導電性膜よりなる上部電極と、を有する容量素子と、
を有することを特徴とする半導体集積回路装置。
前記第2の絶縁膜は、前記第1の絶縁膜より不純物の含有量が少ないことを特徴とする半導体集積回路装置。
本実施形態のDRAMの製造方法を図1〜図12を用いて工程順に説明する。なお、半導体基板の断面を示す各図の左側部分はDRAMのメモリセルが形成される領域(メモリセル形成領域(MCFA))を示し、右側部分は論理回路等が形成される論理回路形成領域(LCFA)を示している。
実施の形態1においては、酸化シリコン膜41をモノシラン(SiH4)と酸素とを原料とした高密度プラズマCVD法で形成したが、以下に説明するように、この酸化シリコン膜を2層構造としてもよい。
実施の形態1および2においては、キャパシタCが形成される酸化シリコン膜に本発明を適用したが、以下に示すように、リン等の不純物を含有した層間絶縁膜に、本発明を適用することも可能である。
実施の形態3においては、酸化シリコン膜61を単層で構成したが、以下に説明するように、この酸化シリコン膜を2層構造としてもよい。
2 素子分離
3 p型ウエル
4 n型ウエル
7 酸化シリコン膜
8 ゲート酸化膜
9 ゲート電極
9an n型の多結晶シリコン膜
9ap p型の多結晶シリコン膜
9b WN膜
9c W膜
9n n型のゲート電極
9p p型のゲート電極
10 窒化シリコン膜
11 n−型半導体領域
12 p−型半導体領域
13 窒化シリコン膜
14 n+型半導体領域
15 p+型半導体領域
16 酸化シリコン膜
17 n+型半導体領域
18、19 コンタクトホール
S コバルトシリサイド層
20 プラグ
21 酸化シリコン膜
22、23 コンタクトホール
25 スルーホール
27 プラグ
30〜32 第1層配線
34 酸化シリコン膜
38 スルーホール
39 プラグ
40 窒化シリコン膜
41 酸化シリコン膜
41a 酸化シリコン膜
41b 酸化シリコン膜
42 溝
43 下部電極(多結晶シリコン膜)
43a アモルファスシリコン膜
43b シリコン粒
44 酸化タンタル膜
45 TiN膜
50 酸化シリコン膜
51 スルーホール
53 プラグ
54〜56 第2層配線
60 窒化シリコン膜
61 酸化シリコン膜
61a 酸化シリコン膜
61b 酸化シリコン膜
BL ビット線
C キャパシタ(情報蓄積用容量素子)
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Qs 情報転送用MISFET
R レジスト膜
WL ワード線
MCFA メモリセル形成領域
LCFA 論理回路形成領域
Claims (2)
- (a)半導体基板の主表面に、ゲート電極、ソース及びドレインを有するMISFETを形成する工程と、
(b)前記MISFETの上部に、CVD法を用いて第1絶縁膜を形成する工程と、
(c)前記第1絶縁膜の表面をCMP法を用いて平坦化する工程と、
(d)前記平坦化された第1絶縁膜上に、450℃〜700℃の温度で、高密度プラズマCVD法を用いて不純物を含有する酸化シリコン膜からなる第2絶縁膜を積層して形成する工程と、
(e)前記第1絶縁膜及び前記第2絶縁膜中に、コンタクトホールを形成する工程と、
(f)前記第2絶縁膜上に、前記コンタクトホールを介して前記MISFETの前記ソース及びドレインに電気的に接続する配線を形成する工程と、
を有し、
前記第2絶縁膜に含有される不純物は、前記MISFETを重金属等の汚染物質から保護する機能を有し、
前記不純物は、リンであることを特徴とする半導体集積回路装置の製造方法。 - (a)半導体基板の主表面に、ゲート電極、ソース及びドレインを有するMISFETを形成する工程と、
(b)前記MISFETの上部に、CVD法を用いて第1絶縁膜を形成する工程と、
(c)前記第1絶縁膜の表面をCMP法を用いて平坦化する工程と、
(d)前記平坦化された第1絶縁膜上に、450℃〜700℃の温度で、高密度プラズマCVD法を用いて不純物を含有する酸化シリコン膜からなる第2絶縁膜を積層して形成する工程と、
(e)前記第1絶縁膜及び前記第2絶縁膜中に、コンタクトホールを形成する工程と、
(f)前記第2絶縁膜上に、前記コンタクトホールを介して前記MISFETの前記ソース及びドレインに電気的に接続する配線を形成する工程と、
を有し、
前記不純物は、リンであり、
前記高密度プラズマCVD法におけるガスの原料は、モノシラン、酸素及びリンを含むことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007189733A JP4820785B2 (ja) | 2007-07-20 | 2007-07-20 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007189733A JP4820785B2 (ja) | 2007-07-20 | 2007-07-20 | 半導体集積回路装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001285248A Division JP4012382B2 (ja) | 2001-09-19 | 2001-09-19 | 半導体集積回路装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007324614A JP2007324614A (ja) | 2007-12-13 |
JP4820785B2 true JP4820785B2 (ja) | 2011-11-24 |
Family
ID=38857070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007189733A Expired - Fee Related JP4820785B2 (ja) | 2007-07-20 | 2007-07-20 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4820785B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07297178A (ja) * | 1994-04-27 | 1995-11-10 | Sony Corp | 熱処理装置およびこれを用いたシリコン酸化膜の形成方法 |
JP3979687B2 (ja) * | 1995-10-26 | 2007-09-19 | アプライド マテリアルズ インコーポレイテッド | ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法 |
JP3186708B2 (ja) * | 1997-09-11 | 2001-07-11 | 日本電気株式会社 | 半導体装置の製造方法 |
US6268297B1 (en) * | 1997-11-26 | 2001-07-31 | Texas Instruments Incorporated | Self-planarizing low-temperature doped-silicate-glass process capable of gap-filling narrow spaces |
JP3519600B2 (ja) * | 1998-05-21 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
JP3141937B2 (ja) * | 1998-05-22 | 2001-03-07 | 日本電気株式会社 | 半導体装置の製造方法 |
JP5116189B2 (ja) * | 2000-07-18 | 2013-01-09 | アプライド マテリアルズ インコーポレイテッド | 半導体装置の製造方法及び装置 |
-
2007
- 2007-07-20 JP JP2007189733A patent/JP4820785B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007324614A (ja) | 2007-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100854555B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP4012411B2 (ja) | 半導体装置およびその製造方法 | |
JP4024940B2 (ja) | 半導体装置の製造方法 | |
KR100763745B1 (ko) | 반도체 집적 회로 장치의 제조 방법 | |
US20120161218A1 (en) | Semiconductor device and method for manufacturing the same | |
US6828242B2 (en) | Method for manufacturing semiconductor integrated circuit device | |
US7592249B2 (en) | Method for manufacturing a semiconductor device | |
JP2000031264A (ja) | 半導体装置およびその製造方法 | |
US7790613B2 (en) | Semiconductor device and method of manufacturing the same | |
JP4012382B2 (ja) | 半導体集積回路装置およびその製造方法 | |
US6632721B1 (en) | Method of manufacturing semiconductor devices having capacitors with electrode including hemispherical grains | |
JP2015154028A (ja) | 半導体装置の製造方法 | |
US6838320B2 (en) | Method for manufacturing a semiconductor integrated circuit device | |
JP4077966B2 (ja) | 半導体装置の製造方法 | |
JP4820785B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2000307083A (ja) | 半導体装置およびその製造方法 | |
JP4800796B2 (ja) | キャパシタの製造方法 | |
JP2001024169A (ja) | 半導体装置およびその製造方法 | |
KR20030064645A (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
JP2004228589A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2001085635A (ja) | 半導体記憶装置の製造方法 | |
JP2008235636A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2000299444A (ja) | 半導体装置およびその製造方法 | |
JP2003078028A (ja) | 半導体装置およびその製造方法 | |
JP2004228588A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100819 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100929 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110425 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110905 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140909 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |