JP2003078028A

JP2003078028A - 半導体装置およびその製造方法

Info

Publication number: JP2003078028A
Application number: JP2001263538A
Authority: JP
Inventors: Shinpei Iijima; 晋平飯島; Takeshi Kawagoe; 剛川越; Hiroyuki Kitamura; 宏之喜多村
Original assignee: Hitachi Ltd; NEC Corp
Current assignee: Hitachi Ltd; NEC Corp
Priority date: 2001-08-31
Filing date: 2001-08-31
Publication date: 2003-03-14

Abstract

(57)【要約】【課題】半導体装置が縮小され記憶素子キャパシタ部
の溝の開口寸法が小さくなっても、記憶素子として十分
な容量を有するキャパシタを製造する方法を提供する。【解決手段】半球状シリコン４４ｂの下地に予め多結晶
シリコン４３ｂからなる段切れ防止用導電層を設けるこ
とにより、表面積増倍率１．８を確保し、且つ大きな半
球状シリコン４４ｂを形成しても下部電極の段切れを回
避できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ＤＲＡＭを有する半導体装
置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】現在、汎用の大容量半導体メモリとして
は、１個のＭＯＳトランジスタと１個のキャパシタ（容
量素子；Ｃ_S）とでメモリセルを構成したＤＲＡＭ（Dyn
amic Random Access Memory）が主に使用されている。
ＤＲＡＭの微細化に伴い、キャパシタ電極表面積が確保
しにくくなり、電極表面積を増加するための構造が検討
されている。

【０００３】例えば、１９９６年１１月１０日、応用物
理学会発行、「応用物理」第６５巻第１１号、ｐ１１０
６〜ｐ１１１３には、下部電極であるシリコン表面に微
小な凹凸を形成して粗面化し、下部電極の表面寸法を大
きくすることなく、その表面積を実質的に大きくするこ
とができる技術、いわゆるＨＳＧ（Hemispherical Sili
con Grain；ＨＳＧ）の技術が記載されている。

【０００４】上記ＨＳＧの製造プロセスの一例は、次の
通りである。

【０００５】まず、シリコンプラグが形成されている絶
縁膜上に、例えば、窒化シリコン膜および酸化シリコン
膜を下層から順に堆積し、リソグラフィとドライエッチ
ングによってシリコンプラグ表面が露出するように溝を
形成する。

【０００６】次に、ＣＶＤ法により、例えば、２×１０
²⁰ｃｍ^-3の不純物を含有する厚さ４０ｎｍの非晶質シリ
コン膜を形成する。

【０００７】次に、溝の内部をフォトレジスト膜で充填
し、フォトレジスト膜で覆われていない部分の非晶質シ
リコン膜を除去し、その後フォトレジスト膜を除去す
る。

【０００８】次に、溝内部の非晶質シリコン膜表面に半
球状シリコンが成長するようにモノシランを含んだ雰囲
気中で熱処理を施す。熱処理は、例えば５５０℃〜６５
０℃で、３分程度行う。

【０００９】そして、非晶質シリコン膜の表面の自然酸
化膜を除去し、その後、ホスフィン（ＰＨ₃）を用いた
気相ドーピング法により不純物を導入する。さらにシリ
コン膜表面の自然酸化膜を除去した後、アンモニア（Ｎ
Ｈ₃）を用いた熱窒化法により、シリコン膜表面に窒化
シリコン膜を形成し、その後、ＣＶＤ法により酸化タン
タル膜を形成し、熱処理を施して酸化タンタルを結晶化
するとともに高誘電率化した後、窒化チタンからなる上
部電極を形成する。

【００１０】

【発明が解決しようとする課題】前記したＨＳＧ（Hemi
spherical Silicon Grain）技術は、キャパシタ下部電
極を構成するシリコン膜の表面に凹凸を持たせることに
よって、シリコン表面積を拡大させている。

【００１１】しかし、前記したＨＳＧ技術には、以下の
ような問題点がある。なお、以下に説明する問題点は、
本発明者らが検討した事項である。

【００１２】本発明者らは、ＨＳＧ技術を使って、キャ
パシタ下部電極の表面積を増やす技術を検討している。
本発明者らがＨＳＧ技術を使って製造した下部電極は、
表面積増倍率が１．８より大きな値が得られ、記憶素子
としての特性に支障のないキャパシタ容量を確保するこ
とができる。ここで、表面積増倍率とは、表面に加工を
しない平坦な状態と、表面に凹凸を形成した状態とを比
較した際の表面積の拡大率を示す。

【００１３】しかし、キャパシタの微細化に伴い、溝の
開口の寸法が小さくなり、電極の表面に形成する凹凸
の、溝の内部の空間を占める割合が、相対的に大きくな
り、その後に形成する誘電体膜および上部電極を溝の底
まで一様に形成することが困難となり信頼性の高いキャ
パシタが実現できなくなる。

【００１４】これを回避するためには、半球状シリコン
を小さくして空間占有率を下げればよいが、半球状シリ
コンの頂上までの高さを小さくしようとすると、キャパ
シタ形成過程におけるシリコン基板上の溝の側壁の拡大
断面図である図１５〜図２０に示すように半球状シリコ
ンが段切れするという新たな課題が発生する。キャパシ
タを形成する際の、段切れが生じるまでの工程を図１５
〜図２０を用いて説明する。

【００１５】図１５は、キャパシタを形成するための溝
の側壁の一部である。前記溝の側壁の酸化シリコンから
なる絶縁膜４０１の表面上に例えば厚さ４０ｎｍの非晶
質シリコン膜４０２を形成する。

【００１６】次に、前記非晶質シリコン膜４０２をモノ
シラン雰囲気中で熱処理して半球状シリコン４０３を形
成する。半球状シリコン４０３は、シリコン原子が移動
することによって形成されるため、半球状シリコン４０
３の根元部分のシリコン原子が半球状シリコン４０３側
に移動し、図１６に示すように、半球状シリコン４０３
の根元部分にえぐれ４０４が発生する。

【００１７】その後、シリコン膜４０２と半球状シリコ
ン４０３との上部に形成された表面自然酸化膜を除去
し、その表面に不純物を導入し、この不純物を拡散させ
た上に熱窒化膜（図示せず）を形成した後、図１７に示
すように、酸化タンタル誘電体膜４０５を形成する。次
に、図１８に示すように、上部電極４０６を形成する。

【００１８】上記したキャパシタ形成方法を用いてキャ
パシタを形成する際に、溝の開口を小さくしつつ表面積
増倍率１．８を確保する場合、前述のように溝内の空間
確保のために半球状シリコン４０３の頂上までの高さを
小さくする必要があり、半球状シリコン４０３を形成す
るために形成される非晶質シリコン膜４０２の厚さを例
えば３０ｎｍに薄くしなければならない。非晶質シリコ
ン膜４０２を薄く形成した場合、図１６に示したように
えぐれ４０４の部分でシリコンが消失した状態となり、
図１９に示すように、段切れ４０７が生じてしまう。

【００１９】図２０は、上記段切れが生じた場合の例を
示した図である。

【００２０】半球状シリコン４０３を形成した段階で段
切れが生じると、キャパシタ容量の低下、電極抵抗の増
大を招くばかりでなく、その後に行う気相ドーピングや
熱窒化の前洗浄においてフッ酸が用いられるため、下地
の酸化シリコン膜４０１が侵食され、第一エッチング領
域５０４や極端な場合には第二エッチング領域５０５の
ように溝を構成している酸化シリコンに完全な空洞が生
じ機械的強度が低下する。

【００２１】本発明の目的は、キャパシタ電極のＨＳＧ
構造のシリコン半球を形成する過程において、電極が微
細化された場合でもキャパシタ電極の表面積増倍率を保
ち、且つ、シリコンの段切れを防止することにある。

【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要について説明すれば、
次のとおりである。

【００２４】キャパシタ電極のＨＳＧ構造の半球状シリ
コンを形成する過程において、第一電極を段切れ防止用
下部導電層と、表面に凹凸を有する上部導電層との二層
構造にし、シリコンが段切れした場合でも電極の導通が
確保できるようにすることにより、容量低下や電極抵抗
の増大を招くことがない。また、前記材料で溝を構成す
る酸化シリコンが被覆された状態を維持できるので、前
洗浄でエッチングされることもなく機械的強度の低下を
招くこともない。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２６】（実施の形態１）本発明の実施の形態１で
あるＤＲＡＭ（Dynamic Random Access Memory）の製造
方法を、図１〜図１４を用いて工程順に説明する。な
お、基板の断面を示す各図の左側部分はＤＲＡＭのメモ
リセルが形成される領域（メモリセルアレイ）を示し、
右側部分は周辺回路領域を示している。

【００２７】まず、図１に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の単結晶シリコンからなる半導体基板
（以下、基板という）１に深さ３５０ｎｍ程度の素子分
離溝２をフォトリソグラフィとドライエッチングを用い
て形成する。その後、例えば、１０００℃程度のウエッ
ト酸化で酸化シリコン膜６を素子分離溝２の内壁に形成
する。さらに、素子分離溝２の内部にＣＶＤ法を用いて
酸化シリコン膜７を埋め込み、溝の上部の酸化シリコン
膜７を化学機械研磨（ＣＭＰ; Chemical Mechanical P
olishing）法によって平坦化する。これにより、素子分
離溝２の内部に酸化シリコン膜７を残して素子分離領域
を形成する。

【００２８】次に、基板１のｐ型不純物（ホウ素）およ
び、ｎ型不純物（リン）をイオン打ち込みした後、約１
０００℃の熱処理で上記不純物を拡散させることによっ
て、メモリアレイの基板１にｐ型ウエル３およびｎ型ウ
エル５を形成し、周辺回路領域の基板１にｐ型ウエル３
およびｎ型ウエル４を形成する。さらに、フッ酸系の洗
浄液を用いて基板１の表面をウエット洗浄した後、約８
００℃の熱酸化でｐ型ウエル３および、ｎ型ウエル４の
それぞれの表面に膜厚６ｎｍ程度の清浄なゲート酸化膜
８を形成する。

【００２９】次に、ゲート酸化膜８の上部に膜厚１００
ｎｍ程度の多結晶シリコン膜（後述するｎ型あるいはｐ
型多結晶シリコン膜９ａｐ、９ａｎ）をＣＶＤ法で堆積
する。

【００３０】次に、周辺回路のｎチャネル型領域に、例
えばリン（Ｐ）をイオン注入し、周辺回路のｎチャネル
型領域に、例えばボロン（Ｂ）をイオン注入する。

【００３１】上記イオン注入により、周辺回路領域のｐ
型ウエル３上にはｎ型多結晶シリコン膜９ａｎが、周辺
回路領域のｎ型ウエル４およびメモリセルアレイ領域の
ｐ型ウエル３上にはｐ型多結晶シリコン膜９ａｐが形成
される。

【００３２】次に、ｎ型あるいはｐ型多結晶シリコン膜
９ａｎ、９ａｐ上部にスパッタリング法で膜厚５ｎｍ程
度のＷＮ膜９ｂと膜厚５０ｎｍ程度のＷ膜９ｃとを堆積
し、さらにその上部にＣＶＤ法で膜厚１００ｎｍ程度の
酸化シリコン膜１０ａを堆積する。

【００３３】次に、酸化シリコン膜１０ａの上部にＣＶ
Ｄ法で膜厚１００ｎｍ程度の窒化シリコン膜１０ｂを堆
積した後、フォトレジスト膜をマスクして窒化シリコン
膜１０ｂをドライエッチングすることにより、ゲート電
極を形成する領域に窒化シリコン膜１０ｂを残す。

【００３４】メモリセルアレイに形成されたゲート電極
９ｐは、ワード線ＷＬとして機能する。

【００３５】次に、図２に示すように、ゲート電極９
ｎ、９ｐの両側のｐ型ウエル３にｎ型不純物（リンまた
はヒ素）をイオン打ち込みすることによってｎ^-型半導
体領域１１を形成し、ｎ型ウエル４にｐ型不純物（ホウ
素）をイオン打ち込みすることによってｐ^-型半導体領
域１２を形成する。

【００３６】次に、基板１上にＣＶＤ法で膜厚５０ｎｍ
程度の窒化シリコン膜１３を堆積した後、メモリセルア
レイの基板１の上部をフォトレジスト膜で覆い、周辺回
路領域の窒化シリコン膜１３を異方的にエッチングする
ことによって、周辺回路領域のゲート電極９ｎ、９ｐの
側壁にサイドウォールスペーサ１３ａを形成する。

【００３７】次に、周辺回路領域のｐ型ウエル３にｎ型
不純物（リンまたはヒ素）をイオン打ち込みすることに
よってｎ⁺型半導体領域１４（ソース、ドレイン）を形
成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打
ち込みすることによってｐ⁺型半導体領域１５（ソー
ス、ドレイン）を形成する。

【００３８】次に、ゲート電極９ｎ、９ｐの上部に酸化
シリコン膜１６を形成する。

【００３９】次に、フォトレジスト膜をマスクにしてメ
モリセルアレイの酸化シリコン膜１６をドライエッチン
グした後、酸化シリコン膜１６の下層の窒化シリコン膜
１３をドライエッチングする。このように２段階でエッ
チングすることにより、ｎ^-型半導体領域１１の上部に
コンタクトホール１８、１９を形成する。

【００４０】次に、コンタクトホール１８、１９を通じ
てメモリセルアレイのｐ型ウエル３にｎ型不純物をイオ
ン打ち込みすることによりｎ⁺型半導体領域１７を形成
する。

【００４１】次に、コンタクトホール１８、１９の内部
にプラグ２０を形成する。プラグ２０を形成するには、
まずフッ酸を含んだ洗浄液を使ってコンタクトホール１
８、１９の内部をウエット洗浄した後、コンタクトホー
ル１８、１９の内部を含む酸化シリコン膜１６の上部に
リン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶
シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリ
コン膜を例えばエッチバックしてコンタクトホール１
８、１９の内部のみに残すことによって形成する。

【００４２】次に、酸化シリコン膜１６の上部にＣＶＤ
法によって膜厚２０ｎｍ程度の酸化シリコン膜２１を堆
積した後、フォトレジスト膜をマスクにしたドライエッ
チングで周辺回路領域の酸化シリコン膜２１およびその
下層の酸化シリコン膜１６をドライエッチングすること
によって、ｎチャネル型ＭＩＳＦＥＴのソース、ドレイ
ン１４の上部にコンタクトホール２２を形成し、ｐチャ
ネル型ＭＩＳＦＥＴのソース、ドレイン１５の上部にコ
ンタクトホール２３を形成する。また、同時に、周辺回
路領域のｐチャネルおよび、ｎチャネル型ＭＩＳＦＥＴ
のゲート電極９の上部にもコンタクトホール２４を形成
し、メモリセルアレイのコンタクトホール１８の上部に
スルーホール２５を形成する。

【００４３】次に、ｎチャネル型のソース、ドレイン１
４の表面、ｐチャネル型のソース、ドレイン１５の表
面、およびコンタクトホール１８内部のプラグ２０の表
面にそれぞれシリサイド膜２６を形成した後、コンタク
トホール２２、２３、２４の内部およびスルーホール２
５の内部にプラグ２７を形成する。

【００４４】次に、メモリセルアレイの酸化シリコン膜
２１の上部にビット線ＢＬを形成し、周辺回路領域の酸
化シリコン膜２１の上部に第一層目の配線３０〜３３を
形成する。ビット線ＢＬおよび第一層目の配線３０〜３
３は、例えば酸化シリコン膜２１の上部にスパッタリン
グ法で膜厚１００ｎｍ程度のＷ膜を堆積した後、フォト
レジスト膜をマスクにしてこのＷ膜をドライエッチング
することによって形成する。

【００４５】次に、図３に示すように、ビット線ＢＬお
よび第一層目の配線３０〜３３の上部に膜厚３００ｎｍ
程度の酸化シリコン膜３４を形成する。

【００４６】次に、酸化シリコン膜３４の上部にＣＶＤ
法で膜厚２００ｎｍ程度の多結晶シリコン膜を堆積した
後、フォトレジスト膜をマスクにしてメモリセルアレイ
の前記多結晶シリコン膜をドライエッチングすることに
より、コンタクトホール１９の上方の前記多結晶シリコ
ン膜に溝を形成する。

【００４７】次に、前記溝の側壁にサイドウォールスペ
ーサを形成した後、このサイドウォールスペーサと前記
多結晶シリコン膜とをマスクにして酸化シリコン膜３４
およびその下層の酸化シリコン膜２１をドライエッチン
グすることによってコンタクトホール１９の上部にスル
ーホール３８を形成する。前記溝の側壁の前記サイドウ
ォールスペーサは、前記溝の内部を含む前記多結晶シリ
コン膜の上部にＣＶＤ法で多結晶シリコン膜を堆積した
後、この多結晶シリコン膜を異方的にエッチングして前
記溝の側壁に残すことによって形成する。

【００４８】側壁に前記サイドウォールスペーサが形成
された前記溝の底部にスルーホール３８を形成すること
により、スルーホール３８の径は、その下部のコンタク
トホール１９の径よりも小さくなる。これにより、メモ
リセルサイズを縮小しても、ビット線ＢＬとスルーホー
ル３８との合わせマージンが確保されるので、次の工程
でスルーホール３８の内部に埋め込まれるプラグ３９と
ビット線ＢＬとの短絡を確実に防止することができる。

【００４９】次に、前記多結晶シリコン膜と前記サイド
ウォールスペーサとをドライエッチングで除去した後、
スルーホール３８の内部にプラグ３９を形成する。プラ
グ３９は、スルーホール３８の内部を含む酸化シリコン
膜３４の上部にｎ型不純物（リン）をドープした低抵抗
多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶
シリコン膜をエッチバックしてスルーホール３８の内部
のみに残すことによって形成する。

【００５０】次に、酸化シリコン膜３４の上部にＣＶＤ
法で膜厚１００ｎｍ程度の窒化シリコン膜４０を堆積
し、続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化
シリコン膜４１を堆積した後、フォトレジスト膜をマス
クにしてメモリアレイの酸化シリコン膜４１をドライエ
ッチングし、続いてこの酸化シリコン膜４１の下層の窒
化シリコン膜４０をドライエッチングすることにより、
図４に示すように、スルーホール３８の上部に溝４２を
形成する。情報蓄積用容量素子の下部電極は、この溝４
２の内壁に沿って形成されるので、下部電極の表面積を
大きくして蓄積電荷量を増やすためには、溝４２を形成
する酸化シリコン膜４１を厚い膜厚（例えば１．３μｍ
程度）で堆積する必要がある。

【００５１】次に、本発明の実施の形態であるキャパシ
タ内壁の多結晶シリコン膜の形成工程について図４の溝
４２の拡大図である図５〜図１２を用いて説明する。

【００５２】まず、図５に示すように、酸化シリコンか
らなる絶縁膜４１の上に、３×１０ ²⁰ｃｍ^-3のリンを含
有する厚さ１０ｎｍの第一の非晶質シリコン４３ａをＣ
ＶＤ法により形成する。非晶質シリコン４３ａは、モノ
シラン（ＳｉＨ₄）とホスフィン（ＰＨ₃）を原料ガスと
して例えば温度５３０℃で形成する。モノシランに代え
てジシラン（Ｓｉ₂Ｈ₆）でもよい。

【００５３】次に、図６に示すように、例えば７００℃
で３分間熱処理し、非晶質シリコン４３ａを多結晶シリ
コン（下部導電層）４３ｂに変換する。下地多結晶シリ
コンの形成は、多結晶シリコンの状態で形成する条件で
は、厚さ１０ｎｍ以下になると島状に形成されて連続膜
にならない場合や、薬液の浸透性が増大する場合がある
などの不都合が生じる。そのため、薄くても連続膜で形
成できる非晶質状態で形成し、熱処理によって多結晶化
させる。

【００５４】次に、１×１０²⁰ｃｍ^-3の不純物を含有す
る厚さ２０ｎｍの第二非晶質シリコン４４ｃを同じくＣ
ＶＤ法で形成する。

【００５５】次に、図７に示すように、フォトレジスト
からなる絶縁膜４５で溝４２の内部を充填する。次に、
図８に示すように、溝４２の外部に露出している非晶質
シリコン４４ｃと多結晶シリコン４３ａとをドライエッ
チングで除去する。次に、図９に示すように、絶縁膜４
５をエッチングで除去する。

【００５６】次に、図１０に示すように、多結晶シリコ
ン４４ａの表面に半球状シリコン４４ｂを形成する。半
球状シリコン４４ｂの形成は公知で、種々の条件を選択
することができるが、基本的には非晶質シリコンが多結
晶シリコンに遷移する温度に保持すればよい。それが達
成される温度範囲は、概ね５５０〜６５０℃である。こ
れより温度が高くなると、非晶質シリコンに凹凸が形成
される前に非晶質シリコン全体が多結晶化してしまい、
凹凸を形成できなくなる。前記温度範囲においては、よ
り温度の高いほうが短時間で凹凸を形成できる。ここで
は、より短時間で制御性よく形成するため枚葉処理装置
を用いた。多数枚同時処理が可能な電気炉体でも半球状
シリコンを形成することができるが、この場合短時間処
理が困難で下地多結晶シリコンの結晶性の影響を受け
て、その上に重ねて形成した非晶質シリコンが部分的に
結晶化されてしまい、均一な半球状シリコンの形成が困
難となる場合があって好ましくない。第一段階としてモ
ノシランを用いた結晶核形成を行い、その後第二段階と
して熱処理を施し結晶核を中心に半球状シリコンを成長
させる方法を用いた。第一段階の核形成は１８０秒、第
二段階の熱処理は２１０秒とした。

【００５７】次に、基板１に洗浄を施して、表面の自然
酸化膜を除去した後、ホスフィンを含む雰囲気で熱処理
を施し、シリコン中にリンを気相拡散させ不純物のドー
ピングを行った。このドーピングにおいても、使用する
装置や前後の工程の処理条件に応じて種々条件を選択す
ることが可能であるが、ここでは、枚葉処理装置を用
い、６００℃、４分間熱処理した。ここで、多結晶シリ
コン膜４４ａ、半球状シリコン４４ｂ、多結晶シリコン
膜４３ｂから下部電極ｅが完成する。

【００５８】図１１は、図１０に示す溝４２の側壁部分
の一部を拡大した図である。この時、多結晶シリコン膜
４４ａを薄く形成してシリコン半球４４ｂを形成したと
きに多結晶シリコン膜４４ａに段切れ４６が形成された
場合でも、下層に段切れ防止用導電層である、多結晶シ
リコン膜４３ｂが設けてあるので下部電極は導通が確保
できる。

【００５９】その後、フッ酸を用いた前洗浄を行う。こ
の時、多結晶シリコン膜４４ａが段切れした場合でも、
前記段切れ防止用導電層が備えてあることにより、下地
の酸化シリコンからなる絶縁膜４０１が侵食されること
なく、キャパシタの機械的強度が低下することを防止で
きる。

【００６０】その後、アンモニアを含む雰囲気中で７５
０℃、３分間熱処理し、半球状シリコン４４ｂの表面に
厚さ１．５ｎｍ程度の熱窒化膜を形成した後、図１２に
示すように、酸化タンタルからなる誘電体４７を形成し
た。最初に厚さ５ｎｍの第一層目の酸化タンタル膜を形
成し、酸化性雰囲気で７５０℃、９０秒熱処理して結晶
化させた。その後、再び厚さ５ｎｍの第二層目の酸化タ
ンタルを積層形成して同じ熱処理を施した。また、ドー
ピングを行った後、ＣＶＤ法により窒化シリコン膜を形
成して誘電体とすることもできる。

【００６１】次に、図１３に示すように、ＣＶＤ法によ
り窒化チタンからなる立体構造をした上部電極４８を形
成する。

【００６２】次に、図１４に示すように、情報蓄積用容
量素子Ｃ（４３ｂ、４４ｂ、４７、４８）の上部にＣＶ
Ｄ法で膜厚１００ｎｍ程度の酸化シリコン膜５０を堆積
する。

【００６３】次に、フォトレジストをマスクにして周辺
回路領域の第一層配線３０、３３の上部の酸化シリコン
膜５０、４１、シリコン窒化膜４０および、酸化シリコ
ン膜３４をドライエッチングすることによってスルーホ
ール５１、５２を形成した後、スルーホール５１、５２
の内部にプラグ５３を形成する。

【００６４】次に、酸化シリコン膜５０の上部に第二層
目の配線５４〜５６を形成する。配線５４〜５６は、例
えば、酸化シリコン膜５０の上部にスパッタリング法で
膜厚５０ｎｍ程度のＴｉＮ膜、膜厚５００ｎｍ程度のＡ
ｌ合金膜および、膜厚５０ｎｍ程度のＴｉ膜を堆積した
後、フォトレジスト膜をマスクにしてこれらの膜をドラ
イエッチングすることにより形成する。

【００６５】本実施の形態では、第二の非晶質シリコン
膜を形成する前に下地に厚さ１０ｎｍの多結晶シリコン
膜を形成してあるので、面積増倍率が１．８以上になる
ように、第二の非晶質シリコン膜を半球状シリコン化さ
せても多結晶シリコンが原子移動を伴わないために段切
れすることを回避でき、下地の酸化シリコン膜からなる
絶縁膜が侵食されることなく機械的強度が低下すること
もない。また、半球状シリコン化させる非晶質シリコン
の厚さを２０ｎｍとしているので、半球状シリコンの頂
上までの高さを５０ｎｍ以下とすることができ、溝内の
空間を確保してキャパシタを構成することができる。

【００６６】本実施の形態では、第一の非晶質シリコン
を一旦多結晶化した後に第二の非晶質シリコンを形成し
ている。通常、多結晶シリコンの上に非晶質シリコンを
形成する場合、形成直後の段階において非晶質シリコン
が局所的に多結晶化してしまい、後の工程で半球状シリ
コンが形成されない不都合が生じることがある。本実施
の形態では、多結晶化の段階でその表面に０．５ｎｍ程
度の自然酸化膜が形成されるのでその自然酸化膜が阻害
要因となって第二の非晶質シリコンが形成直後の段階で
多結晶化することがない。したがって、半球状シリコン
を安定に形成することができる。

【００６７】また、同一装置内で第一の非晶質シリコン
形成から第ニの非晶質シリコン形成まで連続的に行なう
こともできる。第一シリコンの表面に形成する阻害層に
は,シリコンの酸化物や窒化物を用いることができる。
例えば、第一の非晶質シリコンを１０ｎｍ形成した段階
で原料ガスのＳｉＨ₄の供給を一旦停止し、酸素もしく
はアンモニア（ＮＨ₃）を供給して酸化シリコンもしく
は窒化シリコンを０．５ｎｍ以下の厚さになるように形
成する。この時の形成条件としては、温度５３０℃、圧
力１３０Ｐａ、ガス供給時間は、１から３分程度を用い
ることができる。阻害層を形成した後、酸素もしくはア
ンモニアの供給を停止して、再びＳｉＨ ₄を供給し第ニ
の非晶質シリコンを所望の膜厚分だけ形成する。この場
合、第一のシリコンは非晶質であるが、半球状シリコン
となる第ニの非晶質シリコンとの間に阻害層を設けてい
るので、第一のシリコンまで半球状化することを抑えら
れ段切れを防止することができる。第一のシリコンを同
一装置内で多結晶化する場合には高速昇降温炉や枚葉ラ
ンプ加熱処理装置を用い、５３０℃で形成した第一の非
晶質シリコンを一旦６５０℃程度に昇温して多結晶化
し、再び５３０℃に降温して阻害層を設け第ニの非晶質
シリコンを形成することができる。

【００６８】（実施の形態２）本実施の形態では、実施
の形態１にて用いた下地多結晶シリコン膜の代わりに半
球状シリコンの下地に金属化合物を用いて段切れを防止
するキャパシタについて説明する。

【００６９】図４に示すように、酸化シリコンからなる
第一の絶縁膜３４の所定の領域にシリコンプラグ３９を
形成し、例えば窒化シリコンからなる第二の絶縁膜およ
び酸化シリコンからなる第三の絶縁膜４１を積層形成
し、シリコンプラグの表面が露出するように開溝４２を
形成する。

【００７０】次に、図５に示すように、全面に厚さ１０
ｎｍの金属シリサイド４３ｂを形成する。金属シリサイ
ドの材料には、タングステンシリサイド、チタンシリサ
イドなどを選択することができる。また、形成方法に
は、シリサイドを直接ＣＶＤ法で形成する方法、実施の
形態１で述べた薄いシリコンを予め形成した後にその表
面に金属を積層し熱処理してシリサイド化させる方法な
ど種々選択が可能である。

【００７１】次に、図６に示すように、厚さ２０ｎｍの
非晶質シリコン４４ｃを形成する。非晶質シリコン４４
ｃを形成するには、金属シリサイドを形成した後、連続
的に行うことが望ましい。

【００７２】次に、図７に示すように、例えばフォトレ
ジストからなる第四の絶縁膜４５で溝内部を充填する。

【００７３】次に、図８に示すように、溝以外の表面に
露出している非晶質シリコンおよび金属シリサイドを除
去する。

【００７４】次に、図９に示すように、第四の絶縁膜４
５を除去する。

【００７５】次に、図１０に示すように、凹凸シリコン
４４ｂを形成する。

【００７６】次に、実施の形態１と同様にして上部電極
を形成してキャパシタを構成する。

【００７７】本実施の形態は、半球状シリコンの下地に
金属シリサイドを形成しているので、例えば非晶質シリ
コンに十分な導電性を持たせるために必要な８００℃以
上の高温熱処理が不要で且つ、より抵抗の小さい電極で
キャパシタを構成できる効果がある。

【００７８】以上、本発明者らによってなされた発明を
実施の形態に基づき具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。

【００７９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００８０】シリコンが半球状化される非晶質シリコン
の下地に予め段切れ防止用導電層を設けることにより、
大きな半球状シリコンを形成し、その層が段切れして
も、その下層に導電膜を形成してあるので、下部電極が
段切れした際にでも、導通が確保できる。また、下地の
酸化シリコンからなる絶縁膜が侵食されることがないの
で、機械的強度が低下することを防止できる。

【００８１】高集積化されてセル面積が縮小され、溝の
開口寸法が小さくなっても、表面積増倍率を保つことが
できるため、記憶素子として十分な容量を有するキャパ
シタを形成でき、信頼性の高い半導体装置を提供でき
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した断面図である。

【図２】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した断面図である。

【図３】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した断面図である。

【図４】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した断面図である。

【図５】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した断面の拡大図である。

【図６】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した断面の拡大図である。

【図７】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した断面の拡大図である。

【図８】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した断面の拡大図である。

【図９】本発明の一実施の形態である半導体装置の製造
方法を工程順に示した断面の拡大図である。

【図１０】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面の拡大図である。

【図１１】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面の拡大図である。

【図１２】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面図である。

【図１３】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面図である。

【図１４】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面図である。

【図１５】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面の拡大図である。

【図１６】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面の拡大図である。

【図１７】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面の拡大図である。

【図１８】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面の拡大図である。

【図１９】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面の拡大図である。

【図２０】本発明の一実施の形態である半導体装置の製
造方法を工程順に示した断面の拡大図である。

【符号の説明】

１半導体基板２素子分離溝３ｐ型ウエル４ｎ型ウエル５ｎ型ウエル６酸化シリコン膜７酸化シリコン膜８ゲート酸化膜９ａｎｎ型多結晶シリコン膜９ａｐｐ型多結晶シリコン膜９ｂＷＮ膜９ｃＷ膜９ｄシリサイド層９ｎｎ型ゲート電極９ｐｐ型ゲート電極１０キャップ絶縁膜１０ａ酸化シリコン膜１０ｂ窒化シリコン膜１１ｎ型半導体領域１２ｐ型半導体領域１３窒化シリコン膜（絶縁膜）１３ａサイドウォールスペーサ１４ｎ⁺型半導体領域１５ｐ⁺型半導体領域１６酸化シリコン膜１７ｎ⁺型半導体領域１８コンタクトホール１９コンタクトホール２０プラグ２１酸化シリコン膜２２〜２５コンタクトホール（接続溝）２６シリサイド膜２７プラグ３０〜３３第１層配線３４酸化シリコン膜３５多結晶シリコン膜３６溝３７サイドウォールスペーサ３８スルーホール３９プラグ４０窒化シリコン膜４１酸化シリコン膜４２溝４３ａ非晶質シリコン４３ｂ多結晶シリコン（金属シリサイド）４４ａ多結晶シリコン４４ｂ半球状シリコン４４ｃ非晶質シリコン４６段切れ４７誘電体膜４８上部電極５０酸化シリコン膜５１スルーホール５２スルーホール５３プラグ５４〜５６配線４０１絶縁膜４０２非晶質シリコン４０３半球状シリコン４０４えぐれ４０５誘電体４０６上部電極４０７段切れ５０１酸化シリコン膜５０２プラグ５０３窒化シリコン膜５０４エッチング領域１５０５エッチング領域２ＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者川越剛東京都中央区八重洲二丁目２−１エルピーダ・メモリ株式会社内 (72)発明者喜多村宏之東京都中央区八重洲二丁目２−１エルピーダ・メモリ株式会社内Ｆターム(参考） 5F083 AD10 AD24 AD48 AD62 GA09 JA05 JA35 JA39 JA40 MA06 MA17 NA01 NA08 PR34 PR43 PR44 PR53 PR54

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面上に形成された絶縁膜
に複数の溝が形成され、前記溝の表面に半球状の凹凸を
有する第一電極と、前記第一電極の上部に形成された誘
電体膜と、前記誘電体膜の上部に形成された第二電極と
からなる情報蓄積用容量素子が形成されたメモリセルを
備えたＤＲＡＭを有する半導体装置であって、前記第一
電極は、段切れ防止用下部導電層と、表面に凹凸を有す
る多結晶シリコン膜からなる上部導電層との二層構造を
有していることを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置であって、前
記第一電極の下部導電層は、ｎ型多結晶シリコンからな
ることを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置であって、前
記下部導電層と上部導電層の間には厚さ０．５ｎｍ以下
の窒化シリコン膜が介在していることを特徴とする半導
体装置。
【請求項４】請求項１記載の半導体装置であって、前
記第一電極の下部導電層は、金属シリサイドからなるこ
とを特徴とする半導体装置。
【請求項５】請求項１記載の半導体装置であって、前
記第一電極の表面積増倍率は、１．８より大きいことを
特徴とする半導体装置。
【請求項６】半導体基板上に情報蓄積用容量素子を有
する半導体装置の製造方法であって、（ａ）シリコン基
板上に絶縁膜を形成する工程、（ｂ）前記絶縁膜表面上
に溝を形成する工程、（ｃ）前記溝の内部を含む絶縁膜
上に段切れ防止用下部電極層を形成する工程、（ｄ）前
記下部電極層の上部に、シリコンからなる上部電極層を
形成する工程、（ｅ）前記溝の外部の前記下部電極層と
前記上部電極層を除去することよって、前記溝の内部に
前記下部電極層と前記上部電極層とからなる二層構造を
有する下部電極を形成する工程、（ｆ）前記下部電極の
一部を構成する前記上部電極層の表面に凹凸を形成する
工程、（ｇ）前記下部電極の上部に容量絶縁膜を形成す
る工程、（ｈ）前記容量絶縁膜の上部に上部電極を形成
する工程、を含むことを特徴とする半導体装置の製造方
法。