JP2000156476A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000156476A JP10251511A JP25151198A JP2000156476A JP 2000156476 A JP2000156476 A JP 2000156476A JP 10251511 A JP10251511 A JP 10251511A JP 25151198 A JP25151198 A JP 25151198A JP 2000156476 A JP2000156476 A JP 2000156476A
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silicon film
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安浩 菅原
Ryoichi Furukawa
亮一 古川
Toshio Uemura
俊雄 植村
Akira Takamatsu
朗 高松
Hirohiko Yamamoto
裕彦 山本
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正義 吉田
Masayuki Ishizaka
正行 石坂
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晋平 飯島
Yuzuru Oji
譲 大路
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Abstract

(57)【要約】 【課題】 キャパシタ下部電極に適用する多結晶シリコ
ン膜の膜厚を、粒状シリコンの部分を含めて制御する。 【解決手段】 シリコン酸化膜５０に形成された溝５２
の内面に沿うように非晶質シリコン膜を形成し、非晶質
シリコン膜の表面にシリコン核づけおよび粒成長促進の
ための熱処理を施して、非晶質シリコン膜から粒状シリ
コン結晶７６を粒成長させる。その後、多結晶シリコン
膜７７を形成する。さらにシリコン酸化膜５０上面の多
結晶シリコン膜７７および粒状シリコン結晶７６をエッ
チバックして除去し、多結晶シリコン膜７７および粒状
シリコン結晶７６からなるＤＲＡＭの情報蓄積用容量素
子を構成する下部電極を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体装置に適用して有効な
技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成されてい
る。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離
領域で囲まれた活性領域に形成され、主としてゲート酸
化膜、ワード線と一体に構成されたゲート電極およびソ
ース、ドレインを構成する一対の半導体領域で構成され
ている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの
上部に配置され、その延在方向に隣接する２個のメモリ
セル選択用ＭＩＳＦＥＴによって共有されるソース、ド
レインの一方と電気的に接続されている。情報蓄積用容
量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部
に配置され、上記ソース、ドレインの他方と電気的に接
続されている。
【０００３】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン（Capacitor Over Bitline）構造の
ＤＲＡＭを開示している。この公報に記載されたＤＲＡ
Ｍは、メモリセルの微細化に伴う情報蓄積用容量素子の
蓄積電荷量（Ｃs ）の減少を補うために、ビット線の上
部に配置した情報蓄積用容量素子の下部電極（蓄積電
極）を円筒状に加工することによってその表面積を増や
し、その上部に容量絶縁膜と上部電極（プレート電極）
とを形成している。
【０００４】しかしながら、ＣＯＢ構造を有するメモリ
セルにおいては、メモリセルアレイ領域に形成されるキ
ャパシタの半導体記憶装置としての動作信頼度を確保す
る必要上、装置の集積度が向上しセル面積が縮小しても
相当の立体化が必須となっている。このような立体化さ
れたキャパシタを形成した後に層間絶縁膜を形成した場
合には、メモリセルアレイ領域と周辺回路領域の間にキ
ャパシタの高さに相当する分だけの段差が生じてしま
う。
【０００５】このような段差は、ＤＲＡＭの集積度が増
すに従い、一定のキャパシタ容量を確保する必要があ
り、益々高くなる方向にある。また、ＤＲＡＭの集積度
向上の要求から、フォトリソグラフィの露光精度の向上
が要求され、そのような要求を満足するために許容され
る焦点深度の値が益々厳しいものとなる。このような段
差の増大、およびフォトリソグラフイにおける露光焦点
の余裕の減少から、前記層間絶縁膜上に形成される配線
層の形成が困難になるという問題がある。
【０００６】また、下部電極を前記したように円筒状に
加工するには工程が複雑となり、できるだけ簡略化した
構造が望まれる。しかしながら、簡略化した下部電極の
構造では表面積を広くできず、前記した段差の低減に対
しては逆効果となる。
【０００７】このような立体構造キャパシタの有する問
題点を回避する方法として、たとえば、１９９６年１１
月１０日、応用物理学会発行、「応用物理」第６５巻第
１１号、ｐ１１０６〜１１３に記載されているように、
下部電極であるシリコン表面に微小な凹凸を形成して粗
面化し、下部電極寸法を大きくすることなく、表面積を
実質的に大きくすることができる技術、いわゆるＨＳＧ
（Hemispherical Silicon Grain ）構造の技術が提案さ
れている。
【０００８】また、特開平１０−５６１５５号公報に
は、ＨＳＧ構造を形成する製造方法において結晶核の形
成前に非晶質シリコン膜（アモルファスシリコン膜）を
形成する技術が記載され、特開平９−２９８２８４号公
報または特開平６−２０４４２６号公報には、不純物を
含んだ第１非晶質シリコン膜上に不純物を含まない第２
非晶質シリコン膜を形成し、第２非晶質シリコン膜にＨ
ＳＧ構造を形成する技術が記載されている。
【０００９】
【発明が解決しようとする課題】ところが、前記したＨ
ＳＧ構造の技術には、以下のような問題点がある。すな
わち、ＤＲＡＭの高集積化の要請に伴うデバイスサイズ
の微細化により、下部電極の専有面積サイズも小さくす
ることが求められる。特に、筒形状の下部電極の場合、
筒内径の縮小が求められ、微細化した筒内部での精度の
良い粒状シリコンの形成が要求される。すなわち下部電
極を構成する多結晶シリコン膜の薄膜化に伴う粒状シリ
コンの高さ（凹凸）の制御が困難になっているという問
題がある。
【００１０】また、下部電極を構成する多結晶シリコン
膜の薄膜化により多結晶シリコン膜が高抵抗化し、下部
電極の十分な導電性が確保できなくなりつつある。特
に、粒状シリコン成長後の膜部分の膜厚が薄くなり、高
抵抗化の問題が顕著になる。
【００１１】さらに、キャパシタ電極の空乏層の影響が
問題になる。すなわち、多結晶シリコン膜で構成される
下部電極内の不純物が十分に活性化されていない場合、
あるいは不純物量が十分でない場合には、キャリア濃度
が低下し、上部電極との電位関係によっては容量絶縁膜
との界面の下部電極に空乏層が生じる。空乏層が生じれ
ば、その実効膜厚に相当するだけ容量絶縁膜の膜厚が増
加したこととなり容量値の低下を招く。特にＨＳＧ構造
の場合には、不純物濃度が高ければ粒状シリコンの成長
性が阻害されるため、粒状シリコン成長後の不純物濃度
が不足する場合があり、空乏層の問題が顕在化しやす
い。
【００１２】本発明の目的は、キャパシタ下部電極に適
用する多結晶シリコン膜の膜厚を、粒状シリコンの部分
（凹凸部分）を含めて制御できる技術を提供することに
ある。
【００１３】また、本発明の目的は、多結晶シリコン膜
表面の粒状シリコン（凹凸）の高さを容易に制御する技
術を提供することにある。
【００１４】また、本発明の目的は、キャパシタ下部電
極に適用する多結晶シリコン膜の高抵抗化を防止し、下
部電極の導電性を確保できる技術を提供することにあ
る。
【００１５】また、本発明の目的は、キャパシタ下部電
極を構成する多結晶シリコン膜と容量絶縁膜との界面で
の多結晶シリコン膜の空乏層の発生（空乏化）を防止
し、空乏化による蓄積容量の低下を抑制できる技術を提
供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１８】（１）本発明の半導体装置は、半導体から
なる基板または半導体層をその表面に有する基板と、基
板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴの
ソースまたはドレインとして機能する半導体領域に電気
的に接続された第１電極、第１電極に対向して形成され
た第２電極および第１、第２電極の間に挟まれた容量絶
縁膜で構成される情報蓄積用容量素子とを有する半導体
装置であって、第１電極は、第１多結晶シリコン膜と、
第１多結晶シリコン膜の表面に形成された粒状シリコ
ン、または、表面に粒状体を有し第１多結晶シリコン膜
の表面に形成された第２多結晶シリコン膜とを有し、第
１多結晶シリコン膜と粒状シリコンまたは第２多結晶シ
リコン膜との界面には、シリコン原子の移動を阻害する
シリコン原子移動阻害物、または、非晶質シリコン膜の
堆積の際の結晶化を阻害する結晶化阻害物を有するもの
である。
【００１９】また、前記シリコン原子移動阻害物または
結晶化阻害物は、第１多結晶シリコン膜の表面に形成さ
れたシリコン酸化物またはシリコン酸化膜である。
【００２０】（２）本発明の半導体装置は、半導体から
なる基板または半導体層をその表面に有する基板と、基
板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴの
ソースまたはドレインとして機能する半導体領域に電気
的に接続された第１電極、第１電極に対向して形成され
た第２電極および第１、第２電極の間に挟まれた容量絶
縁膜で構成される情報蓄積用容量素子とを有する半導体
装置であって、第１電極は、第１多結晶シリコン膜と、
第１多結晶シリコン膜の表面に形成された粒状シリコ
ン、または、表面に粒状体を有し第１多結晶シリコン膜
の表面に形成された第２多結晶シリコン膜とを有し、第
１多結晶シリコン膜と粒状シリコンまたは第２多結晶シ
リコン膜との界面には、シリコン酸化物またはシリコン
酸化膜を有するものである。
【００２１】また、前記シリコン酸化物またはシリコン
酸化膜の膜厚は、２ｎｍ以下である。
【００２２】また、シリコン酸化物またはシリコン酸化
膜は、第１多結晶シリコン膜となるシリコン膜の形成後
にシリコン膜の表面を酸素を含有する雰囲気に暴露する
ことにより形成されたシリコンの自然酸化物または自然
酸化膜である。
【００２３】また、第１多結晶シリコン膜の表面が平坦
なものである。
【００２４】また、第１多結晶シリコン膜の表面粗さ
は、その膜厚の１０％以下である。
【００２５】（３）本発明の半導体装置は、半導体から
なる基板または半導体層をその表面に有する基板と、基
板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴの
ソースまたはドレインとして機能する半導体領域に電気
的に接続された第１電極、第１電極に対向して形成され
た第２電極および第１、第２電極の間に挟まれた容量絶
縁膜で構成される情報蓄積用容量素子とを有する半導体
装置であって、第１電極は第１導電膜を有し、第１導電
膜の表面には粒状シリコンまたは表面に粒状体を有する
第２多結晶シリコン膜を有するものである。
【００２６】また、第１導電膜は、多結晶シリコン膜、
金属シリサイド膜、多結晶シリコン膜と金属シリサイド
膜もしくは金属膜との積層膜、金属膜または金属化合物
膜から選択された何れかの導電膜である。
【００２７】また、金属シリサイド膜は、タングステン
シリサイド膜、チタンシリサイド膜またはコバルトシリ
サイド膜から選択された何れかの金属シリサイド膜であ
り、金属膜または金属化合物膜は、タングステン膜、チ
タン膜、コバルト膜、窒化チタン膜または窒化タングス
テン膜から選択された何れかの金属膜または金属化合物
膜である。
【００２８】（４）本発明の半導体装置は、半導体から
なる基板または半導体層をその表面に有する基板と、基
板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴの
ソースまたはドレインとして機能する半導体領域に電気
的に接続された第１電極、第１電極に対向して形成され
た第２電極および第１、第２電極の間に挟まれた容量絶
縁膜で構成される情報蓄積用容量素子とを有する半導体
装置であって、第１電極は、粒状シリコンまたはその表
面に粒状体を有する第３多結晶シリコン膜を有し、粒状
シリコンまたは第３多結晶シリコン膜上に第４多結晶シ
リコン膜が形成されているものである。
【００２９】また、粒状シリコンは、接着層上に形成さ
れているものである。
【００３０】また、接着層は、多結晶シリコン膜であ
る。
【００３１】また、第１導電膜と粒状シリコンもしくは
第２多結晶シリコン膜との界面、または接着層と粒状シ
リコンとの界面には、シリコン酸化物またはシリコン酸
化膜を有するものである。
【００３２】また、第１多結晶シリコン膜または第１導
電膜を構成する結晶の面方位と、粒状シリコンまたは第
２多結晶シリコン膜の面方位とは相違するものである。
【００３３】また、第１多結晶シリコン膜、第１導電膜
または第４多結晶シリコン膜の膜厚は、２０ｎｍ以上、
１００ｎｍ以下である。
【００３４】また、第１多結晶シリコン膜、第１導電膜
である多結晶シリコン膜または第４多結晶シリコン膜に
含まれる不純物の濃度は、１×１０20atoms/cm3 以上、
１×１０22atoms/cm3 以下のものである。
【００３５】また、粒状シリコンもしくは第２多結晶シ
リコン膜または第３多結晶シリコン膜に含まれる不純物
の濃度は、5.０×１０20atoms/cm3 以下のものである。
【００３６】（５）本発明の半導体装置の製造方法は、
（ａ）半導体からなる基板または半導体層をその表面に
有する基板の主面上に第１絶縁膜を堆積し、第１絶縁膜
に溝を形成する工程、（ｂ）溝の内面を含む第１絶縁膜
上に第１非晶質シリコン膜を堆積する工程、（ｃ）第１
非晶質シリコン膜上に阻害物を形成する工程、（ｄ）第
１非晶質シリコン膜上に第２非晶質シリコン膜を堆積す
る工程、（ｅ）溝を埋め込む第２絶縁膜を形成する工
程、（ｆ）第２絶縁膜および溝以外の第１絶縁膜上の第
２非晶質シリコン膜および第１非晶質シリコン膜を除去
し、溝内に第１非晶質シリコン膜および第２非晶質シリ
コン膜を残存させる工程、（ｇ）第２非晶質シリコン膜
の表面にシリコン結晶核を形成する工程、（ｈ）基板を
熱処理し、第２非晶質シリコン膜をシリコンの粒状結晶
に成長させる工程、を含むものである。
【００３７】（６）本発明の半導体装置の製造方法は、
（ａ）半導体からなる基板または半導体層をその表面に
有する基板の主面上に第１絶縁膜を堆積し、第１絶縁膜
に溝を形成する工程、（ｂ）溝の内面を含む第１絶縁膜
上に導電膜を堆積する工程、（ｃ）導電膜上に第３非晶
質シリコン膜を堆積する工程、（ｄ）溝を埋め込む第２
絶縁膜を形成する工程、（ｅ）第２絶縁膜および溝以外
の第１絶縁膜上の第３非晶質シリコン膜および導電膜を
除去し、溝内に導電膜および第３非晶質シリコン膜を残
存させる工程、（ｆ）第３非晶質シリコン膜の表面にシ
リコン結晶核を形成する工程、（ｇ）基板を熱処理し、
第３非晶質シリコン膜をシリコンの粒状結晶に成長させ
る工程、を含むものである。
【００３８】また、導電膜は、多結晶シリコン膜、金属
シリサイド膜、多結晶シリコン膜と金属シリサイド膜ま
たは金属膜との積層膜、金属膜または金属化合物膜から
選択された何れかの導電膜である。
【００３９】また、金属シリサイド膜は、タングステン
シリサイド膜、チタンシリサイド膜またはコバルトシリ
サイド膜から選択された何れかの金属シリサイド膜であ
り、金属膜または金属化合物膜は、タングステン膜、チ
タン膜、コバルト膜、窒化チタン膜または窒化タングス
テン膜から選択された何れかの金属膜または金属化合物
膜である。
【００４０】また、前記（６）の（ｂ）工程の後、導電
膜の表面に阻害物を形成する工程を有するものである。
【００４１】（７）本発明の半導体装置の製造方法は、
（ａ）半導体からなる基板または半導体層をその表面に
有する基板の主面上に第１絶縁膜を堆積し、第１絶縁膜
に溝を形成する工程、（ｂ）溝の内面を含む第１絶縁膜
上に第４非晶質シリコン膜を堆積する工程、（ｃ）第４
非晶質シリコン膜の表面にシリコン結晶核を形成する工
程、（ｄ）基板を熱処理し、第４非晶質シリコン膜をシ
リコンの粒状結晶に成長させる工程、（ｅ）粒状結晶上
に第１多結晶シリコン膜を形成する工程、（ｆ）溝を埋
め込む第２絶縁膜を形成する工程、（ｇ）第２絶縁膜お
よび溝以外の第１絶縁膜上の第１多結晶シリコン膜およ
び粒状結晶を除去し、溝内に粒状結晶および第１多結晶
シリコン膜を残存させる工程、を含むものである。
【００４２】また、（ａ）工程の後、溝内に、第２多結
晶シリコン膜または第６非晶質シリコン膜を形成するも
のである。
【００４３】また、第２多結晶シリコン膜または第６非
晶質シリコン膜を形成した後、その表面に阻害物を形成
するものである。
【００４４】また、阻害物は、シリコン酸化物またはシ
リコン酸化膜である。
【００４５】また、シリコン酸化物またはシリコン酸化
膜は、第１非晶質シリコン膜、導電膜である多結晶シリ
コン膜または第２多結晶シリコン膜もしくは第６非晶質
シリコン膜の表面を酸素を含有する雰囲気に暴露するこ
とにより形成されるものである。
【００４６】また、第１非晶質シリコン膜、導電膜また
は第１多結晶シリコン膜の膜厚は、２０ｎｍ以上、１０
０ｎｍ以下であり、第１非晶質シリコン膜、導電膜であ
る多結晶シリコン膜または第１多結晶シリコン膜に含ま
れる不純物の濃度は、１×１０20atoms/cm3 以上、１×
１０22atoms/cm3 以下のものである。
【００４７】また、第２非晶質シリコン膜、第３非晶質
シリコン膜または第４非晶質シリコン膜の膜厚は２０ｎ
ｍ以上であり、第２非晶質シリコン膜、第３非晶質シリ
コン膜または第４非晶質シリコン膜に含まれる不純物の
濃度は、５×１０20atoms/cm3 以下のものである。
【００４８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００４９】（実施の形態１）図１は、実施の形態１の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
【００５０】図２は、実施の形態１のＤＲＡＭの等価回
路図である。図示のように、このＤＲＡＭのメモリアレ
イ（ＭＡＲＹ）は、マトリクス状に配置された複数のワ
ード線ＷＬ（ＷＬ0 、ＷＬ1 、…、ＷＬn ）と複数のビ
ット線ＢＬおよびそれらの交点に配置された複数のメモ
リセル（ＭＣ）により構成されている。１ビットの情報
を記憶する１個のメモリセルは、１個の情報蓄積用容量
素子Ｃとこれに直列に接続された１個のメモリセル選択
用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選
択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情
報蓄積用容量素子Ｃと電気的に接続され、他方はビット
線ＢＬと電気的に接続されている。ワード線ＷＬの一端
は、ワードドライバＷＤに接続され、ビット線ＢＬの一
端は、センスアンプＳＡに接続されている。
【００５１】次に、本実施の形態のＤＲＡＭの製造方法
を図面を用いて工程順に説明する。図３〜図３１は、実
施の形態１のＤＲＡＭの製造工程の一例を工程順に示し
た断面図である。
【００５２】まず、図３に示すように、素子分離領域お
よび不純物が導入されたウェル領域を形成する。
【００５３】ｐ型で比抵抗が１０Ωcm程度の単結晶シリ
コンからなる半導体基板１を用意し、たとえば８５０℃
程度でウェット酸化して形成した膜厚１０nm程度の薄い
シリコン酸化膜（図示せず）およびたとえばＣＶＤ（Ch
emical Vapor Deposition ）法で形成した膜厚１４０nm
程度のシリコン窒化膜（図示せず）を半導体基板１上に
堆積する。ここでは単結晶シリコンの半導体基板１を例
示するが、表面に単結晶シリコン層を有するＳＯＩ（Si
licon On Insulator）基板、あるいは、表面に多結晶シ
リコン膜を有するガラス、セラミックス等の誘電体基板
であってもよい。
【００５４】次に、フォトレジスト膜（図示せず）をマ
スクにして、溝５が形成される領域の前記シリコン窒化
膜およびシリコン酸化膜をパターニングし、このシリコ
ン窒化膜をマスクとして半導体基板１をドライエッチン
グすることにより、素子分離領域の半導体基板１に深さ
３００〜４００nm程度の溝５を形成する。
【００５５】次に、前記フォトレジスト膜を除去した
後、前記のエッチングによって溝５の内壁に生じたダメ
ージ層を除去するために、たとえば８５０〜９００℃程
度のウェット酸化による薄い（膜厚１０nm程度の）シリ
コン酸化膜６を溝５の内壁に形成し、たとえばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積されたシリコン
酸化膜（図示せず）を３００〜４００nm程度の膜厚で堆
積する。このシリコン酸化膜は、１０００℃程度でドラ
イ酸化によりシンタリング（焼き締め）を行なってもよ
い。
【００５６】次に、このシリコン酸化膜をＣＭＰ法によ
り研磨して溝５以外の領域のシリコン酸化膜を除去し、
溝５の内部にシリコン酸化膜７を残して素子分離領域を
形成する。なお、このＣＭＰ法による研磨の前に、溝５
の領域にシリコン窒化膜を形成して、溝５領域のシリコ
ン酸化膜が過剰に深く研磨されるディッシングを防止す
ることができる。
【００５７】次に、半導体基板１の表面に残存している
シリコン酸化膜およびシリコン窒化膜をたとえば熱リン
酸を用いたウェットエッチングで除去した後、メモリセ
ルを形成する領域（メモリアレイ）の半導体基板１にｎ
型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ
型半導体領域１０を形成し、メモリアレイと周辺回路の
一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ
型不純物、たとえばＢ（ホウ素）をイオン打ち込みして
ｐ型ウエル１１を形成し、周辺回路の他の一部（ｐチャ
ネル型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、た
とえばＰ（リン）をイオン打ち込みしてｎ型ウエル１２
を形成する。また、このイオン打ち込みに続いて、ＭＩ
ＳＦＥＴのしきい値電圧を調整するための不純物、たと
えばＢＦ2 （フッ化ホウ素）をｐ型ウエル１１およびｎ
型ウエル１２にイオン打ち込みする。ｎ型半導体領域１
０は、入出力回路などから半導体基板１を通じてメモリ
アレイのｐ型ウエル１１にノイズが侵入するのを防止す
るために形成される。
【００５８】次に、半導体基板１の表面をたとえばＨＦ
（フッ酸）系の洗浄液を使って洗浄した後、半導体基板
１を８５０℃程度でウェット酸化してｐ型ウエル１１お
よびｎ型ウエル１２の各表面に膜厚７nm程度の清浄なゲ
ート酸化膜１３を形成する。特に限定はされないが、上
記ゲート酸化膜１３を形成した後、半導体基板１をＮＯ
（酸化窒素）雰囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲
気中で熱処理することによって、ゲート酸化膜１３と半
導体基板１との界面に窒素を偏析させてもよい（酸窒化
処理）。ゲート酸化膜１３が７nm程度まで薄くなると、
半導体基板１との熱膨張係数差に起因して両者の界面に
生じる歪みが顕在化し、ホットキャリアの発生を誘発す
る。半導体基板１との界面に偏析した窒素はこの歪みを
緩和するので、上記の酸窒化処理は、極めて薄いゲート
酸化膜１３の信頼性を向上できる。
【００５９】次に、図４に示すように、ゲート酸化膜１
３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成す
る。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦＥ
Ｔの一部を構成し、活性領域以外の領域ではワード線Ｗ
Ｌとして使用される。このゲート電極１４Ａ（ワード線
ＷＬ）の幅、すなわちゲート長は、メモリセル選択用Ｍ
ＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧
を一定値以上に確保できる許容範囲内の最小寸法（たと
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（たとえば0.
２２μｍ）で構成される。ゲート電極１４Ｂおよびゲー
ト電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴ
およびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００６０】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、たとえばＰ（リン）など
のｎ型不純物がドープされた膜厚７０nm程度の多結晶シ
リコン膜を半導体基板１上にＣＶＤ法で堆積し、次いで
その上部に膜厚５０nm程度のＷＮ（タングステンナイト
ライド）膜と膜厚１００nm程度のＷ膜とをスパッタリン
グ法で堆積し、さらにその上部に膜厚１５０nm程度のシ
リコン窒化膜１５をＣＶＤ法で堆積した後、フォトレジ
スト膜１６をマスクにしてこれらの膜をパターニングす
ることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜
と多結晶シリコン膜とが反応して両者の界面に高抵抗の
シリサイド層が形成されるのを防止するバリア層として
機能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナ
イトライド）膜などを使用することもできる。
【００６１】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
【００６２】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
【００６３】次に、図５に示すように、ｎ型ウエル１２
にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、たとえばＰ（リン）をイオン打ち込みしてゲ
ート電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体
領域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエ
ル１１にｎ型半導体領域１９を形成する。これにより、
メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形
成される。
【００６４】次に、図６に示すように、半導体基板１上
にＣＶＤ法で膜厚５０〜１００nm程度のシリコン窒化膜
２０を堆積した後、メモリアレイのシリコン窒化膜２０
をフォトレジスト膜２１で覆い、周辺回路のシリコン窒
化膜２０を異方性エッチングすることにより、ゲート電
極１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ２０
ａを形成する。このエッチングは、ゲート酸化膜１３や
素子分離溝５に埋め込まれたシリコン酸化膜７の削れ量
を最少とするために、シリコン酸化膜に対するシリコン
窒化膜２０のエッチングレートが大きくなるようなエッ
チングガスを使用して行う。また、ゲート電極１４Ｂ、
１４Ｃ上のシリコン窒化膜１５の削れ量を最少とするた
めに、オーバーエッチング量を必要最小限にとどめるよ
うにする。
【００６５】次に、フォトレジスト膜２１を除去した
後、図７に示すように、周辺回路領域のｎ型ウエル１２
にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、たとえばＡｓ（ヒ素）をイオン
打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体
領域２３（ソース、ドレイン）を形成する。これによ
り、周辺回路領域にＬＤＤ(Lightly Doped Drain)構造
を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネ
ル型ＭＩＳＦＥＴＱｎが形成される。
【００６６】次に、図８に示すように、半導体基板１上
に膜厚３００nm程度のＳＯＧ（SpinOn Glass ）膜２４
をスピン塗布した後、半導体基板１を８００℃、１分程
度熱処理してＳＯＧ膜２４をシンタリング（焼き締め）
する。また、ＳＯＧ膜２４の上部に膜厚６００nm程度の
シリコン酸化膜２５を堆積した後、このシリコン酸化膜
２５をＣＭＰ法で研磨してその表面を平坦化する。さら
に、シリコン酸化膜２５の上部に膜厚１００nm程度のシ
リコン酸化膜２６を堆積する。このシリコン酸化膜２６
は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸
化膜２５の表面の微細な傷を補修するために堆積する。
シリコン酸化膜２５、２６は、たとえばオゾン（Ｏ3 ）
とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに
用いたプラズマＣＶＤ法で堆積する。シリコン酸化膜２
６に代えてＰＳＧ(Phospho Silicate Glass)膜などを堆
積してもよい。
【００６７】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部にリフロー性が高いＳＯＧ膜２４を塗布し、
さらにその上部に堆積したシリコン酸化膜２５をＣＭＰ
法で平坦化する。これにより、ゲート電極１４Ａ（ワー
ド線ＷＬ）同士の微細な隙間のギャップフィル性が向上
すると共に、ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の平坦化を実
現することができる。
【００６８】次に、図９に示すように、フォトレジスト
膜２７をマスクにしたドライエッチングでメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）の上部のシリコン酸化膜２６、２５およびＳ
ＯＧ膜２４を除去する。このエッチングは、シリコン窒
化膜２０に対するシリコン酸化膜２６、２５およびＳＯ
Ｇ膜２４のエッチングレートが大きくなるような条件で
行い、ｎ型半導体領域１９や素子分離溝５の上部を覆っ
ているシリコン窒化膜２０が完全には除去されないよう
にする。続いて、上記フォトレジスト膜２７をマスクに
したドライエッチングでメモリセル選択用ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域１９（ソース、ドレイン）の上部
のシリコン窒化膜２０とゲート酸化膜１３とを除去する
ことにより、ｎ型半導体領域１９（ソース、ドレイン）
の一方の上部にコンタクトホール２８を形成し、他方の
上部にコンタクトホール２９を形成する。このエッチン
グは、シリコン酸化膜（ゲート酸化膜１３および素子分
離溝５内のシリコン酸化膜７）に対するシリコン窒化膜
１５のエッチングレートが大きくなるような条件で行
い、ｎ型半導体領域１９や素子分離溝５が深く削れない
ようにする。また、このエッチングは、シリコン窒化膜
２０が異方的にエッチングされるような条件で行い、ゲ
ート電極１４Ａ（ワード線ＷＬ）の側壁にシリコン窒化
膜２０が残るようにする。これにより、フォトリソグラ
フィの解像限界以下の微細な径を有するコンタクトホー
ル２８、２９がゲート電極１４Ａ（ワード線ＷＬ）に対
して自己整合で形成される。コンタクトホール２８、２
９をゲート電極１４Ａ（ワード線ＷＬ）に対して自己整
合で形成するには、あらかじめシリコン窒化膜２０を異
方性エッチングしてゲート電極１４Ａ（ワード線ＷＬ）
の側壁にサイドウォールスペーサを形成しておいてもよ
い。
【００６９】なお、図９におけるシリコン酸化膜２６お
よびレジスト膜２７の表面は、図８に示すような周辺回
路領域におけるシリコン酸化膜２５表面に沿って落ち込
み（段差）形状を成している。図９はその形状を省略し
ている。
【００７０】次に、フォトレジスト膜２７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
【００７１】次に、図１０に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、シリコン酸化膜２６の上部にｎ型不純物（たと
えばＰ（リン））をドープした多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で
研磨してコンタクトホール２８、２９の内部に残すこと
により形成する。
【００７２】次に、図１１に示すように、シリコン酸化
膜２６の上部に膜厚２００nm程度のシリコン酸化膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。シリコン酸化膜３１は、たとえばオゾン（Ｏ3 ）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。この熱処理によっ
て、プラグ３０を構成する多結晶シリコン膜中のｎ型不
純物がコンタクトホール２８、２９の底部からメモリセ
ル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗
化される。
【００７３】次に、図１２に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部のシリコン酸化膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図１３に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域のシリコン酸化膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
【００７４】次に、フォトレジスト膜３３を除去した
後、図１４に示すように、シリコン酸化膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まずシリコン酸化膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度のシリコン窒化膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
【００７５】シリコン酸化膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とプラグ３
０の表面とに低抵抗のＴｉＳｉ2 （チタンシリサイド）
層４２が形成される。これにより、ｎ+ 型半導体領域２
３、ｐ+ 型半導体領域２２およびプラグ３０に接続され
る配線（ビット線ＢＬ、第１層配線３８、３９）のコン
タクト抵抗を低減することができる。また、ビット線Ｂ
ＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そ
のシート抵抗を２Ω／□以下にまで低減できるので、情
報の読み出し速度および書き込み速度を向上させること
ができると共に、ビット線ＢＬと周辺回路の第１層配線
３８、３９とを一つの工程で同時に形成することができ
るので、ＤＲＡＭの製造工程を短縮することができる。
さらに、周辺回路の第１層配線（３８、３９）をビット
線ＢＬと同層の配線で構成した場合には、第１層配線を
メモリセルの上層のＡｌ配線で構成する場合に比べて周
辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱ
ｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを
接続するコンタクトホール（３４〜３７）のアスペクト
比が低減されるため、第１層配線の接続信頼性が向上す
る。
【００７６】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔はたとえば0.２４μｍ程度とし、その幅
はたとえば0.２２μｍ程度とする。
【００７７】なお、ＴｉＳｉ2 層４２は、熱処理による
劣化が生じる可能性があるが、その熱処理として後に説
明する情報蓄積用容量素子の容量絶縁膜の形成工程が考
えられる。しかしながら、後に説明するように、本実施
の形態においては容量絶縁膜の形成工程が低温化される
ため、ＴｉＳｉ2 層４２が熱処理により劣化し、接続抵
抗の上昇等の不具合を生じることはない。
【００７８】次に、フォトレジスト膜４１を除去した
後、図１５に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法でシ
リコン窒化膜を堆積した後、このシリコン窒化膜を異方
性エッチングして形成する。
【００７９】次に、図１６に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。ＳＯＧ膜４４は、ＢＰＳＧ
膜に比べてリフロー性が高く、微細な配線間のギャップ
フィル性に優れているので、フォトリソグラフィの解像
限界程度まで微細化されたビット線ＢＬ同士の隙間を良
好に埋め込むことができる。また、ＳＯＧ膜４４は、Ｂ
ＰＳＧ膜で必要とされる高温、長時間の熱処理を行わな
くとも高いリフロー性が得られるため、ビット線ＢＬの
下層に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓの
ソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネ
ル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱ
ｐ）のソース、ドレインに含まれる不純物の熱拡散を抑
制して浅接合化を図ることができる。さらに、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃを構成するメタル（Ｗ膜）の劣化を抑制できるの
で、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭ
ＩＳＦＥＴの高性能化を実現することができる。また、
ビット線ＢＬおよび第１層配線３８、３９を構成するＴ
ｉ膜、ＴｉＮ膜、Ｗ膜の劣化を抑制して配線抵抗の低減
を図ることができる。
【００８０】次に、ＳＯＧ膜４４の上部に膜厚６００nm
程度のシリコン酸化膜４５を堆積した後、このシリコン
酸化膜４５をＣＭＰ法で研磨してその表面を平坦化す
る。シリコン酸化膜４５は、たとえばオゾン（Ｏ3 ）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。
【００８１】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部に成膜直後でも
平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部
に堆積したシリコン酸化膜４５をＣＭＰ法で平坦化す
る。これにより、ビット線ＢＬ同士の微細な隙間のギャ
ップフィル性が向上すると共に、ビット線ＢＬおよび第
１層配線３８、３９の上部の絶縁膜の平坦化を実現する
ことができる。また、高温・長時間の熱処理を行わない
ため、メモリセルおよび周辺回路を構成するＭＩＳＦＥ
Ｔの特性劣化を防止して高性能化を実現することができ
ると共に、ビット線ＢＬおよび第１層配線３８、３９の
低抵抗化を図ることができる。
【００８２】次に、シリコン酸化膜４５の上部に膜厚１
００nm程度のシリコン酸化膜４６を堆積する。このシリ
コン酸化膜４６は、ＣＭＰ法で研磨されたときに生じた
前記シリコン酸化膜４５の表面の微細な傷を補修するた
めに堆積する。シリコン酸化膜４６は、たとえばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。
【００８３】次に、図１７に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部のシリコン酸化膜４６、４５、ＳＯＧ
膜４４およびシリコン酸化膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、シリコン酸化膜４６、４５、３１およびＳＯ
Ｇ膜４４に対するシリコン窒化膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部のシリコン窒化膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
【００８４】次に、フォトレジスト膜４７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
【００８５】次に、図１８に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、多
結晶シリコン膜からなり、プラグ３０と同様に形成され
る。
【００８６】次に、図１９に示すように、シリコン酸化
膜４６の上部に膜厚1.３μｍ程度のシリコン酸化膜５０
を堆積し、フォトレジスト膜５１をマスクとしてシリコ
ン酸化膜５０をドライエッチングすることにより溝５２
を形成する。シリコン酸化膜５０は、たとえばオゾン
（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。また、溝
５２は、プラグ４９の上部に開口され、プラグ４９の上
面が露出するまで行なう。溝５２の内壁には後に説明す
るキャパシタの下部電極が形成される。
【００８７】次に、フォトレジスト膜５１を除去した
後、図２０に示すように、第１層目の非晶質シリコン膜
５３を堆積する。非晶質シリコン膜５３は、ＣＶＤ法で
堆積され、その膜厚は３０ｎｍとする。また、非晶質シ
リコン膜５３には、4.０×１０20atoms/cm3 程度の濃度
のリン（Ｐ）を導入する。リンの導入はＣＶＤ法で非晶
質シリコン膜５３を堆積する際に不純物ガスとしてたと
えばホスフィン（ＰＨ3）を原料ガスに混入し導入でき
るが、これに限られず、イオン注入法等を用いて不純物
を導入してもよい。第１層目の非晶質シリコン膜５３
は、後に説明するように結晶化されて多結晶シリコン膜
となり下部電極の一部となるが、粒状シリコン結晶の成
長には寄与せず、膜状態で結晶化される。このため下部
電極の導電性が確保される。また、4.０×１０20atoms/
cm3 程度という比較的高い濃度の不純物が導入されるた
めこの点からも下部電極の導電性が確保されることとな
る。
【００８８】次に、ＣＶＤ装置の反応室内に半導体基板
１を保持した状態で、反応室をリークし、反応室内に大
気を導入する。この後、図２１に示すように、第２層目
の非晶質シリコン膜５４を堆積する。非晶質シリコン膜
５４は、ＣＶＤ法により堆積し、膜厚は２０ｎｍとす
る。また、非晶質シリコン膜５４には、1.５×１０20at
oms/cm3 程度の濃度のリン（Ｐ）を前記と同様に導入す
る。
【００８９】非晶質シリコン膜５４は、後に説明するよ
うに、粒状シリコン結晶に成長する原料層であり粒状結
晶は下部電極の表面部分を構成する。このため、不純物
の濃度は1.５×１０20atoms/cm3 程度と比較的低くして
粒状結晶が容易に成長するように調整する。また、非晶
質シリコン膜５４の膜厚により粒状結晶の高さつまり、
下部電極の膜厚が調整できる。たとえば粒状結晶の高さ
を高くする場合には非晶質シリコン膜５４の膜厚を厚く
し、低くする場合には膜厚を薄くする。このように非晶
質シリコン膜５４の膜厚で粒状結晶の高さを容易に調整
できる。
【００９０】なお、非晶質シリコン膜５３、５４に導入
される不純物の濃度は前記に限られない。非晶質シリコ
ン膜５３の不純物濃度は、下部電極の導電性を確保する
点から多いほど好ましいが、あまりに多いとドーピング
できず、結晶化の妨げになる場合もある。従って非晶質
シリコン膜５３の不純物濃度は、１×１０20atoms/cm3
以上、１×１０22atoms/cm3 以下とすることができる。
非晶質シリコン膜５４の不純物濃度は、粒状結晶の成長
性を考慮すれば低い方が望ましい。従って、非晶質シリ
コン膜５３の不純物濃度は、5.０×１０20atoms/cm3 以
下、好ましくは1.５×１０20atoms/cm3 以下とするのが
よい。
【００９１】また、非晶質シリコン膜５３、５４の膜厚
は前記に限られない。非晶質シリコン膜５３は下部電極
の導電性を確保する観点から厚い方が望ましいが、あま
りに厚いと微細加工に対応できない。従って非晶質シリ
コン膜５３の膜厚は２０ｎｍ以上１００ｎｍ以下とする
ことができる。非晶質シリコン膜５４は、前記したよう
に粒状結晶の原料層となる。従って、膜厚が厚いと大き
な（高さの高い）粒状結晶が成長し微細加工上好ましく
ない。しかし、あまりに薄いと粒状結晶が成長しなくな
ることが本発明者らの検討により判明している。従っ
て、非晶質シリコン膜５４の膜厚は２０ｎｍ以上とする
ことができる。
【００９２】前記したように、第２層目の非晶質シリコ
ン膜５４の堆積前に、第１層目の非晶質シリコン膜５３
を一旦大気雰囲気に曝すため、図２２に示すように、非
晶質シリコン膜５３と非晶質シリコン膜５４との間に自
然酸化膜５５が形成される。自然酸化膜５５は、その膜
厚が２ｎｍ以下である。また、図２２では便宜上自然酸
化膜５５を連続した膜として示しているが、必ずしも膜
である必要はなく、島状（アイランド状）のシリコン酸
化物であってもよい。自然酸化膜５５は、後に説明する
第２層目の非晶質シリコン膜５４の結晶化の際に、粒状
結晶の原料となるシリコン原子の供給を非晶質シリコン
膜５４からだけに制限し、第１層目の非晶質シリコン膜
５３からは粒状シリコン結晶の成長に寄与するシリコン
原子の供給がされないようにシリコン原子の移動を阻害
する阻害物の機能を有する。
【００９３】なお、ここでは第１層目の非晶質シリコン
膜５３の表面を大気解放により大気雰囲気に暴露して自
然酸化膜５５が形成される場合を例示しているが、積極
的に前記したようなシリコン原子の移動を阻害する阻害
物を薄膜、あるいは付着物として形成してもよい。たと
えばごく短時間のシリコン酸化膜の堆積、あるいはたと
えばの酸化剤たとえばオゾン、酸化窒素等の暴露、ある
いは酸化雰囲気でのプラズマ処理、紫外線照射処理等を
行ってもよい。
【００９４】次に、図２３に示すように、溝５２を埋め
込む絶縁膜５６を堆積する。絶縁膜５６の堆積によりそ
の表面をほぼ平坦にすることが好ましく、また、絶縁膜
５６は、後にエッチバックされ、溝５２内の残存物をエ
ッチングして除去するものであるため、シリコン酸化膜
５０に対してエッチングが容易な材料からなるものが好
ましい。たとえばＳＯＧ（Spin On Glass ）膜、レジス
ト等の有機樹脂が例示できる。
【００９５】次に、図２４に示すように、絶縁膜５６を
ドライエッチングによりエッチバックする。このエッチ
バックは、溝５２以外のシリコン酸化膜５０表面の非晶
質シリコン膜５３、５４がエッチングされるまで行う。
このようにして溝５２内に筒型の非晶質シリコン膜５
３、５４の積層膜が残存する。
【００９６】次に、図２５に示すように、溝５２内の絶
縁膜５６をたとえばＨＦ（フッ化水素）系のエッチング
により除去し、非晶質シリコン膜５４の表面を露出させ
る。
【００９７】次に、図２６に示すように、非晶質シリコ
ン膜５４を結晶化して粒状シリコン結晶５７を成長させ
る。粒状シリコン結晶５７の成長は次の２段階に分けら
れる。まず、シリコン核づけの段階であり、次にシリコ
ンの粒成長を促す熱処理の段階である。この２段階を連
続して処理する。
【００９８】シリコン核づけの条件は、たとえば圧力１
×１０-3Ｔｏｒｒのモノシラン（ＳｉＨ4 ）ガス雰囲気
中で、処理温度７４０℃、処理時間６０秒の条件で半導
体基板１を保持する。これにより非晶質シリコン膜５４
の表面にシリコン核が形成される。次に、熱処理の条件
は、たとえば処理圧力１×１０-8Ｔｏｒｒ、処理温度７
４０℃、処理時間１５０秒である。この条件下でシリコ
ンが粒状に成長する。
【００９９】ここで、前記したように、粒状シリコン結
晶５７は非晶質シリコン膜５４から成長し、非晶質シリ
コン膜５３からのシリコンの供給はなされない。これ
は、シリコン移動阻害物である自然酸化膜５５の機能に
より、非晶質シリコン膜５３からのシリコンの移動が生
じないためである。この結果、上記熱処理により非晶質
シリコン膜５４からシリコンが供給されて表面に生じた
シリコン核が非晶質シリコン膜５４からのシリコンを吸
い上げ成長しても、非晶質シリコン膜５４が無くなるま
でつまりシリコンが供給され尽くせば粒状シリコン結晶
５７の成長はそこで止まる。これが粒状シリコン結晶５
７の高さ（凹凸の高さ）を非晶質シリコン膜５４の膜厚
により制御できる機構であると考えられる。このため、
従来熱処理時間により成長粒の大きさ（高さ）を制御し
ていたところ、時間の要因はほぼ無関係となり、熱処理
時間によらず粒状シリコン結晶５７の高さ（大きさ）を
調整することが可能となる。いわば自己終了型の反応で
あり、極めて制御性がよく、プロセスウインドウが広く
なり、工程の安定化、ロバスト性の向上に極めて有利と
なる。
【０１００】次に、８００℃程度の熱処理を施し、第１
層目の非晶質シリコン膜５３を結晶化して多結晶シリコ
ン膜５８とする。このようにして多結晶シリコン膜５
８、粒状シリコン結晶５７からなる下部電極５９が形成
される。なお、上記に核づけ、各熱処理の条件はあくま
でも例示であり、これに限定されない。たとえば温度、
処理時間の条件等は他の条件を任意に選択できるし、ま
た、モノシランに代えてジシラン（Ｓｉ2 Ｈ6 ）を用い
ることもできる。
【０１０１】図２７は、下部電極５９の一部を模式的に
拡大して示した断面図である。粒状シリコン結晶５７は
ほとんどすべての非晶質シリコン膜５４からのシリコン
の供給を受けて成長が完了している状態を示している。
このため、粒状シリコン結晶５７同士では膜としてつな
がっておらず、多結晶シリコン膜５８の表面に付着した
様になっている。一方、多結晶シリコン膜５８は、粒界
で結晶同士が接触し、十分な電気的導通が図られる。ま
た、非晶質シリコン膜５３からシリコンが供給されない
ため、その膜厚の減少は無く、非晶質シリコン膜５３と
して形成された形状がそのまま維持されて結晶化され
る。また、多結晶シリコン膜５８は非晶質シリコン膜５
３から固相成長により結晶化して形成される。このた
め、多結晶シリコン膜５８の表面は極めて平坦であり、
その表面粗さ（たとえば５点平均粗さ）は多結晶シリコ
ン膜５８の膜厚の１０％以下である。
【０１０２】また、粒状シリコン結晶５７と多結晶シリ
コン膜５８の面方位は相違している。これは、粒状シリ
コン結晶５７と多結晶シリコン膜５８とが、何れか一方
の結晶性に影響されず結晶化したことを示しており、阻
害膜である自然酸化膜５５の存在が原因していると考え
られる。
【０１０３】実際の下部電極形状を電子顕微鏡（ＳＥ
Ｍ）で観察した断面形状の写真の模写図を図２８に示
す。図２８に示す部分は、ほぼ図２６におけるＡ部であ
る。図２６に示すように第１層目の非晶質シリコン膜５
３が結晶化した多結晶シリコン膜５８はほぼ平坦であ
り、その平坦な多結晶シリコン膜５８の表面に粒状シリ
コン結晶５７が付着したように形成されている様子が観
察できる。また、粒状シリコン結晶５７の高さは均一に
形成されており、極めて制御性良く粒成長されたモノで
あることが理解できよう。なお、粒状シリコン結晶５７
の表面に描かれているのは次に説明する容量絶縁膜６０
である。
【０１０４】なお、図２７において自然酸化膜５５を連
続した膜のように描いているが前記したと同様に、自然
酸化膜５５が現実に膜として形成されていることを要件
とするものではなく、図２７においては便宜上膜として
描いているのみである。従って、自然酸化膜５５は、実
際にはアイランド状に形成されたシリコン酸化物であっ
てもよく、シリコン酸化物が存在しない界面領域があっ
てもかまわない。また、自然酸化膜５５は極めて薄いた
め、図２８に示すＳＥＭ写真の模写図には当然描けるも
のではない。
【０１０５】次に、図２９に示すように、半導体基板１
の全面に容量絶縁膜６０を形成する。容量絶縁膜６０
は、たとえばＣＶＤ法によるシリコン酸化膜、シリコン
窒化膜、シリコン酸化膜の積層膜で構成することができ
る。この場合、シリコン酸化膜による下部電極表面の酸
化を防止するため、容量絶縁膜６０の形成前にたとえば
アンモニア雰囲気で熱処理し、下部電極の表面を窒化し
てもよい。
【０１０６】また、容量絶縁膜６０は、酸化タンタル膜
を用いることもできる。酸化タンタル膜はＣＶＤ法によ
り非晶質の酸化タンタル膜を堆積し、これを酸素雰囲気
における熱処理で結晶化し、多結晶酸化タンタル膜を形
成してもよい。この場合にも下部電極表面の酸化を防止
するため、容量絶縁膜６０の形成前にたとえばアンモニ
ア雰囲気で熱処理し、下部電極の表面を窒化してもよ
い。
【０１０７】次に、容量絶縁膜６０上に上部電極となる
導電体膜６１を堆積し、図３０に示すように、フォトレ
ジスト膜６２をマスクとして導電体膜６１および容量絶
縁膜６０をエッチングする。導電体膜６１としては、た
とえば多結晶シリコン膜、窒化タングステン膜、タング
ステン膜、窒化チタン膜が例示できる。
【０１０８】次に、フォトレジスト膜６２を除去し、図
３２に示すように、情報蓄積用容量素子Ｃの上部に膜厚
４０nm程度のシリコン酸化膜６３を堆積する。シリコン
酸化膜６３は、たとえばオゾン（Ｏ3 ）とテトラエトキ
シシラン（ＴＥＯＳ）とをソースガスに用いたプラズマ
ＣＶＤ法で堆積する。その後、フォトレジスト膜をマス
クにしたドライエッチングで周辺回路の第１層配線３８
の上部の絶縁膜を除去することにより、スルーホール６
４を形成する。その後、スルーホール６４の内部にプラ
グ６５を形成し、続いてシリコン酸化膜６３の上部に第
２層配線６６を形成する。プラグ６５は、シリコン酸化
膜６３の上部にスパッタリング法で膜厚１００nm程度の
ＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５
００nm程度のＷ膜を堆積した後、これらの膜をエッチバ
ックしてスルーホール６４の内部に残すことにより形成
する。第２層配線６６は、シリコン酸化膜６３の上部に
スパッタリング法で膜厚５０nm程度のＴｉＮ膜、膜厚５
００nm程度のＡｌ（アルミニウム）膜、膜厚５０nm程度
のＴｉ膜を堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでこれらの膜をパターニングして形
成する。
【０１０９】その後、層間絶縁膜を介して第３層配線を
形成し、その上部にシリコン酸化膜とシリコン窒化膜と
で構成されたパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のＤＲ
ＡＭが略完成する。
【０１１０】なお、第３層配線およびそれに接続するプ
ラグは第２層配線の場合と同様に形成することができ、
層間絶縁膜は、たとえば膜厚３００nm程度のシリコン酸
化膜、膜厚４００nm程度のＳＯＧ膜および膜厚３００nm
程度のシリコン酸化膜で構成できる。シリコン酸化膜
は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積できる。
【０１１１】本実施の形態によれば、粒状シリコン結晶
５７を制御性良く形成することができる。これにより微
細加工に対応した粒状シリコン結晶を有する多結晶シリ
コン膜を提供できる。
【０１１２】また、多結晶シリコン膜５８が粒状シリコ
ン結晶５７の成長に関わり無くその膜厚を維持すること
ができるため、下部電極５９の導電性を十分に確保する
ことができる。この導電性は、多結晶シリコン膜５８と
なる非晶質シリコン膜５３への不純物導入量を調整する
ことによっても良好に維持することができる。
【０１１３】また、多結晶シリコン膜５８への不純物の
多量な導入は、下部電極５９の空乏層の形成を抑制する
効果も有する。つまり、下部電極５９を構成する多結晶
シリコン膜５８に不純物を大量に導入し、一方、粒状シ
リコン結晶５７にはその成長阻害性を考慮して不純物を
少なくする。しかし、容量絶縁膜６０の形成工程等高温
の熱プロセスを経れば、多結晶シリコン膜５８中の不純
物が十分に活性化され、あるいは、多結晶シリコン膜５
８から粒状シリコン結晶５７への不純物の拡散が発生す
る。粒成長後に不純物濃度が増加することは結晶性等に
何ら影響せず、むしろ空乏層の形成を抑えて容量値の低
下を抑制できる。この結果蓄積電荷量を増加してＤＲＡ
Ｍのリフレッシュ特性を向上できる。
【０１１４】なお、本実施の形態では、非晶質シリコン
膜５４が全て粒状シリコン結晶５７に成長する場合を説
明したが、図３２に示すように、非晶質シリコン膜５４
の一部が粒状シリコン結晶６７に成長し、一部が多結晶
シリコン膜６８として残存してもよい。
【０１１５】（実施の形態２）図３３〜図３５は、実施
の形態２のＤＲＡＭの製造工程の一例を工程順に示した
断面図である。図３３〜図３５において、（ａ）はＤＲ
ＡＭの情報蓄積用容量素子の部分を拡大した断面図であ
り、（ｂ）は情報蓄積用容量素子を構成する下部電極の
一部を拡大した断面図である。
【０１１６】本実施の形態のＤＲＡＭは、その回路構成
および平面構成において図１および図２に示したものと
同様である。また、情報蓄積用容量素子Ｃの構造におい
て相違するところを除き、実施の形態１の断面とも同様
である。したがって、以下の説明ではその相違する部分
についてのみ説明し、同様な部分の説明は省略する。
【０１１７】本実施の形態２のＤＲＡＭの製造方法は、
実施の形態１における図１９までの工程と同様である。
その後、図３３（ａ）に示すように、シリコン酸化膜５
０の溝５２の内部を覆うように多結晶シリコン膜６９を
形成する。実施の形態１では非晶質シリコン膜５３を堆
積し、後にこれを熱処理して結晶化したが、本実施の形
態では、アズデポ状態で多結晶シリコン膜となるように
ＣＶＤ法により多結晶シリコン膜６９を堆積した。この
ため図３３（ｂ）に示すように、表面に多結晶シリコン
膜のグレインに起因するある程度の凹凸が形成される。
【０１１８】次に、図３４（ａ）に示すように、多結晶
シリコン膜６９上に非晶質シリコン膜７０を堆積する。
図３４（ｂ）に示すように、本実施の形態では自然酸化
膜が形成されていない。
【０１１９】次に、実施の形態１の図２３および図２４
の工程と同様にして溝５２内にのみ多結晶シリコン膜６
９および非晶質シリコン膜７０のみを残存させ、図３５
（ａ）に示すように、非晶質シリコン膜７０に実施の形
態１と同様なシリコン核づけおよび粒成長促進のための
熱処理を行い、粒状シリコン結晶７１を成長させる。
【０１２０】本実施の形態の場合、阻害膜である酸化膜
が形成されていないが、粒状シリコン結晶７１の原料層
である非晶質シリコン膜７０は多結晶シリコン膜６９上
に形成されているため、粒状シリコン結晶７１の成長に
おいて多結晶シリコン膜６９からシリコンが供給される
ことはない。このため、阻害層を有さなくとも制御性の
よい粒状シリコン結晶７１を得ることができる。なお、
多結晶シリコン膜６９および非晶質シリコン膜７０の膜
厚および不純物濃度は実施の形態１と同様とする。
【０１２１】上記のように粒状シリコン結晶７１の成長
において多結晶シリコン膜６９からシリコンが供給され
ることがないため、図３５（ｂ）に示すように、粒状シ
リコン結晶７１が成長し尽くした後においても多結晶シ
リコン膜６９の膜厚は維持され、必要な導電性は多結晶
シリコン膜６９により確保される。
【０１２２】なお、図３６に示すように、非晶質シリコ
ン膜７０の一部が粒状シリコン結晶７２に成長し、一部
が多結晶シリコン膜７３として残存してもよい。
【０１２３】（実施の形態３）図３７〜図３９は、実施
の形態３のＤＲＡＭの製造工程の一例を工程順に示した
断面図である。図３７〜図３９において、（ａ）はＤＲ
ＡＭの情報蓄積用容量素子の部分を拡大した断面図であ
り、（ｂ）は情報蓄積用容量素子を構成する下部電極の
一部を拡大した断面図である。
【０１２４】本実施の形態の製造方法は、実施の形態２
の製造方法において阻害膜である自然酸化膜が形成され
ていることを除き同様である。したがって、以下の説明
ではその相違する部分についてのみ説明し、同様な部分
の説明は省略する。
【０１２５】実施の形態２の図３３の場合と同様に多結
晶シリコン膜６９を形成する。その後、図３７に示すよ
うに、反応室に大気をリークし、多結晶シリコン膜６９
の表面を大気に曝して自然酸化膜７４を形成する。
【０１２６】次に、図３８に示すように、実施の形態２
と同様に非晶質シリコン膜７０を形成する。本実施の形
態においては、自然酸化膜７４が形成されているため、
非晶質シリコン膜７０の堆積の際に多結晶シリコン膜６
９の結晶性を反映したホモエピタキシャル成長が生じる
恐れがない。すなわち、非晶質シリコン膜７０の堆積条
件によってはホモエピタキシャル成長が生じ、非晶質シ
リコン膜７０にマイクロクリスタル（微結晶）が含まれ
る可能性があるが、本実施の形態ではそのような可能性
が極めて低い。つまり、自然酸化膜７４が非晶質シリコ
ン膜７０のエピタキシャル成長（結晶化）を阻害する膜
として機能する。
【０１２７】次に、図３９に示すように、実施の形態２
と同様に溝５２内にのみ多結晶シリコン膜６９および非
晶質シリコン膜７０を残存させ、非晶質シリコン膜７０
を粒状シリコン結晶７１を成長させる。
【０１２８】本実施の形態では結晶化阻害膜である自然
酸化膜７４が形成されているため、非晶質シリコン膜７
０をほぼ完全に非晶質として堆積でき、確実に粒状シリ
コン結晶７１を成長させることができる。
【０１２９】なお、実施の形態１、２と同様に、粒状シ
リコン結晶７１の成長を途中で止めて、粒状部を有する
多結晶シリコン膜としてもよいことは勿論である。
【０１３０】（実施の形態４）図４０〜図４３は、実施
の形態４のＤＲＡＭの製造工程の一例を工程順に示した
断面図であり、ＤＲＡＭの情報蓄積用容量素子の部分を
拡大した断面図である。
【０１３１】本実施の形態のＤＲＡＭは、その回路構成
および平面構成において図１および図２に示したものと
同様である。また、情報蓄積用容量素子Ｃの構造におい
て相違するところを除き、実施の形態１の断面とも同様
である。したがって、以下の説明ではその相違する部分
についてのみ説明し、同様な部分の説明は省略する。
【０１３２】本実施の形態のＤＲＡＭの製造方法は、実
施の形態１における図１９までの工程と同様である。そ
の後、図４０に示すように、シリコン酸化膜５０の溝５
２の内部を覆うように非晶質シリコン膜７５を形成す
る。実施の形態１ではさらに非晶質シリコン膜を堆積し
たが、本実施の形態では、図４１に示すように、この段
階で非晶質シリコン膜７５を粒成長させ粒状シリコン結
晶７６を形成する。このように１層の非晶質シリコン膜
７５で粒状シリコン結晶７６に成長させるため、下地の
結晶性や阻害膜の介在を考慮すること無く粒状シリコン
結晶７６を制御性よく形成できる。
【０１３３】次に、図４２に示すように、多結晶シリコ
ン膜７７を全面に堆積する。なお、多結晶シリコン膜７
７は、非晶質シリコン膜を堆積後にこれを固相成長させ
て形成してもよい。
【０１３４】次に、図４３に示すように溝５２を埋める
絶縁膜５６を実施の形態１と同様に形成し、図４４に示
すように、実施の形態１と同様に絶縁膜５６をエッチバ
ックしてシリコン酸化膜５０上面の多結晶シリコン膜７
７および粒状シリコン結晶７６を除去し、溝５２に残存
した絶縁膜５６を除去する。
【０１３５】このようにして多結晶シリコン膜７７およ
び粒状シリコン結晶７６からなる下部電極が形成され
る。後の工程は実施の形態１と同様である。
【０１３６】本実施の形態によれば、下地の結晶性や阻
害膜の介在を考慮すること無く粒状シリコン結晶７６を
制御性よく形成でき、また、多結晶シリコン膜７７によ
って下部電極の導電性を確保できる。非晶質シリコン膜
７５は実施の形態１の非晶質シリコン膜５４に相当する
ものであり、多結晶シリコン膜７７は、実施の形態１に
おける非晶質シリコン膜５３に相当するものである。そ
れらの膜厚あるいは不純物濃度は、実施の形態１の各相
当する膜の値を適用できる。
【０１３７】なお、本実施の形態において、非晶質シリ
コン膜７５の堆積前に、図４５に示すように、接着膜７
８を形成することができる。接着膜７８は、非晶質シリ
コン膜７５の結晶化による粒状シリコン結晶７６のシリ
コン酸化膜５０への接着性を向上することができる。接
着膜７８には、たとえば多結晶シリコン膜が適用でき、
その膜厚は２０ｎｍ以下の薄膜でよい。
【０１３８】非晶質シリコン膜７５の結晶化による粒状
シリコン結晶７６の成長の後には、図４６に示すよう
に、粒状シリコン結晶７６は接着膜７８を介してシリコ
ン酸化膜５０に接着しており剥離しにくくなる。なお、
接着膜７８と非晶質シリコン膜７５との界面には自然酸
化膜等の阻害膜が形成されていてもよい。
【０１３９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１４０】たとえば、前記実施の形態において情報蓄
積用容量素子の下部電極として筒形状のもの例示した
が、たとえばの構造のものたとえばスタック型、フィン
型等の構造にも適用できる。
【０１４１】また、実施の形態２において、下部電極の
第１層目として多結晶シリコン膜の例を示したが、これ
に限られず、タングステンシリサイド膜、チタンシリサ
イド膜またはコバルトシリサイド膜等の金属シリサイド
膜でも良く、タングステン膜、チタン膜、コバルト膜、
窒化チタン膜または窒化タングステン膜等の金属膜また
は金属化合物膜であってもよい。また、多結晶シリコン
膜と金属シリサイド膜、金属膜あるいは金属化合物膜と
の積層膜であってもよい。
【０１４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１４３】（１）キャパシタ下部電極に適用する多結
晶シリコン膜の膜厚を、粒状シリコンの部分（凹凸部
分）を含めて制御できる。
【０１４４】（２）多結晶シリコン膜表面の粒状シリコ
ン（凹凸）の高さを容易に制御できる。
【０１４５】（３）キャパシタ下部電極に適用する多結
晶シリコン膜の高抵抗化を防止し、下部電極の導電性を
確保できる。
【０１４６】（４）キャパシタ下部電極を構成する多結
晶シリコン膜と容量絶縁膜との界面での多結晶シリコン
膜の空乏層の発生（空乏化）を防止し、空乏化による蓄
積容量の低下を抑制できる。
【図面の簡単な説明】
【図１】実施の形態１のＤＲＡＭを形成した半導体チッ
プの全体平面図である。
【図２】実施の形態１のＤＲＡＭの等価回路図である。
【図３】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。
【図４】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。
【図５】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。
【図６】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。
【図７】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。
【図８】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。
【図９】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。
【図１０】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図１１】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図１２】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図１３】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図１４】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図１５】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図１６】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図１７】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図１８】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図１９】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図２０】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図２１】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図２２】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図２３】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図２４】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図２５】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図２６】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図２７】下部電極の一部を模式的に拡大して示した断
面図である。
【図２８】下部電極断面形状を観察したＳＥＭ写真の模
写図である。
【図２９】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図３０】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図３１】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図３２】実施の形態１のＤＲＡＭの製造工程の他の例
を拡大して示した断面図である。
【図３３】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図３４】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図３５】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図３６】実施の形態２のＤＲＡＭの製造工程の他の例
を示した断面図である。
【図３７】実施の形態３のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図３８】実施の形態３のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図３９】実施の形態３のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図４０】実施の形態４のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図４１】実施の形態４のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図４２】実施の形態４のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図４３】実施の形態４のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図４４】実施の形態４のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。
【図４５】実施の形態４のＤＲＡＭの製造工程の他の例
を工程順に示した断面図である。
【図４６】実施の形態４のＤＲＡＭの製造工程の他の例
を工程順に示した断面図である。
【符号の説明】
１ 半導体基板 １Ａ 半導体チップ ５ 素子分離溝（溝） ６ シリコン酸化膜 ７ シリコン酸化膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４ ゲート電極 １４Ａ ゲート電極 １４Ｂ ゲート電極 １４Ｃ ゲート電極 １５ シリコン窒化膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ シリコン窒化膜 ２０ａ サイドウォールスペーサ ２１ フォトレジスト膜 ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ膜 ２５ シリコン酸化膜 ２６ シリコン酸化膜 ２７ フォトレジスト膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ シリコン酸化膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４ コンタクトホール ３６ コンタクトホール ３８ 第１層配線 ４０ シリコン窒化膜 ４１ フォトレジスト膜 ４２ ＴｉＳｉ2 層 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ シリコン酸化膜 ４６ シリコン酸化膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５０ シリコン酸化膜 ５１ フォトレジスト膜 ５２ 溝 ５３ 非晶質シリコン膜 ５４ 非晶質シリコン膜 ５５ 自然酸化膜 ５６ 絶縁膜 ５７ 粒状シリコン結晶 ５８ 多結晶シリコン膜 ５９ 下部電極 ６０ 容量絶縁膜 ６１ 導電体膜 ６２ フォトレジスト膜 ６３ シリコン酸化膜 ６４ スルーホール ６５ プラグ ６６ 第２層配線 ６７ 粒状シリコン結晶 ６８ 多結晶シリコン膜 ６９ 多結晶シリコン膜 ７０ 非晶質シリコン膜 ７１ 粒状シリコン結晶 ７２ 粒状シリコン結晶 ７３ 多結晶シリコン膜 ７４ 自然酸化膜 ７５ 非晶質シリコン膜 ７６ 粒状シリコン結晶 ７７ 多結晶シリコン膜 ７８ 接着膜 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線
フロントページの続き (72)発明者 古川 亮一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 植村 俊雄 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 高松 朗 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 山本 裕彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 吉田 正義 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 石坂 正行 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 飯島 晋平 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 大路 譲 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD24 AD62 JA03 JA04 JA06 JA35 JA39 JA40 KA05 LA12 MA02 MA17 NA01 PR03 PR05 PR21 PR29 PR33 PR36 PR40

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体からなる基板または半導体層をそ
    の表面に有する基板と、前記基板の主面に形成されたＭ
    ＩＳＦＥＴと、前記ＭＩＳＦＥＴのソースまたはドレイ
    ンとして機能する半導体領域に電気的に接続された第１
    電極、前記第１電極に対向して形成された第２電極およ
    び前記第１、第２電極の間に挟まれた容量絶縁膜で構成
    される情報蓄積用容量素子とを有する半導体装置であっ
    て、 前記第１電極は、粒状シリコンまたはその表面に粒状体
    を有する第３多結晶シリコン膜を有し、前記粒状シリコ
    ンまたは第３多結晶シリコン膜上に第４多結晶シリコン
    膜が形成されていることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記粒状シリコンは、接着層上に形成されていることを
    特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置であって、 前記接着層は、多結晶シリコン膜であることを特徴とす
    る半導体装置。
  4. 【請求項４】 請求項２または３記載の半導体装置であ
    って、 前記接着層と前記粒状シリコンとの界面には、シリコン
    酸化物またはシリコン酸化膜を有することを特徴とする
    半導体装置。
  5. 【請求項５】 請求項１〜４の何れか一項に記載の半導
    体装置であって、 前記第４多結晶シリコン膜の膜厚は、２０ｎｍ以上、１
    ００ｎｍ以下であることを特徴とする半導体装置。
  6. 【請求項６】 請求項１〜５の何れか一項に記載の半導
    体装置であって、 前記第４多結晶シリコン膜に含まれる不純物の濃度は、
    １×１０20atoms/cm3以上、１×１０22atoms/cm3 以下
    であることを特徴とする半導体装置。
  7. 【請求項７】 請求項１〜６の何れか一項に記載の半導
    体装置であって、 前記第３多結晶シリコン膜に含まれる不純物の濃度は、
    5.０×１０20atoms/cm3 以下であることを特徴とする半
    導体装置。
  8. 【請求項８】 （ａ）半導体からなる基板または半導体
    層をその表面に有する基板の主面上に第１絶縁膜を堆積
    し、前記第１絶縁膜に溝を形成する工程、 （ｂ）前記溝の内面を含む前記第１絶縁膜上に第４非晶
    質シリコン膜を堆積する工程、 （ｃ）前記第４非晶質シリコン膜の表面にシリコン結晶
    核を形成する工程、 （ｄ）前記基板を熱処理し、前記第４非晶質シリコン膜
    をシリコンの粒状結晶に成長させる工程、 （ｅ）前記粒状結晶上に第１多結晶シリコン膜を形成す
    る工程、 （ｆ）前記溝を埋め込む第２絶縁膜を形成する工程、 （ｇ）前記第２絶縁膜および前記溝以外の前記第１絶縁
    膜上の前記第１多結晶シリコン膜および粒状結晶を除去
    し、前記溝内に前記粒状結晶および第１多結晶シリコン
    膜を残存させる工程、 を含むことを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項８記載の半導体装置の製造方法で
    あって、 前記（ａ）工程の後、前記溝内に、第２多結晶シリコン
    膜または第６非晶質シリコン膜を形成することを特徴と
    する半導体装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    であって、 前記第２多結晶シリコン膜または第６非晶質シリコン膜
    を形成した後、その表面に阻害物を形成することを特徴
    とする半導体装置の製造方法。
  11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法であって、 前記阻害物は、シリコン酸化物またはシリコン酸化膜で
    あることを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法であって、 前記シリコン酸化物またはシリコン酸化膜は、前記第２
    多結晶シリコン膜または第６非晶質シリコン膜の表面を
    酸素を含有する雰囲気に暴露することにより形成するこ
    とを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項８〜１２の何れか一項に記載の
    半導体装置の製造方法であって、 前記第１多結晶シリコン膜の膜厚は、２０ｎｍ以上、１
    ００ｎｍ以下であり、 前記第１多結晶シリコン膜に含まれる不純物の濃度は、
    １×１０20atoms/cm3 以上、１×１０22atoms/cm3 以下
    であることを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項８〜１３の何れか一項に記載の
    半導体装置の製造方法であって、 前記第４非晶質シリコン膜の膜厚は２０ｎｍ以上であ
    り、前記第４非晶質シリコン膜に含まれる不純物の濃度
    は、５×１０20atoms/cm3 以下であることを特徴とする
    半導体装置の製造方法。
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