KR100808557B1 - 엠아이엠 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 MIM(Metal-Insulator-Metal) 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 제1금속막을 증착하는 단계; 상기 제1금속막을 패터닝하여 소정 간격으로 이격 배치되는 수 개의 하부 금속전극을 형성하는 단계; 상기 하부 금속전극 및 기판 상에 유전체막을 형성하는 단계; 상기 유전체막 상에 층간절연막을 증착하는 단계; 상기 층간절연막 상에 인접한 하부 금속전극들 사이 영역을 각각 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 층간절연막 부분들을 식각해서 유전체막을 노출시키는 수 개의 트렌치를 형성하는 단계; 상기 트렌치 내에 금속막을 매립시켜 상부 금속전극을 형성하는 단계를 포함하며, 여기서, 상기 유전체막은 상기 층간절연막 물질이 대해 식각 선택비가 큰 물질로 형성하며, 상기 감광막 패턴은 노출 폭이 하부 금속전극의 폭 보다 크게 되도록 형성한다. 본 발명에 따르면, 자기정렬적으로 MIM 캐패시터를 형성하므로 캐패시턴스 특성을 향상시킬 수 있으며, 또한, 엔드포인트 디텍션(Endponit detection)이 불필요하다는 장점이 있다.

Description

엠아이엠 캐패시터 형성방법{METHOD FOR FORMING MIM CAPACITOR}

도 1a 내지 도 1d는 종래의 MIM(Metal-Insulator-Metal) 캐패시터 형성방법을 설명하기 위한 공정 단면도.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 MIM(Metal-Insulator-Metal) 캐패시터 형성방법을 설명하기 위한 공정 단면도.

도 3a 및 도 3b는 본 발명에 따라 구현 가능한 캐패시터 구조를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명 *

20 : 반도체 기판 21 : 제1금속막

21a : 하부 금속전극 22 : 제1감광막 패턴

23 : 유전체막 24 : 층간절연막

25 : 제2감광막 패턴 26 : 트렌치

27 : 상부 금속전극 30 : MIM 캐패시터

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 는, 캐패시턴스 특성이 우수하면서 엔드포인트 디텍션(Endponit detection)이 필요없는 MIM(Metal-Insulator-Metal) 캐패시터 형성방법에 관한 것이다.

높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이며, 이러한 아날로그 캐패시터의 구조로는 PIP(Poly-Insulator-Poly), PIM(Poly -Insulator-Metal), MIP(Metal-Insulator-Poly) 및 MIM(Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.

이들 중에서, 상기 MIM 구조는 직렬 저항(series resistance)이 낮아 높은 캐패시턴스를 갖는 캐패시터를 구현할 수 있고, 특히, 써멀 버짓(Thermal Budget) 및 Vcc가 낮다는 잇점 때문에, 아날로그 캐패시터의 대표적 구조로 이용되고 있다.

도 1a 내지 도 1d는 종래의 MIM 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(10) 상에 하부전극용 제1금속막(11)과 유전체막(12) 및 상부전극용 제2금속막(13)을 차례로 형성한다.

도 1b를 참조하면, 제2금속막(13) 상에 공지의 포토리소그라피 공정을 통해서 캐패시터 상부전극 형성 영역을 한정하는 제1감광막 패턴(15)을 형성한다. 그런다음, 상기 제1감광막 패턴(15)을 식각 마스크로 이용해서 제2금속막(13)과 유전체막(12)을 식각하고, 이를 통해, 상부 금속전극(13a)을 형성한다.

도 1c를 참조하면, 제1감광막 패턴을 제거한 상태에서, 결과물 상에 감광막을 도포하고 이를 노광 및 현상하여 캐패시터 하부전극 및 회로 패턴 형성 영역을 한정하는 제2감광막 패턴(16)을 형성한다. 그런다음, 상기 제2감광막 패턴(16)을 식각 마스크로 이용해서 제1금속막을 식각하여 하부 금속전극(11a)을 형성함과 동시에 회로배선(11b)을 형성하고, 이를 통해 MIM 캐패시터(14)를 구성한다.

도 1d를 참조하면, 제2감광막 패턴을 제거한 상태에서, 결과물의 전 영역 상에 층간절연막(17)을 증착하고, CMP(Chemical Mechanical Polishing) 공정 또는 에치백 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(17)의 소정 부분들을 선택적으로 식각하여 상기 하부 및 상부 금속전극들(11a, 13a)과 회로배선(11b)을 각각 노출시키는 콘택홀들을 형성하고, 이어, 각 콘택홀들 내에 텅스텐막과 같은 도전막을 매립시켜 콘택 플러그(18)를 형성한다. 그리고나서, 상기 층간절연막(17) 상에 공지의 공정에 따라 금속막의 증착 및 패터닝을 수행하여 각 콘택 플러그들(18)를 통해 상기 회로배선(11b)과 하부 및 상부 금속전극들(11a, 13a)과 각각 콘택되는 금속 전극(19)을 형성한다.

그러나, 전술한 바와 같은 종래의 MIM 캐패시터 형성방법은 다음과 같은 문제점이 있다.

전술한 MIM 구조는, 첫째, 낮은 두께의 상부 금속전극을 균일하게 식각할 수 있어야 하고, 둘째, 상부 금속전극의 두께 변동을 고려한 엔드포인트 디텍션 (Endponit detection)이 용이하여야 하며, 셋째, 절연 물질과의 선택비가 우수하여 상부 금속전극의 식각시 과도 식각 마진(margin)이 커야 한다는 공정상의 전제조건을 가지고 있다.

그런데, 이와 같은 공정상의 제한은 특정 소자의 개발시에 상부 금속전극의 패턴 밀도에 따라 엔드포인트 및 과도 식각 마진이 변하게 됨을 고려할 때 개발 주기를 길게 하는 요인이 되며, 상부 금속전극이 두꺼울 경우에 층간절연막의 단차가 증가하여 평탄화 측면에서 불리하다. 또한, 캐패시턴스 측면에서 보면, 절연 물질의 두께가 얇을수록 유리하지만, 엔드포인트 디텍션 상의 어려움이 존재하게 된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 캐패시턴스 특성이 우수하면서 엔드포인트 디텍션이 필요없는 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 제1금속막을 증착하는 단계; 상기 제1금속막을 패터닝하여 소정 간격으로 이격 배치되는 수 개의 하부 금속전극을 형성하는 단계; 상기 하부 금속전극 및 기판 상에 유전체막을 형성하는 단계; 상기 유전체막 상에 층간절연막을 증착하는 단계; 상기 층간절연막 상에 인접한 하부 금속전극들 사이 영역을 각각 노출시키는 감광막 패턴을 형성하는 단계; 상기 노출된 층간절연막 부분들을 식각해서 유전체막을 노출시키는 수 개의 트렌치를 형성하는 단계; 상기 트렌치 내에 금속막을 매립시켜 상부 금속전극을 형성하는 단계를 포함하는 MIM 캐패시터 형성방법을 제공한다.

여기서, 상기 유전체막은 상기 층간절연막 물질이 대해 식각 선택비가 큰 물 질로 형성하며, 상기 감광막 패턴은 노출 폭이 하부 금속전극의 폭 보다 크게 되도록 형성한다.

본 발명에 따르면, MIM 구조의 캐패시터를 자기정렬적으로 형성하므로, 캐패시턴스 특성이 우수하면서도 엔드포인트 디텍션이 불필요하게 된다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 소정의 하지층이 구비된 반도체 기판(20) 상에 하부전극용 제1금속막(21)을 증착한다. 그런다음, 상기 제1금속막(21) 상에 감광막을 도포한 후, 이를 노광 및 현상하여 소정 형상의 제1감광막 패턴(22)을 형성한다.

도 2b를 참조하면, 제1감광막 패턴을 식각 마스크로 이용해서 상기 제1금속막(21)을 식각하고, 이를 통해 소정 간격으로 이격 배치되는 하부 금속전극들(21a)을 형성한다. 그런다음, 상기 제1감광막 패턴을 제거한 상태에서 상기 하부 금속전극들(21a) 및 기판(20) 상에 유전체막(23)을 증착한다. 이때, 상기 유전체막(23)은 후속에서 형성될 층간절연막 물질에 대해 높은 식각 선택비를 갖는 물질로 형성한다.

도 2c를 참조하면, 상기 단계까지의 기판 결과물 상에 층간절연막(24)을 증착하고, 공지의 CMP 공정 또는 에치백 공정을 통해 상기 층간절연막(24)의 표면을 평탄화시킨다. 그런다음, 평탄화된 층간절연막(24) 상에 감광막을 도포한 후, 이를 노광 및 현상하여 소정 형상의 제2감광막 패턴(25)을 형성한다. 이때, 상기 제2감광막 패턴(25)은 하부 금속전극들(21a) 사이 영역을 노출시키도록 형성하되, 노출 폭은 중첩 마진(overlay margin)을 고려해서 하부 금속전극(21a)의 폭 보다 큰 폭을 갖도록 형성한다.

도 2d를 참조하면, 제2감광막 패턴을 식각 마스크로 이용해서 노출된 층간절연막 부분을 식각 제거하고, 이를 통해, 유전체막(23)을 노출시키는 트렌치(26)를 형성한다. 이때, 상기 층간절연막의 식각시, 전술한 바와 같이, 유전체막(23)은 층간절연막 물질에 대해 식각 선택비가 큰 물질로 형성하였으므로 그의 식각은 이루어지지 않는다.

도 2e를 참조하면, 제2감광막 패턴을 제거한 상태에서 트렌치(26)를 완전히 매립시킬 수 있을 정도의 두께로 층간절연막(24) 상에 텅스텐을 증착한다. 그런다음, 상기 층간절연막(24)이 노출될 때까지 상기 텅스텐을 CMP하여 상기 트렌치(25) 내에 텅스텐으로 이루어진 상부 금속전극(27)을 형성하고, 이 결과로서, 본 발명에 따른 MIM 구조의 캐패시터(30)를 완성한다.

상기한 바와 같은 본 발명에 따른 MIM 캐패시터 형성방법은 다음과 같은 잇점을 갖는다.

첫째, 본 발명의 방법은 유전체막을 층간절연막 물질에 대해 우수한 식각 선택비를 갖는 물질로 형성하므로 상기 층간절연막의 식각시 엔드포인트 디텍션을 용이하게 할 수 있으며, 또한, 유전체막의 두께를 얇게 할 수 있으므로 캐패시턴스 측면에서도 유리하다.

둘째, 본 발명의 방법은 상부 금속전극을 트렌치 내의 텅스텐 매립을 통해 형성하므로 상부 금속전극의 과도 식각에 기인하는 문제를 근본적으로 해결할 수 있으며, 아울러, 상부 금속전극의 두께를 두껍게 형성하는 경우에서의 단차 증가에 따른 평탄화의 어려움도 해결할 수 있다.

셋째, 본 발명의 방법은 상부 금속전극을 매립 형태로 형성하는 바, 상부 금속전극의 패턴 밀도에 따라 엔드포인트 디텍션이 불필요할 뿐만 아니라, 과도 식각 마진이 변하지 않게 되므로 특정 소자의 개발 주기를 단축시킬 수 있다.

한편, MIM 구조의 캐패시터에 있어서, 캐패시턴스는 병렬식(parallel type)과 직렬식(series type)으로 얻을 수 있으며, 상기 병렬식의 경우가 보다 높은 캐패시턴스 특성을 확보할 수 있다.

본 발명은 전술된 실시예를 통해 도 3a에 도시된 바와 같은 직렬식 캐패시턴스를 얻을 수 있는 캐패시터 구조를 구현하였으며, 또한, 전술하지는 않았으나 공정 변경을 통해 도 3b에 도시된 바와 같은 병렬식 캐패시턴스를 얻을 수 있는 캐패시터 구조도 용이하게 구현할 수 있다. 도 3a 및 도 3b에서, 도면부호 31은 하부 금속전극, 32는 유전체막, 33은 상부 금속전극, 34는 MIM 캐패시터, 그리고, 35는 층간절연막을 각각 나타낸다.

이상에서와 같이, 본 발명은 MIM 구조의 캐패시터를 자기정렬적으로 형성하므로, 유전체막의 두께를 얇게 하여 캐패시턴스 특성을 향상시킬 수 있다.

또한, 본 발명은 그 공정상 직렬 또는 병렬 형태의 MIM 캐패시터를 용이하게 형성할 수 있는 바, 캐패시턴스 특성을 더욱 향상시킬 수 있다.

게다가, 본 발명은 층간절연막 증착 이전에 별도의 상부 금속전극용 금속막을 증착하지 않으므로 단차 증가에 따른 후속 공정, 예컨데, CMP 공정을 용이하게 할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

1. 반도체 기판 상에 제1금속막을 증착하는 단계;

   상기 제1금속막을 패터닝하여 소정 간격으로 이격 배치되는 수 개의 하부 금속전극을 형성하는 단계;

   상기 하부 금속전극 및 기판 상에 유전체막을 형성하는 단계;

   상기 유전체막 상에 층간절연막을 증착하는 단계;

   상기 층간절연막 상에 인접한 하부 금속전극들 사이 영역을 각각 노출시키는 감광막 패턴을 형성하는 단계;

   상기 노출된 층간절연막 부분들을 식각해서 유전체막을 노출시키는 수 개의 트렌치를 형성하는 단계;

   상기 트렌치 내에 금속막을 매립시켜 상부 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 유전체막은

   상기 층간절연막 물질이 대해 식각 선택비가 큰 물질로 형성하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
3. 제 1 항에 있어서, 상기 감광막 패턴은 노출 폭이 하부 금속전극의 폭 보다 크게 되도록 형성하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
4. 제 1 항에 있어서, 상기 상부 금속전극을 형성하는 단계는

   상기 층간절연막 상에 트렌치를 완전 매립시킬 수 있을 정도의 충분한 두께로 텅스텐을 증착하는 단계; 및

   상기 층간절연막이 노출될 때까지 상기 텅스텐을 CMP 또는 에치백하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.

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