KR100772074B1 - 반도체 장치의 커패시터의 제조방법 - Google Patents

반도체 장치의 커패시터의 제조방법 Download PDF

Info

Publication number
KR100772074B1
KR100772074B1 KR1020010080438A KR20010080438A KR100772074B1 KR 100772074 B1 KR100772074 B1 KR 100772074B1 KR 1020010080438 A KR1020010080438 A KR 1020010080438A KR 20010080438 A KR20010080438 A KR 20010080438A KR 100772074 B1 KR100772074 B1 KR 100772074B1
Authority
KR
South Korea
Prior art keywords
via hole
metal layer
forming
interlayer insulating
plug
Prior art date
Application number
KR1020010080438A
Other languages
English (en)
Other versions
KR20030050058A (ko
Inventor
최선호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020010080438A priority Critical patent/KR100772074B1/ko
Publication of KR20030050058A publication Critical patent/KR20030050058A/ko
Application granted granted Critical
Publication of KR100772074B1 publication Critical patent/KR100772074B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 공정을 단순화시킬 수 있는 반도체 장치의 커패시터 제조방법을 개시하며, 개시된 본 발명의 방법은, 제 1 층간 절연막 상에 제 1 금속배선과 커패시터의 하부전극을 형성하는 단계와, 상기 제 1 층간 절연막 상에 제 1 금속배선과 하부전극을 노출시키는 복수개의 제 1 비아홀을 갖는 제 2 층간 절연막을 형성하는 단계와, 상기 제 1 비아홀 내에 제 1 플러그를 형성하고, 상기 제 2 층간 절연막 상에 하부전극 상에 형성된 제 1 플러그를 노출시키는 제 2 비아홀과 제 1 금속배선을 노출시키며 제 2 비아홀 보다 작은 크기를 갖는 제 3 비아홀을 갖는 제 3 층간 절연막을 형성하는 단계와, 상기 제 2 비아홀과 제 3 비아홀을 포함한 기판 결과물 상부에 제 1 금속층, 제 1 절연막 및 제 2 금속층을 차례로 증착하되, 상기 제 3 비아홀은 제 1 금속층에 의해 매립되고 상기 제 2 비아홀은 제 1 금속층에 의해 매립되지 않도록 증착하는 단계와, 상기 제 2 금속층과 제 1 절연막 및 제 1 금속층을 CMP하여 제 2 비아홀 내에 제 1 플러그를 통해 커패시터의 하부전극과 연결되는 제 1 금속층과 유전막인 제 1 절연막 및 커패시터의 상부전극인 제 2 금속층이 凹 형태로 잔류되도록 함과 아울러 상기 제 3 비아홀 내에 제 2 금속배선을 형성하는 단계와, 상기 제 3 층간 절연막 상에 제 2 금속배선을 노출시키는 제 4 비아홀을 갖는 제 4 층간 절연막을 형성하는 단계를 포함한다.

Description

반도체 장치의 커패시터의 제조방법{METHOD FOR MANUFACTURING OF CAPACITOR OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래의 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 제 1 층간 절연막
103a : 커패시터의 하부전극 103b : 제 1 금속배선
104 : 제 2 층간 절연막 105 : 제 1 비아홀
106 : 제 1 플러그 107 : 제 3 층간 절연막
108 : 제 1 포토레지스트 109 : 제 2 비아홀
110 : 제 3 비아홀 111 : 제 3 금속층
112 : 제 1 절연막 113 : 제 4 금속층
114 : 제 4 층간 절연막 115 : 제 4 비아홀
116 : 제 2 플러그 117 : 제 3 금속배선
118 : 제 5 층간 절연막 119 : 제 5 비아홀
120 : 제 3 플러그 121 : 제 4 금속배선
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 다마신 공정을 이용하여 공정을 단순화시킬 수 있는 반도체 장치의 커패시터 제조방법에 관한 것이다.
최근 들어 RF 대역에서 사용되는 혼합된 회로(Mixed Signal)가 실리콘 베이스(Silicon Base)로 제작되는 추세이며, 이러한 회로는 기본적인 불용성-레지스터(Passive-Resistor), 커패시터(Capacitor), 인덕터(Inductor)가 사용된다. 이중 커패시터의 경우 RF 대역의 아날로그(Analog)회로에 사용되기 위해선 높은 특성요소(Quality Factor)가 요구되며 이를 실현하기 위해선 전극(Electrode)으로써 감소(Depletion)이 거의 없고 저항이 낮은 메탈 플레이트(Metal Plate) 사용이 필수적이다.
이와 같은 추세에 맞춰 커패시터의 구조를 MIS(Metal Insulator Silicon) 내지 MIM(Metal Insulator Metal)로 변경하게 진행중이며, 그 중에서 MIM형 커패시터는 비저항이 작고 내부에 공핍에 의한 기생커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
그런데 MIM형 아날로그 커패시터는 다른 반도체 소자와 동시에 구현되어야 하므로 상호 연결배선(interconnection line)인 금속배선을 통해서 반도체소자와 전기적으로 연결되어야 한다.
이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 커패시터 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1f는 종래의 MIM형 구조를 갖는 커패시터 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(11)상에 제 1 층간 절연막(12)을 형성한 후, 상기 제 1 층간 절연막(12)상에 제 1 금속층을 증착한 후, 선택적으로 패터닝하여 복수개의 제 1 금속배선(13)을 형성한다.
이어, 상기 제 1 금속배선(13)을 포함한 전면에 제 2 층간 절연막(14)을 형성한 후, 상기 제 1 금속배선(13)이 노출되도록 복수개의 제 1 비아홀(15)을 형성한다. 그리고 상기 제 1 비아홀(15)을 포함한 전면에 제 2 금속층을 증착하고, CMP 및 전면식각 공정을 통해 상기 제 1 비아홀(15)을 매립하는 제 1 플러그(16)를 형성한다.
도 1b에 도시한 바와 같이 상기 제 1 플러그(16)를 포함한 결과물 상부에 제 3 금속층(17), 제 1 절연막(18) 그리고 제 4 금속층(19)을 차례로 증착한 후, 상기 제 4 금속층(19)상에 제 1 포토레지스트(20)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다. 그리고 상기 패터닝된 제 1 포토레지스트(20)를 마스크로 이용하여 상기 제 4 금속층(19)과 제 1 절연막(18)을 선택적으로 식각하여 커패시터의 상부전극(19a)을 정의한다. 여기서, 상기 제 1 절연막(18)은 커패시터의 유전체막이다.
도 1c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(20)를 제거한 후, 상기 상부전극(19a)을 포함한 결과물 상부에 제 2 포토레지스트(21)를 증착하고, 노광 및 현상공정을 이용하여 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(21)를 마스크로 이용하여 상기 제 3 금속층(17)을 선택적으로 식각하여 커패시터의 하부전극(17a) 및 제 2 금속배선(17b)을 형성한다.
따라서, MIM 구조를 갖는 커패시터를 완성한다.
도 1d에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(21)를 제거하고, 상기 결과물 상부에 제 3 층간 절연막(22)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화한다.
이어, 상기 제 3 층간 절연막(22)상에 제 3 포토레지스트(23)를 증착하고 노광 및 현상공정을 이용하여 패터닝한 후, 상기 패터닝된 제 3 포토레지스트(23)를 마스크로 하여 상기 제 2 금속배선(17b)과 상부전극(19a) 그리고 하부전극(17a)이 노출되도록 상기 제 3 층간 절연막(22)을 선택적으로 식각하여 복수개의 제 2 비아홀(24)을 형성한다.
도 1e에 도시한 바와 같이 상기 결과물 상부에 CVD(Chemical Vapor Deposition) 방식을 이용하여 제 5 금속층을 증착한 후, CMP 공정 또는 플라즈마를 이용한 전면식각을 실시하여 상기 제 2 비아홀(24)을 매립하는 제 2 플러그(25)를 형성한다.
그리고 결과물 상부에 제 6 금속층(26)을 증착한 후, 포토리소그래피 공정을 이용하여 제 3 금속배선(26)을 형성한다.
도 1f에 도시한 바와 같이 상기 제 3 금속배선(26)을 포함한 결과물 상부에 제 4 층간 절연막(27)을 형성하고, 상기 제 3 금속배선(26)이 선택적으로 노출되도록 포토리소그래피 공정을 이용하여 복수개의 제 3 비아홀(28)을 형성한다.
이어, 상기 제 3 비아홀(28)을 포함한 결과물 상부에 제 6 금속층을 증착한 후, CMP 공정 또는 플라즈마를 이용한 전면식각을 실시하여 상기 제 3 비아홀(29)을 매립하는 제 3 플러그(29)를 형성한다.
그리고 상기 제 3 플러그(29)를 포함한 결과물 상부에 제 7 금속층을 증착한 후, 포토리소그래피 공정을 이용하여 상기 제 3 플러그(29)와 연결되도록 선택적으로 패터닝하여 제 4 금속배선(30)을 형성한다.
그러나 상기와 같은 종래의 반도체 장치의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.
MIM 커패시터 형성하기 위해 설계된 마스크는 매우 고가이어서 공정에 적용되는 마스크 수가 증대되면 커패시터 제조 비용이 이에 비례하여 상승한다.
그리고 장비간 잦은 이동에 의한 공정상의 시간 증가 등으로 공정이 매우 복잡하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 다마신 공정을 이용하여 공정을 단순화시켜 생산에 필요한 시간과 비용을 감소시킬 수 있는 반도체 장치의 커패시터 제조방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 장치의 커패시터 제조방법은, 제 1 층간 절연막 상에 제 1 금속배선과 커패시터의 하부전극을 형성하는 단계; 상기 제 1 층간 절연막 상에 상기 제 1 금속배선과 하부전극을 노출시키는 복수개의 제 1 비아홀을 갖는 제 2 층간 절연막을 형성하는 단계; 상기 제 1 비아홀을 매립하는 제 1 플러그를 형성하는 단계; 상기 제 2 층간 절연막 상에 상기 하부전극 상에 형성된 제 1 플러그를 노출시키는 제 2 비아홀과 상기 제 1 금속배선을 노출시키며 상기 제 2 비아홀 보다 작은 크기를 갖는 제 3 비아홀을 갖는 제 3 층간 절연막을 형성하는 단계; 상기 제 2 비아홀과 제 3 비아홀을 포함한 기판 결과물 상부에 제 1 금속층, 제 1 절연막 및 제 2 금속층을 차례로 증착하되, 상기 제 3 비아홀은 제 1 금속층에 의해 매립되고 상기 제 2 비아홀은 제 1 금속층에 의해 매립되지 않도록 증착하는 단계; 상기 제 2 금속층과 제 1 절연막 및 제 1 금속층을 CMP하여 상기 제 2 비아홀 내에 상기 제 1 플러그를 통해 상기 커패시터의 하부전극과 연결되는 제 1 금속층과 유전막인 제1절연막 및 커패시터의 상부전극인 제 2 금속층이 "凹" 형태로 잔류되도록 함과 아울러 상기 제 3 비아홀 내에 제 2 금속배선을 형성하는 단계; 상기 제 3 층간 절연막 상에 상기 제 2 금속배선을 노출시키는 제 4 비아홀을 갖는 제 4 층간 절연막을 형성하는 단계; 상기 제 4 비아홀을 매립하는 제 3 플러그를 형성하고, 상기 제 3 플러그와 연결되는 제 3 금속배선을 형성하는 단계; 상기 상부전극과 제 3 금속배선을 노출시키는 제 5 비아홀들을 갖는 제 5 층간 절연막을 형성하는 단계; 및 상기 제 5 비아홀을 매립하는 제 4 플러그를 형성하고, 상기 제 4 플러그와 연결되는 제 4 금속배선을 형성하는 단계;를 포함한다.
삭제
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 반도체 장치의 커패시터 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 장치의 커패시터 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 반도체 기판(101)상에 제 1 층간 절연막(102)을 형성한 후, 상기 제 1 층간 절연막(102)상에 제 1 금속층을 증착한 후, 선택적으로 패터닝하여 커패시터의 하부전극(103a)과 제 1 금속배선(103b)을 형성한다.
이어, 상기 하부전극(103a)과 제 1 금속배선(103b)을 포함한 전면에 제 2 층간 절연막(104)을 형성한 후, 상기 하부전극(103a)과 제 1 금속배선(103b)이 노출되도록 복수개의 제 1 비아홀(105)을 형성한다. 이때, 상기 하부전극(103a)은 후속 공정에서 형성될 제 3 금속층 및 제 2 금속배선과 연결시키기 위해 2개의 비아홀(105)이 형성된다.
도 2b에 도시한 바와 같이 상기 제 1 비아홀(105)을 포함한 전면에 제 2 금속층을 증착하고, CMP 및 전면식각 공정을 통해 상기 제 1 비아홀(105)을 매립하는 제 1 플러그(106)를 형성한다.
그리고 상기 결과물 상부에 제 3 층간 절연막(107)을 형성한 후, 제 1 포토레지스트(108)를 증착한 후, 노광 및 현상공정을 이용하여 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(108)를 식각마스크로 이용하여 상기 제 3 층간 절연막(107)을 식각해서 상기 제 1 플러그(106)를 노출시키는 제 2 비아홀(108) 및 제 3 비아홀(110)을 동시에 형성한다. 이때, 상기 제 2 비아홀(109)은 후속 공정에서 형성될 상부전극과 동일한 형태의 동일한 크기를 갖도록 형성하며, 상기 제 3 비아홀(110)은 제 2 비아홀(109) 보다 작은 크기를 갖도록 형성한다.
도 2c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(108)를 제거한 후, 상기 제 2, 제 3 비아홀(109)(110)을 포함한 제 3 층간 절연막(107)상에 제 3 금속층(111)과 제 1 절연막(112) 그리고 제 4 금속층(113)을 차례로 증착한다. 이때, 상기 제 1 절연막(112)은 유전체막이고, 저유전상수(Low-K) 특성을 갖는다.
여기서, 상기 제 3 금속층(111)과 제 1 절연막(112) 그리고 제 4 금속층(113)을 CVD 방식으로 증착시키면, 그 증착 특성 때문에 하부층 표면으로부터 모든 방향으로 일정한 속도로 증착이 진행된다.
따라서, 상기 제 3 비아홀(110)의 크기와 비슷한 두께로 증착할 경우, 상기 제 3 비아홀(110)은 제 3 금속층(111)에 의해 매립되며, 반면, 상기 제 2 비아홀(109)은 그 바닥과 측벽으로부터 일정한 두께로 상기 제 3 금속층(111)과 제 절연막(112) 및 제 4 금속층(113)이 증착되기 때문에 평탄화되지 않고 凹 형태가 된다.
도 2d에 도시한 바와 같이 상기 결과물에 대해 CMP 공정을 실시하여 상기 제 2 비아홀 내에 상기 제 1 플러그를 통해 상기 커패시터의 하부전극과 연결되는 제 1 금속층과 유전막인 제1절연막(112) 및 커패시터의 상부전극에 해당하는 제 2 금속층(113)이 "凹" 형태로 잔류되도록 하고, 동시에, 상기 제 3 비아홀(110) 내에 제 2 금속배선(111b)을 형성한다.
이어, 상기 결과물 상부에 제 4 층간 절연막(114)을 형성한 후, 포토리소그래피 공정을 이용하여 상기 제 2 금속배선(111b)이 노출되도록 복수개의 제 4 비아홀(115)을 형성한다.
도 2e에 도시한 바와 같이 상기 제 4 비아홀(115)을 포함한 결과물 상부에 제 5 금속층을 증착한 후, CMP 공정 또는 플라즈마를 이용한 전면식각을 실시하여 상기 제 4 비아홀(115)을 매립하는 제 2 플러그(116)를 형성한다.
그리고 상기 제 2 플러그(116)를 포함한 결과물 상부에 제 6 금속층을 증착 한 후, 포토리소그래피 공정을 이용하여 상기 제 2 플러그(116)와 연결되도록 선택적으로 패터닝하여 제 3 금속배선(117)을 형성한다.
도 2f에 도시한 바와 같이 상기 제 3 금속배선(117)을 포함한 결과물 상부에 제 5 층간 절연막(118)을 형성하고, 상기 커패시터의 상부전극에 해당하는 제 4 금속층(113)과 제 3 금속배선(117)이 노출되도록 제 5 비아홀(119)을 형성한다.
이어, 상기 제 5 비아홀(119)을 포함한 결과물 상부에 제 6 금속층을 증착한 후, CMP 공정 또는 플라즈마를 이용한 전면식각을 실시하여 상기 제 5 비아홀(119)을 매립하는 제 3 플러그(120)를 형성한다.
그리고 상기 제 3 플러그(120)를 포함한 결과물 상부에 제 7 금속층을 증착한 후, 포토리소그래피 공정을 이용하여 상기 제 3 플러그(120)와 연결되도록 선택적으로 패터닝하여 제 4 금속배선(121)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 장치의 커패시터 제조방법에 의하면, 종래에 비해 마스크 공정을 감소시키므로 제작비용이 감소하고, 공정을 단순화시킬 수 있는 효과가 있다.
따라서, 양산 적용시 더 많은 생산품을 만들어 낼 수 있다.

Claims (3)

  1. 제 1 층간 절연막 상에 제 1 금속배선과 커패시터의 하부전극을 형성하는 단계;
    상기 제 1 층간 절연막 상에 상기 제 1 금속배선과 하부전극을 노출시키는 복수개의 제 1 비아홀을 갖는 제 2 층간 절연막을 형성하는 단계;
    상기 제 1 비아홀을 매립하는 제 1 플러그를 형성하는 단계;
    상기 제 2 층간 절연막 상에 상기 하부전극 상에 형성된 제 1 플러그를 노출시키는 제2비아홀과 상기 제 1 금속배선을 노출시키며 상기 제2비아홀 보다 작은 크기를 갖는 제3비아홀을 갖는 제 3 층간 절연막을 형성하는 단계;
    상기 제2비아홀과 제3비아홀을 포함한 기판 결과물 상부에 제 1 금속층, 제1절연막 및 제2금속층을 차례로 증착하되, 상기 제3비아홀은 제 1 금속층에 의해 매립되고 상기 제2비아홀은 제 1 금속층에 의해 매립되지 않도록 증착하는 단계;
    상기 제2금속층과 제1절연막 및 제 1 금속층을 CMP하여 상기 제2비아홀 내에 상기 제 1 플러그를 통해 상기 커패시터의 하부전극과 연결되는 제 1 금속층과 유전막인 제1절연막 및 커패시터의 상부전극인 제2금속층이 "凹" 형태로 잔류되도록 함과 아울러 상기 제3비아홀 내에 제2금속배선을 형성하는 단계;
    상기 제 3 층간 절연막 상에 상기 제2금속배선을 노출시키는 제4비아홀을 갖는 제 4 층간 절연막을 형성하는 단계;
    상기 제4비아홀을 매립하는 제3플러그를 형성하고, 상기 제3플러그와 연결되는 제3금속배선을 형성하는 단계;
    상기 상부전극과 제3금속배선을 노출시키는 제5비아홀들을 갖는 제 5 층간 절연막을 형성하는 단계; 및
    상기 제5비아홀을 매립하는 제4플러그를 형성하고, 상기 제4플러그와 연결되는 제4금속배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 삭제
  3. 삭제
KR1020010080438A 2001-12-18 2001-12-18 반도체 장치의 커패시터의 제조방법 KR100772074B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010080438A KR100772074B1 (ko) 2001-12-18 2001-12-18 반도체 장치의 커패시터의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010080438A KR100772074B1 (ko) 2001-12-18 2001-12-18 반도체 장치의 커패시터의 제조방법

Publications (2)

Publication Number Publication Date
KR20030050058A KR20030050058A (ko) 2003-06-25
KR100772074B1 true KR100772074B1 (ko) 2007-11-01

Family

ID=29575841

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010080438A KR100772074B1 (ko) 2001-12-18 2001-12-18 반도체 장치의 커패시터의 제조방법

Country Status (1)

Country Link
KR (1) KR100772074B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113921712A (zh) * 2021-12-16 2022-01-11 广州粤芯半导体技术有限公司 版图结构、半导体器件结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980040650A (ko) * 1996-11-29 1998-08-17 김광호 반도체메모리 장치의 커패시터 제조방법
US6166423A (en) * 1998-01-15 2000-12-26 International Business Machines Corporation Integrated circuit having a via and a capacitor
JP2001007304A (ja) * 1999-06-11 2001-01-12 Sharp Corp ダマシンＦｅＲＡＭセル構造およびその製造方法
KR20030002604A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 엠아이엠 캐패시터 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980040650A (ko) * 1996-11-29 1998-08-17 김광호 반도체메모리 장치의 커패시터 제조방법
US6166423A (en) * 1998-01-15 2000-12-26 International Business Machines Corporation Integrated circuit having a via and a capacitor
JP2001007304A (ja) * 1999-06-11 2001-01-12 Sharp Corp ダマシンＦｅＲＡＭセル構造およびその製造方法
KR20030002604A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 엠아이엠 캐패시터 형성방법

Also Published As

Publication number Publication date
KR20030050058A (ko) 2003-06-25

Similar Documents

Publication Publication Date Title
KR100482179B1 (ko) 반도체 소자 제조방법
US6107686A (en) Interlevel dielectric structure
KR100772074B1 (ko) 반도체 장치의 커패시터의 제조방법
US7709372B2 (en) Semiconductor device and method for manufacturing the same
KR100482025B1 (ko) 반도체 소자의 제조방법
KR100548516B1 (ko) Ｍｉｍ 캐패시터 형성방법
KR100477541B1 (ko) 엠아이엠 캐패시터 형성방법
KR20030056914A (ko) 반도체 장치의 캐패시터의 제조방법
KR100548548B1 (ko) 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법
US20070145599A1 (en) Metal-insulator-metal (MIM) capacitor and methods of manufacturing the same
US9159661B2 (en) Integrated circuits with close electrical contacts and methods for fabricating the same
KR20030008156A (ko) 전자 디바이스 제조 방법
KR100607662B1 (ko) 메탈 절연체 메탈 커패시터 형성방법
KR100778852B1 (ko) 반도체 소자 및 그 제조방법
KR100720518B1 (ko) 반도체 소자 및 그 제조방법
KR100866115B1 (ko) 엠아이엠 캐패시터 형성방법
KR100808557B1 (ko) 엠아이엠 캐패시터 형성방법
KR20010068729A (ko) 커패시터 제조방법
KR100480890B1 (ko) 반도체 장치의 커패시터의 제조방법
KR100925092B1 (ko) Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법
KR100922558B1 (ko) 반도체 소자의 금속 배선 및 그의 제조 방법
KR100564122B1 (ko) 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의제조방법
KR100688724B1 (ko) 고용량 ｍｉｍ 구조 커패시터 제조방법
KR100318271B1 (ko) 반도체 소자의 금속배선 형성방법
KR20050034316A (ko) 반도체 장치의 커패시터 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130916

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140917

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150923

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee