KR100564122B1 - 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 49
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 48
- 239000010937 tungsten Substances 0.000 claims abstract description 48
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 25
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 238000001465 metallisation Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract 2
- 230000007547 defect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 다마신(Damascene) 텅스텐 플러그 공정을 이용하여 고집적화되고 있는 반도체 소자의 콘택 홀을 매립하는 방법에 관한 것이다.
본 발명의 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법은 반도체 기판상에 트랜지스터 형성 후 PMD를 형성시키는 제 1단계; 제 1 마스크로 제 1 콘택 패터닝을 하고, 제 2 마스크로 제 2 콘택 패터닝을 하는 제 2단계; 상기 제 1 마스크와 제 2 마스크를 이용하여 선택적으로 콘택을 식각하는 제 3단계; 제 2 마스크를 이용하여 제 2콘택홀(second hole)이 형성될 위치에 있는 제 1 마스크를 선택적으로 식각하는 제 4단계; 제 2 마스크를 이용하여 식각함으로써 콘택 플러그를 형성시키는 제 5단계; 상기 제 5단계에 의해 형성된 콘택에 배리어 금속(barrier metal)과 텅스텐을 증착시키는 제 6단계; 평탄화 공정을 통하여 콘택 플러그를 제외한 부분에 증착된 배리어 금속과 텅스텐을 제거하는 제 7단계; 및 상기 텅스텐 플러그 위에 금속 배선을 형성시키는 제 8단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법은 반도체 소자가 고집적화되면서 발생하는 디자인 룰(Design Rule)의 감소와 콘택 홀의 종횡비(Aspect ratio)의 증가로 인한 콘택 홀의 매립 불량을 개선하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.
다마신 공정, 종횡비, 콘택 홀, 매립, 스택 비아
Description
도 1a 내지 도 1d는 종래 기술에 의한 텅스텐 플러그 형성 공정을 나타낸 개념도.
도 2a 및 도 2b는 종래 기술에 의한 텅스텐 플러그 공정의 결함을 나타낸 개념도.
도 3a 내지 도 3g는 본 발명에 의한 다마신 텅스텐 플러그 공정을 이용한 반도체 소자 제조 공정을 나타낸 개념도.
<도면의 주요부분에 대한 부호의 설명>
1. 트랜지스터 2. PMD(Pre Metal Dielectric)
3. 콘택 홀(Contact hole) 4. 배리어 금속(Barrier metal)
5a-5c. 텅스텐 6-7. 텅스텐 플러그의 결함
8. 제 1 마스크 9. 제 2 마스크
10. 금속배선 11. IMD(Inter Metal Dielectric)
본 발명은 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 다마신구조를 이용하여 텅스텐 플러그를 형성시킬 때 두 개의 콘택 홀(contact hole) 마스크(mask)를 사용하여 선택적으로 식각하는 과정을 통하여 콘택을 형성시키고, 콘택 홀의 표면을 넓게 형성시켜 콘택과 비아, 또는 비아와 비아를 연결시킴으로써 스택 비아(stack via) 형성시 정렬(align) 불일치의 문제점을 개선할 수 있는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 직접도가 증가함에 따라 디자인 룰(design rule)이 급격하게 감소되고 콘택 홀의 종횡비(aspect ratio)가 증가하여 콘택 홀을 매립하는 기술에도 많은 변화가 발생되고 있다.
도 1a 내지 도 1d는 종래 기술에 의한 텅스텐 플러그 형성 공정을 나타낸 개념도로서 종래에는 트랜지스터(1)를 형성한 후 PMD(Pre Metal Dielectric:금속배선전절연막, 이하 PMD라 함)(2)를 증착하고(도 1a), 평탄화시킨 후 콘택 홀(3)을 형성시킨 다음(도 1b), 배리어 금속(Barrier metal)(4)과 텅스텐(5a)을 증착한 후(도 1c), CMP(Chemical Mechanical Polishing : 화학 기계 연마, 이하 CMP라 함) 또는 에치 백(etch back) 공정을 통하여 콘택 홀 부분에만 플러그 형태로 남긴 후 금속 배선을 형성하는 방법(도 1d)으로 제조되었다. 이 때 텅스텐을 증착하는 방법으로는 종래에는 플라즈마(plasma)를 이용한 스퍼터링(sputtering) 방식이 사용되다가 소자의 고집적화에 따라 콘택 홀의 종횡비(Aspect ratio)가 높아짐으로써 콘택 홀 내를 완전히 채우는 방법으로 CVD(chemical vapor deposition; 화학 기상 증착, 이하 CVD라 함) 방법이 스퍼터링 기술을 대체하고 있다.
그러나, 반도체 소자의 집적도가 급격히 높아지고 DRAM 등 캐패시터를 형성하는 공정에서 경우에 따라 콘택 홀의 종횡비가 10:1 이상에서 20:1 이상까지도 증가할 수 있기 때문에 스텝 커버리지(step coverage)가 좋은 텅스텐일지라도 도 2a 및 도 2b에 나타낸 것과 같이 한계에 도달하게 된다. 도 2a 및 도 2b는 종래 기술에 의한 텅스텐 플러그 공정의 결함을 나타낸 개념도로서 도 2a에서는 배리어 금속의 스텝 커버리지의 한계로 인한 텅스텐의 단락(6)을 나타낸 것이며, 도 2b는 텅스텐 스텝 커버리지의 한계에 의한 씸(seam) 크기의 증가로 인해 보이드(7)가 발생한 경우를 나타낸 것이다. 따라서, 이와 같은 문제점에 의해 소자의 신뢰성이 저하되고 저항 증가로 인한 특성 불량을 유발하게 된다.
이에 따라 한국 공개 특허 2000-0059753호, 한국 등록 특허 제 0269878호, 한국 등록 특허 제 0226258호, 미국 등록 특허 제6,376,355호, 미국 등록 특허 제5,846,877호 등에서는 반도체 소자의 고집적화로 인한 콘택 홀 또는 비아의 종횡비의 증가로 인해 나타나는 단점을 극복하고자 홀 내에 금속을 완전히 매립하는 방법에 대한 방안들을 개시하고 있으나, 이에 대한 연구가 더 요구되고 있는 실정이다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 다마신 구조를 이용하여 텅스텐 플러그를 형성함에 있어서 두 개의 콘택 홀 마스크를 사용하여 선택적으로 식각하는 과정을 통하여 콘택을 형성하고 배리어 금속 및 텅스텐을 매립함으로써 종횡비가 큰 콘택 홀에 텅스텐을 완전히 매립시키는 반도체 소자의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 제 1 콘택홀 및 제 2 콘택홀을 형성하기 위하여 포토레지스트로 각각 제 1 마스크 및 제 2 마스크를 형성하는 제 2 단계; 상기 제 1 마스크와 제 2 마스크를 이용한 PMD 식각으로 제 1 콘택홀을 형성하는 제 3단계; 제 2 마스크를 이용하여 제 2 콘택홀이 형성될 위치에 있는 제 1 마스크를 선택적으로 식각하는 제 4단계; 제 2 마스크를 이용한 PMD 식각으로 제 2 콘택홀을 형성하는 제 5단계; 상기 제 1콘택홀 및 제 2콘택홀을 포함한 반도체 기판 전면에 배리어 금속과 텅스텐을 증착시키는 제 6단계; 평탄화 공정을 통하여 콘택 플러그를 제외한 부분에 증착된 배리어 금속과 텅스텐을 제거하는 제 7단계; 및 상기 텅스텐 플러그 위에 금속 배선을 형성시키는 제 8단계를 포함하여 이루어진 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.
도 3a 내지 도 3g는 본 발명에 의한 다마신 텅스텐 플러그 제조 공정을 이용한 반도체 소자 제조 공정을 나타낸 개념도이다.
도 3a 내지 도 3f는 본 발명에 의한 텅스텐 플러그 제조 공정을 나타낸 것으로서 도면을 참조하여 본 발명의 반도체 소자 제조방법을 설명한다.
먼저, 도 3a와 같이 반도체 기판 상에 트랜지스터(1) 형성 후 PMD(2)를 형성시키고(제 1단계), 후 공정으로 제 1 콘택홀 및 제 2 콘택홀을 형성하기 위하여 포토레지스를 사용하여 제 1 마스크(8) 및 제 2 마스크(9)를 형성한다(제 2단계).
다음, 도 3b와 같이 상기 제 1 마스크(8)와 제 2 마스크(9)를 이용하여 트랜지스터(1)까지 뚫리지 않을 정도로 선택적으로 식각하여 제1콘택홀(5a)을 형성한다(제 3단계). 후속해서 도 3c에 나타낸 것과 같이 제 2 마스크(9)를 이용하여 제 2콘택홀이 형성될 위치에 있는 제 1 마스크(8)를 선택적으로 식각한다(제 4단계).
다음, 도 3d와 같이 제 2 마스크를 이용하여 식각함으로써 제2콘택홀(5b) 형성시킨 후 마스크를 제거한다(제 5단계). 다음은 제 6단계로서 도 3e에서와 같이 제 5단계에 의해 형성된 콘택에 CVD법 등에 의해 배리어 금속(4)과 텅스텐(5c)을 증착시킨다. 이때 두 개의 마스크를 이용하여 형성된 콘택은 개구부가 넓어져 종횡비가 커지므로 텅스텐이 완전히 매립될 수 있다. 그 다음 도 3f에서와 같이 CMP 또는 에치 백 공정을 포함하는 평탄화 공정을 통하여 콘택 플러그를 제외한 부분에 증착된 배리어 금속과 텅스텐을 제거하고(제 7단계) 상기 텅스텐 플러그 위에 구리를 포함하는 금속 배선(10)을 형성시킴으로써(제 8단계) 본 발명에 의한 텅스텐 플러그 제조 공정이 완성된다.
도 3g는 본 발명에 의한 다마신 텅스텐 플러그 제조공정을 이용하여 스택 비아(stack via)를 형성한 것을 나타낸 것으로서 상기의 제 1단계에서 제 8단계의 공정을 거쳐 PMD(2)에 제작된 소자상에 IMD(Inter Metal Dielectric:11-1, 11-2, 11-3)를 형성하고(제 9단계). 상기 제 2단계 내지 제 8단계의 공정을 반복하여 스택 비아를 형성함으로써(제 10단계) 제조된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법은 다마신 구조를 이용하여 텅스텐 플러그를 형성함에 있어서 두 개의 콘택 홀 마스크를 사용하여 선택적으로 식각하는 과정을 통하여 콘택을 형성하고 배리어 금속 및 텅스텐을 매립함으로써 종횡비가 큰 콘택 홀에 텅스텐을 완전히 매립시킬 수 있는 장점이 있고, 스택 비아의 제조 시에 콘택 홀의 상단 입구의 크기를 넓혀 콘택 플러그의 작은 크기 때문에 발생하는 정렬불일치(misalign)의 문제를 개선할 수 있다. 또한 부수적으로 콘택 홀 또는 비아의 높은 종횡비로 인해 발생할 수 있는 콘택 하부의 실리콘 데미지(silicon damage)도 개선할 수 있어서 반도체 소자의 신 뢰성 및 수율의 향상에 크게 기여할 수 있다.
Claims (6)
- 반도체 기판 상에 트랜지스터 형성 후 PMD를 형성시키는 제 1단계;제 1 콘택홀 및 제 2 콘택홀을 형성하기 위하여 포토레지스트로 각각 제 1 마스크 및 제 2 마스크를 형성하는 제 2 단계;상기 제 1 마스크와 제 2 마스크를 이용한 PMD 식각으로 제 1 콘택홀을 형성하는 제 3단계;제 2 마스크를 이용하여 제 2 콘택홀이 형성될 위치에 있는 제 1 마스크를 선택적으로 식각하는 제 4단계;제 2 마스크를 이용한 PMD 식각으로 제 2 콘택홀을 형성하는 제 5단계;상기 제 1콘택홀 및 제 2콘택홀을 포함한 반도체 기판 전면에 배리어 금속과 텅스텐을 증착시키는 제 6단계;평탄화 공정을 통하여 콘택 플러그를 제외한 부분에 증착된 배리어 금속과 텅스텐을 제거하는 제 7단계; 및상기 텅스텐 플러그 위에 금속 배선을 형성시키는 제 8단계를 포함하여 이루어짐을 특징으로 하는 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제 5단계는 제 2 마스크를 이용하여 콘택 플러그를 형성시킨 후 제 1 마스크 및 제 2 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제 6단계는 CVD를 이용하여 배리어 금속과 텅스텐을 증착시킴을 특징으로 하는 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제 7단계의 평탄화 공정은 CMP 또는 에치 백 공정을 포함하여 이루어짐을 특징으로 하는 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 제 8단계에서 형성되는 금속배선은 구리를 포함하는 것을 특징으로 하는 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법.
- 상기 제 1항의 제 1단계 내지 제 8단계의 공정을 거친 후,IMD를 형성하는 제 9단계; 및상기의 제 2단계 내지 제 8단계의 공정을 반복하여 스택 비아를 형성하는 제 10단계를 포함하여 이루어짐을 특징으로 하는 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030066489A KR100564122B1 (ko) | 2003-09-25 | 2003-09-25 | 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030066489A KR100564122B1 (ko) | 2003-09-25 | 2003-09-25 | 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050030283A KR20050030283A (ko) | 2005-03-30 |
| KR100564122B1 true KR100564122B1 (ko) | 2006-03-27 |
Family
ID=37386640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030066489A KR100564122B1 (ko) | 2003-09-25 | 2003-09-25 | 다마신 텅스텐 플러그 공정을 이용한 반도체 소자의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100564122B1 (ko) |
-
2003
- 2003-09-25 KR KR1020030066489A patent/KR100564122B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050030283A (ko) | 2005-03-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120221 Year of fee payment: 7 |
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