KR100778852B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
비아홀 내부에 절연층을 형성함으로써 고객이 원하는 부분에 프로그램으로 전압을 인가하는 경우 전류가 흐르게 되는 본 발명의 일 측면에 따른 반도체 소자는 반도체 기판 상에 형성되는 제1 메탈층; 상기 제1 메탈층 상에 형성되며, 그 내부에 비아홀이 형성되는 층간절연막; 상기 비아홀의 내부에 소정의 높이로 충진되는 제2 메탈; 상기 제2 메탈 상에 형성되는 제3 메탈 패턴; 상기 제3 메탈 패턴 상에 형성되는 실리콘층 패턴; 상기 비아홀의 내벽 및 상기 실리콘층 패턴의 상측에 형성되는 제1 베리어 메탈; 상기 비아홀 내부의 상기 제1 베리어 메탈 상에 충진되는 제4 메탈; 및 상기 층간절연막 상에 형성되는 제5 메탈층 패턴; 을 포함한다.
금속배선, 메탈층, 비아홀
Description
도 1a 내지 도 1g는 종래기술에 의한 반도체 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
22: 제1 메탈층 24: 제1 층간절연막
26: 제1 감광막 패턴 28: 제1 비아홀
30: 제1 베리어 메탈 32: 제2 메탈층
34: 제3 메탈층 36: 실리콘층
38: 제2 층간절연막 40: 제2 비아홀
42: 제2 베리어 메탈 44: 제4 메탈층
46: 제5 메탈층 48: 제2 감광막 패턴
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 구체적으로, 반도체 소자의 금속배선 형성에 관한 것이다.
일반적으로 반도체 소자에 전기적 신호를 인가하기 위하여 금속배선이 요구되며, 현재 고집적화된 반도체 소자를 제조하기 위해 2차 메탈 이상인 다층 메탈 구조를 갖는 금속배선 공정이 사용되고 있다. 이러한 종래의 금속배선 공정을 도 1a 내지 도 1g를 참조하여 구체적으로 설명한다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 도시한 단면도이다. 먼저, 도 1a에 도시된 바와 같이 반도체 기판 상에 형성된 반도체 소자(미도시)에 전기적 신호를 인가하기 위하여 제1 메탈층(2)을 형성한다. 제1 메탈층(2)이 형성된 반도체 기판 상에 층간절연막(4)을 형성하고, 형성된 층간절연막(4)에 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 적용하여 층간절연막(2)을 평탄화 시킨다.
다음으로, 도 1b에 도시된 바와 같이 평탄화된 층간절연막(4) 상부에 감광막을 도포한 후 마스크를 사용하여 제1 감광막 패턴(6)을 형성하고, 도 1c에 도시된 바와 같이 제1 감광막 패턴(6)을 마스크로 하여 층간절연막(4)을 식각함으로써 비아홀(8)을 형성한 후, 제1 감광막 패턴(6)을 제거한다.
도 1d에 도시된 바와 같이 스퍼터링(Sputtering) 공정에 의해 베리어 메탈(Barrier Metal)(10)을 증착하고, 증착된 베리어 메탈(10) 상부에 제2 메탈층(12)을 도포한다.
도 1e에 도시된 바와 같이 베리어 메탈(10) 및 제2 메탈층(12)을 기계 화학 적 연마(CMP) 또는 에치 백(Etch-back) 공정을 사용하여 비아홀(8) 내부에만 베리어 메탈(10a) 및 제2 메탈(12a)이 형성되도록 한다.
다음으로, 도 1f에 도시된 바와 같이 층간절연막(4a) 및 제2 메탈(12a) 상부에 스퍼터링 공정에 의해 제3 메탈층(14)을 형성하고, 제3 메탈층(14) 상부에 감광막을 도포한 후 패터닝하여 제2 감광막 패턴(16)을 형성한다.
도 1g에 도시된 바와 같이 제2 감광막 패턴(16)을 마스크로 하여 제3 메탈층(14)을 건식 식각(Dry Etching)하여 비아홀(8a) 상부에 제3 메탈층 패턴(14a)을 형성함으로써, 제1 메탈층(2)과 제3 메탈층 패턴(14a)이 비아홀(8a) 내부의 베리어 메탈(10a) 및 제2 메탈(12a)에 의해 전기적으로 접속되게 한다.
그러나 종래 기술의 경우, 고전압에 유용한 반도체 소자의 금속배선을 형성하기 위해 메탈층을 다층구조로 형성하여야 하는데, 메탈층을 다층구조로 형성하기 위해서는 패턴을 모두 변경해야 한다. 즉, 종래 기술의 경우 장치의 구성상 한번 형성된 패턴은 변경하기 어렵다.
삭제
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 고전압에 유용한 반도체소자의 금속배선을 형성하기 위한 다층 구조의 메탈층 형성 공정시, 다수의 메탈층 사이에 실리콘 패턴을 형성함으로써 패턴을 변경하지 않을 수 있는 반도체 소자 및 반도체 소자의 제조방법을 제공하는 것을 그 기술적 과제로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는 반도체 소자를 포함하는 반도체 기판 상에 형성되는 제1 메탈층; 상기 제1 메탈층 상에 형성되며, 그 내부에 비아홀이 형성되는 층간절연막; 상기 비아홀의 내부에 소정의 높이로 충진되는 제2 메탈; 상기 제2 메탈 상에 형성되는 제3 메탈 패턴; 상기 제3 메탈 패턴 상에 형성되는 실리콘층 패턴; 상기 비아홀의 내벽 및 상기 실리콘층 패턴의 상측에 형성되는 제1 베리어 메탈; 상기 비아홀 내부의 상기 제1 베리어 메탈 상에 충진되는 제4 메탈; 및 상기 층간절연막 상에 형성되는 제5 메탈층 패턴; 을 포함한다.
또한, 상기 반도체 소자는, 상기 비아홀의 내벽과 상기 제2 메탈 사이 및 상기 제1 메탈층과 상기 제2 메탈 사이에 형성되는 제2 비아 베리어 메탈을 더 포함한다.
또한, 상기 제1 베리어 메탈 및 제4 메탈은 화학 기계적 연마공정을 통하여 상기 층간절연막과 동일한 높이로 평탄화되고, 상기 제5 메탈층 패턴은 상기 비아홀을 커버하도록 형성되며, 상기 제3 메탈 패턴, 제1 베리어 메탈, 및 제2 베리어 메탈은 티타늄으로 형성된다.
또한, 상기 반도체 소자에 전압을 인가하는 경우, 상기 제3 메탈 패턴과 상기 실리콘층 사이 및 상기 실리콘층 상측과 상기 제1 베리어 메탈 사이에 실리사이드가 형성된다.
상술한 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자의 제 조방법은, 제1 메탈층 상에 형성된 제1 층간절연막을 선택적으로 식각함으로써 제1 비아홀을 형성하는 단계; 상기 제1 비아홀 내부에 제2 메탈을 충진시키는 단계; 상기 제1 비아홀을 포함하는 상기 제1 층간절연막 상에 제3 메탈층과 실리콘층을 순차적으로 형성한 후 선택적으로 식각하여 제3 메탈층 패턴과 실리콘층 패턴을 형성하는 단계; 상기 실리콘층 패턴 및 상기 제1 층간절연막 상에 제2 층간절연막을 형성한 후 상기 제2 층간절연막을 선택적으로 식각함으로써 제2 비아홀을 형성하는 단계; 상기 제2 비아홀을 포함하는 상기 제2 층간절연막 상에 제1 베리어 메탈층과 제4 메탈층을 순차적으로 형성하는 단계; 상기 제1 베리어 메탈과 제4 메탈층을 선택적으로 식각하여 상기 제1 베리어 메탈과 제4 메탈을 상기 제2 비아홀 내부에 충진시키는 단계; 및 상기 제2 층간절연막 상에 제5 메탈층을 형성한 후 패터닝하여 제5 메탈층 패턴을 형성하는 단계; 를 포함한다.
또한, 상기 제2 메탈 충진단계 이전에, 상기 제1 비아홀 내부의 측벽 및 상기 제1 메탈층의 상측에 제2 베리어 메탈을 형성하는 단계를 더 포함한다.
또한, 상기 제1 베리어 메탈 및 제4 메탈 충진단계에서, 상기 제1 베리어 메탈층 및 제4 메탈층에 화학 기계적 연마공정을 적용하여 상기 제1 베리어 메탈층 및 제4 메탈층을 상기 제2 층간절연막과 동일한 높이로 평탄화함으로써 상기 제2 비아홀 내부에 충진시킨다.
바람직한 실시예에 있어서, 상기 제5 메탈층 패턴은 상기 비아홀을 커버하도록 형성하고, 상기 제2 비아홀은 상기 제1 비아홀과 동일한 폭으로 형성하며, 상기 제3 메탈 패턴, 제1 베리어 메탈, 및 제2 베리어 메탈은 티타늄으로 형성한다.
또한, 상기 반도체 소자 제조방법은 전압을 인가하여 상기 제3 메탈 패턴과 상기 실리콘층 사이 및 상기 실리콘층 상측과 상기 제1 베리어 메탈 사이에 실리사이드를 형성하는 단계를 더 포함한다.
이하, 첨부되는 도면을 참고하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2a 내지 도 2m은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이 반도체 소자에 전기적 신호를 인가하기 위하여 반도체 기판(미도시) 상에 제1 메탈층(22)을 형성한다. 제1 메탈층(22)이 형성된 반도체 기판 상에 제1 층간절연막(24)을 형성하고, 형성된 제1 층간절연막(24)에 기계 화학적 연마(Chemical Mechanical Polishing: CMP) 공정을 적용하여 제1 층간절연막(24)을 평탄화 시킨다.
도 2b에 도시된 바와 같이 평탄화된 제1 층간절연막(24) 상부에 감광막을 도포한 후 마스크를 사용하여 제1 감광막 패턴(26)을 형성하고, 도 2c에 도시된 바와 같이 제1 감광막 패턴(26)을 마스크로 하여 제1 층간절연막(24)을 식각하여 제1 비아홀(28)을 형성한 후, 제1 감광막 패턴(26)을 제거한다.
다음으로, 도 2d에 도시된 바와 같이 스퍼터링(Sputtering) 공정에 의해 제1 베리어 메탈층(30)을 증착하고, 증착된 제1 베리어 메탈층(30) 상부에 제2 메탈층(32)을 도포한다. 바람직한 실시예에 있어서 제1 베리어 메탈층(30)은 티타늄으로 구현되고, 제2 메탈층(32)은 텅스텐으로 구현된다.
도 2e에 도시된 바와 같이 제1 베리어 메탈층(30) 및 제2 메탈층(32)을 기계 화학적 연마(CMP) 또는 에치 백(Etch-back) 공정으로 평탄화함으로써 제1 비아홀(28) 내부에 제1 베리어 메탈(30a) 및 제2 메탈(32a)을 충진시킨다.
도 2f에 도시된 바와 같이 제1 베리어 메탈(30a) 및 제2 메탈(32a)이 충진된 제1 비아홀(28a)을 포함하는 제1 층간절연막(24a) 상에 제3 메탈층(34) 및 실리콘층(36)을 형성한다. 이때 제3 메탈층(34)은 티타늄으로 형성되고, 실리콘층(36)은 비결정 실리콘(Amorphous Silicon)으로 형성된다.
도 2g에 도시된 바와 같이 제3 메탈층(34)과 실리콘층(36)을 선택적으로 식각하여 제3 메탈층 패턴(34a) 및 실리콘층 패턴(36a)를 형성한다. 이때 제3 메탈층 패턴(34a) 및 실리콘층 패턴(36a)의 폭은 상기 제1 비아홀(28a)의 폭과 동일하게 형성하는 것이 바람직하다.
다음으로, 도 2h에 도시된 바와 같이, 실리콘층 패턴(36a) 및 제1 층간절연막(24a) 상에 제2 층간절연막(38)을 형성하고, 도 2i에 도시된 바와 같이 실리콘층 패턴(36a)이 노출되도록 제2 층간절연막(38)을 선택적으로 식각하여 제2 비아홀(40)을 형성한다. 이때 제2 비아홀(40)은 실리콘층 패턴(36a)과 동일한 폭을 가지도록 형성하는 것이 바람직하다.
도 2j에 도시된 바와 같이 제2 비아홀(40)을 포함하는 제2 층간절연막(38a) 상에 스퍼터링(Sputtering) 공정에 의해 제2 베리어 메탈층(42) 및 제4 메탈층(44)을 순차적으로 증착한다. 이때 제2 베리어 메탈층(42)은 티타늄으로 구현되고, 제4 메탈층(44)은 텅스텐으로 구현된다.
도 2k에 도시된 바와 같이 제2 베리어 메탈층(42) 및 제4 메탈층(44)을 기계 화학적 연마(CMP) 또는 에치 백(Etch-back) 공정으로 평탄화함으로써 제2 비아홀(40) 내부에 제2 베리어 메탈(42a) 및 제4 메탈(44a)을 충진시킨다.
도 2l에 도시된 바와 같이, 스퍼터링 공정에 의해 제5 메탈층(46)을 형성하고, 제5 메탈층(46) 상부에 감광막을 도포하고 패터닝하여 제2 감광막 패턴(48)을 형성한다.
도 2m에 도시된 바와 같이 제2 감광막 패턴(48)을 마스크로 하여 제5 메탈층(46)을 건식 식각(Dry Etching)하여 제2 비아홀(40a) 상부에 제5 메탈층 패턴(46a)을 형성한 후 제2 감광막 패턴(48)을 제거함으로써 반도체 소자의 금속배선을 형성한다.
그리고, 상술한 방법에 의해, 제2 베리어 메탈(42a)과 실리콘층 패턴(36a)의 상측 사이 및 제3 메탈층 패턴(34a)과 실리콘층 패턴(36a) 사이에는 실리사이드(미도시)가 형성되도록 하여 제1 메탈층(22)과 제5 메탈층 패턴(46a)이 전기적으로 접속되게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이 본 발명에 따르면, 다층 구조의 메탈층 사이에 실리콘층 패턴을 형성한다. 전압 인가시 실리콘층 패턴과 이와 인접한 메탈층에서 실리사이드가 형성되어 전기적으로 접속하게 된다. 이와 같이 실리콘층 패턴을 메탈층 사이에 형성함으로써 사용자가 원하는 구조를 패턴 변경없이 할 수 있다.
Claims (13)
- 반도체 소자를 포함하는 반도체 기판 상에 형성되는 제1 메탈층;상기 제1 메탈층 상에 형성되며, 그 내부에 비아홀이 형성되는 층간절연막;상기 비아홀의 내부에 소정의 높이로 충진되는 제2 메탈;상기 제2 메탈 상에 형성되는 제3 메탈층 패턴;상기 제3 메탈층 패턴 상에 형성되는 실리콘층 패턴;상기 비아홀의 내벽 및 상기 실리콘층 패턴의 상측에 형성되는 제1 베리어 메탈;상기 비아홀 내부의 상기 제1 베리어 메탈 상에 충진되는 제4 메탈; 및상기 층간절연막 상에 형성되는 제5 메탈층 패턴;을 포함하는 반도체 소자.
- 제1항에 있어서, 상기 비아홀의 내벽과 상기 제2 메탈 사이 및 상기 제1 메탈층과 상기 제2 메탈 사이에 형성되는 제2 베리어 메탈을 더 포함하는 반도체 소자.
- 제1항에 있어서, 상기 제1 베리어 메탈 및 제4 메탈은 화학 기계적 연마공정을 통하여 상기 층간절연막과 동일한 높이로 평탄화되는 반도체 소자.
- 제1항에 있어서, 상기 제5 메탈층 패턴은 상기 비아홀을 커버하도록 형성되는 반도체 소자.
- 제1항에 있어서, 상기 제3 메탈층 패턴, 제1 베리어 메탈, 및 제2 베리어 메탈은 티타늄으로 형성되는 반도체 소자.
- 제1항에 있어서, 상기 반도체 소자에 전압을 인가하는 경우, 상기 제3 메탈층 패턴과 상기 실리콘층 사이 및 상기 실리콘층 상측과 상기 제1 베리어 메탈 사이에 실리사이드가 형성되는 반도체 소자.
- 제1 메탈층 상에 형성된 제1 층간절연막을 선택적으로 식각함으로써 제1 비아홀을 형성하는 단계;상기 제1 비아홀 내부에 제2 메탈을 충진시키는 단계;상기 제1 비아홀을 포함하는 상기 제1 층간절연막 상에 제3 메탈층과 실리콘층을 순차적으로 형성한 후 선택적으로 식각하여 제3 메탈층 패턴과 실리콘층 패턴을 형성하는 단계;상기 실리콘층 패턴 및 상기 제1 층간절연막 상에 제2 층간절연막을 형성한 후 상기 제2 층간절연막을 선택적으로 식각함으로써 제2 비아홀을 형성하는 단계;상기 제2 비아홀을 포함하는 상기 제2 층간절연막 상에 제1 베리어 메탈층과 제4 메탈층을 순차적으로 형성하는 단계;상기 제1 베리어 메탈층과 제4 메탈층을 평탄화하여 상기 제1 베리어 메탈과 제4 메탈을 상기 제2 비아홀 내부에 충진시키는 단계; 및상기 제2 층간절연막 상에 제5 메탈층을 형성한 후 패터닝하여 제5 메탈층 패턴을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제2 메탈 충진단계 이전에, 상기 제1 비아홀 내부의 측벽 및 상기 제1 메탈층의 상측에 제2 베리어 메탈을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제1 베리어 메탈 및 제4 메탈 충진단계에서, 상기 제1 베리어 메탈층 및 제4 메탈층에 화학 기계적 연마공정을 적용하여 상기 제1 베리어 메탈층 및 제4 메탈층을 상기 제2 층간절연막과 동일한 높이로 평탄화함으로써 상기 제2 비아홀 내부에 충진시키는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제5 메탈층 패턴은 상기 비아홀을 커버하도록 형성하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제2 비아홀은 상기 제1 비아홀과 동일한 폭으로 형성하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제3 메탈 패턴, 제1 베리어 메탈, 및 제2 베리어 메탈은 티타늄으로 형성하는 반도체 소자의 제조방법.
- 제7항에 있어서, 상기 제3 메탈 패턴과 상기 실리콘층 사이 및 상기 실리콘층 상측과 상기 제1 베리어 메탈 사이에 실리사이드를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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