KR970003840A - 반도체 소자의 다층 금속 배선 형성방법 - Google Patents

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Abstract

본 발명은 활성영역 또는 하부 배선층이 형성되어 있는 반도체 기판상의 절연막에 형성된 비아홀에 텅스텐을 매립하여 상부와 하부 금속 배선층을 전기적으로 연결하기 위한 텅스텐 플러그를 형성하는 것을 포함하는 금속 배선 형성방법을 개시한다. 개시된 방법은 비아홀의 형성 후, 비아홀의 측벽부 및 바닥부 가장자리 부분에 텅스텐의 증착을 위한 실리콘 시이드층을 형성시켜 주어, 이 시이드층으로부터 비아홀의 중심부를 향하여 증착이 진행하도록 텅스텐의 선택적인 증착을 실시함으로써, 비아홀에서 텅스텐의 완벽하고 정확한 증착을 가능하게 한다. 따라서, 텅스텐의 부정확한 증착으로 인한 단락의 발생 및 이에 따른 신뢰도의 저하가 초래되지 않는다.

Description

반도체 소자의 다층 금속 배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (마)는 본 발명의 일실시예에 따라 상부와 하부 금속 배선을 전기적으로 연결하기 위해 비아홀에 텅스텐 플러스를 형성하는 과정을 순서적으로 도시하는 반도체 소자의 요부 단면도.

Claims (6)

  1. 활성영역 또는 하부 배선층이 형성되어 있는 반도체 기판상의 금속 배선상에 절연막을 형성하고, 상기 금속 배선 상부에 형성된 시이드층(seed layer)이 노출되도록 상기 절연막을 식각하여 비아홀을 형성한 후, 상기 비아홀에 텅스텐을 매립하여 텅스텐 플러그를 형성하는 것을 포함하는 반도체 소자의 다층 금속 배선 형성방법에 있어서, (가) 활성영역 또는 하부 배선층이 형성되어 있는 반도체 기판상의 금속 배선상에 형성된 절연막상에 감광막 패턴을 형성하고, 이의 형태로 식각하여 비아홀을 형성하는 단계: (나) 상기 비아홀의 바닥부, 측벽부 및 주변부 전면에 실리콘막을 형성하는 단계; (다) 상기 비아홀의 측벽부 및 바닥부 가장자리 부분에만 실리콘막이 남도록 상기 실리콘막을 선택적으로 식각하는 단계; 및 (라) 상기 비아홀의 측벽부에 남아 있는 실리콘 막을 시이드로 하여 비아홀 측벽부 및 바닥부에 텅스텐을 선택적으로 증착하여 비아홀내에 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  2. 제1항에 있어서, 단계(나)에서 실리콘막의 형성이 실리콘 타깃을 이용한 스퍼터링 증착 방식에 의하여 수행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  3. 제1항에 있어서, 단계(다)에서 실리콘막의 식각이 스페이서 식각(spacer etch)에 의해 수행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  4. 제1항에 있어서, 단계(다)이후에 비아홀의 측벽부 및 바닥부 가장자리에 남아있는 실리콘막이 비아홀의 바닥부로부터 60°이상의 경사를 갖는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  5. 제1항에 있어서, 단계(라)에서의 텅스텐의 증착이 실리콘 환원반응에 수행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  6. 제1항 또는 제5항에 있어서, 텅스텐의 증착이 비아홀의 측벽부에 남아 있는 실리콘막의 시이드층으로부터 시작하여 비아홀의 가운데 방향으로 진행하도록 수평방향으로 진행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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