KR960006694B1

KR960006694B1 - 반도체 소자의 금속배선 형성방법

Info

Publication number: KR960006694B1
Application number: KR1019920024637A
Authority: KR
Inventors: 김창렬
Original assignee: 금성일렉트론주식회사; 문정환
Priority date: 1992-12-17
Filing date: 1992-12-17
Publication date: 1996-05-22
Also published as: KR940016870A

Abstract

내용 없음

Description

반도체 소자의 금속배선 형성방법

제1도는 종래의 금속배선 형성 단면도.

제2도는 본 발명의 금속배선 형성 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 금속막, 2 : 절연막,

4 : 제1베리어층, 5 : 텅스텐층,

8 : 제1알루미늄합금층, 9 : 제2베리어층,

10 : 제2 알루미늄합금층.

본 발명은 반도체 제조공정중 금속배선 공정에 관한 것으로, 특히 금속배선의 단선을 방지하기에 적당하도록 한 반도체 소자의 금속배선 형성방법에 관한 것이다.

종래의 다층 금속배선 형성 방법은 제1도(A)에 도시된 바와 같이 금속막(1) 위에 절연막(2)을 증착하고 절연막(2) 위에 포토레지스트(3)를 형성한 후 금속배선이 접속될 소정의 부분에 콘택 홀을 형성하기 위한 사진식각 공정을 실시한다.

그리고 포토레지스트(3)를 사용하여 제1도(B)와 같이 절연막(2)을 식각하여 콘택홀을 형성하고 포토레지스트(3)를 제거한다.

다음에 제1도(C)와 같이 전면에 제1베리어층(4)(예를들어 Tl, TiN, T1W)을 스퍼터링에 의해 증착하고 제1베리어층(4) 위에 기상화학 증착방법으로 텅스텐층(5)을 형성한다.

이어서 제1도(D)와 같이 제1베리어층(4)과 텅스텐층(5)을 에치백하여 텅스텐플러그를 형성한다.

또한, 제1도(E)와 같이 전면에 제2베리어층(6)을 형성하고 다시 그 위에 알루미늄합금(7)을 스퍼터링으로 증착하여 금속배선 형성공정을 완료한다.

그러나, 상기와 같은 종래의 다층 금속배선 형성 방법은 화학 기상증착방법에 의한 텅스텐 플러그를 형성할 경우 텅스텐층(5)과 절연막(2) 사이의 식각 선택성이 크지않기 때문에 에치백시 식각 중지점을 조절하기가 어렵다.

또한, 텅스텐 플러그가 콘택홀 상단부분에서 식각되어 콘택홀이 깊고 좁아짐에 따라 알루미늄합금(7)의 스퍼터링시 단차 피복성이 악화되므로 알루미늄합금(7)이 단선되기 쉽다.

본 발명은 이와 같은 종래의 제반결점을 해결하기 위한 것으로 콘택홀 형성시 알루미늄 합금층을 식각마스크로 사용하여 콘택홀을 형성한 후 텅스텐 플러그층을 형서하여 이 식각 마스크로 사용된 알루이늄 합금과 텅스텐 플러그층을 접촉시킬 수도 있도록 하는 다층배선 형성 방법을 제공하는데 그 목적이 있다.

이하, 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

제2도는 본 발명의 공정 단면도로 먼저 (A)와 같이 금속막(1) 위에 절연막(2)를 증착하고 절연막(2) 위에 스퍼터링에 의해 제1알루미늄 합금층(8)을 형성한다. 그리고 (B)와 같이 제1알루미늄 합금층(8)을 약간 경사지게 선택적 식각하여 금속배선이 접촉될 소정의 부분을 한정한다.

다음에 (C)와 같이 제1알루미늄 합금층(8)을 에칭마스크로 사용하여 절연막(2)을 약간 경사지게 식각하므로 콘택홀을 형성한다.

이어서 (D)와 같이 전면에 스퍼터링에 의해 제1베리어층(4)(예를들어 TiN)을 형성하고 그 위에 화학기상 증착방법으로 텅스텐층(5)을 형성한다.

또한, (E)와 같이 텅스텐층(5)과 제1베리어층(4)을 에치백하여 텅스텐 플러그를 형성한다.

다음에 (F)와 같이 스퍼터링에 의해 제2베리어층(9)과 제2알루미늄 합금층(10)을 증착하므로 금속배선층 증착을 완료한다. 마지막 공정으로 (G)와 같이 사진식각 공정에 의해 원하는 소정부분 이외의 금속배선층을 제거한다.

이상에서 설명한 바와 같은 본 발명은 플러그 형성시 콘택홀 상부가 에치백으로 인하여 식각되어도 플러그와 제2알루미늄 합금층(10)이 접촉되어 후공정에서의 제2베리어층(9)과 제2알루미늄 합금층(10)의 단차 피복성이 악화되어도 금속배선의 단선이 방지되므로 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims

금속막(1) 위에 절연막(2)을 증착하고 스퍼터링에 의해 제1알루미늄 합금층(8)을 형성하는 제1단계와, 상기 제1알루미늄 합금층(8)을 경사지게 선택적 식각하는 제2단계와, 상기 제1알루미늄 합금층(8)을 에칭 마스크로 사용하여 절연막(2)을 식각하므로 콘택홀을 형성하는 제3단계와, 전면에 제1베리어층(4)과 텅스텐층(5)을 차례로 형성하는 제4단계와, 상기 텅스텐층(5)과 제1베리어층(4)을 에치백하여 텅스텐 플러그를 형성하는 제5단계와, 전면에 제2베리어층(9)과 제2알루미늄 합금층(10)을 증착하고 식각하여 제6단계를 포함하여서 된 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
제1항에 있어서, 상기 제1,2베리어층(4)(9)으로 TiN을 사용함을 특징으로 하는 반도체 소자의 금속배선 형성방법.