KR940016870A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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문정환
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Abstract

본 발명은 금속배선의 단선을 방지하기에 적당하도록 한 반도체 소자의 금속배선 형성 방법에 관한 것으로 금속막(1)위에 절연막(2)과 제 1 알루미늄 합금층(8)을 형성하는 단계, 제 1 알루미늄 합금층(8)을 경사지게 식각하는 단계, 제 1 알루미늄 합금층(8)을 에칭마스크로 하여 콘택홀을 형성하는 단계, 전면에 제 1 배리어층(4)과 텅스텐층(5)을 형성하는 단계, 텅스텐층(5)과 제 1 배리어층(4)을 에치백하여 텅스텐 플러그를 형성하는 단계, 전면에 제 2 배리어층(9)과 제 2 알루미늄 합금층(10)을 증착하고 식각하는 단계를 포함하여서 이루어진다.

Description

반도체 소자의 금속배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 종래의 금속배선 형성 단면도, 제 2 도는 본 발명의 금속배선 형성 단면도.

Claims (2)

  1. 금속막(1)위에 절연막(2)을 증착하고 스퍼터링에 의해 제 1 알루미늄 합금층(6)을 형성하는 제 1 단계와, 상기 제 1 알루미늄 합금층(8)을 경사지게 선택적 식각하는 제 2 단계와, 상기 제 1 알루미늄 합금층(8)을 에칭 마스크로 사용하여 절연막(2)을 식각하므로 콘택홀을 형성하는 제 3 단계와, 전면에 제 1 배리어층(4)과 텅스텐층(5)을 차례로 형성하는 제 4 단계와, 상기 텅스텐층(5)과 제 1 배리어층(4)을 에치백하여 텅스텐 플러그를 형성하는 제 5 단계와, 전면에 제 2 배리어층(9)과 제 2 알루미늄 합금층(10)을 증착하고 식각하는 제 6 단계를 포함하여서 된 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 제1, 2배리어층(4)(9)으로 TiN을 사용함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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