KR940003565B1 - 반도체 장치의 금속배선 형성방법 - Google Patents
반도체 장치의 금속배선 형성방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1a도-e도는 종래의 제조공정도.
제2a도-d도는 본발명에 따른 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 산화막
13 : 그루층 14: 선택적 텅스텐
본발명은 반도체장치의 제조공정에 관한 것으로, 특히 콘택의 종횡비(Aspect Ratio)가 높은 경우에도 적합하도록 한 반도체장치의 금속배선 형성방법에 관한 것이다. 종래에는, 제1a-e도에 도시한 바와 같이 반도체 기판(1)상에 산화막(2)를 도포하고 소정부분에 콘택홀을 형성한 후(제1a도), 전면에 그루(Glue)층(3)을 형성한다(제1b도). 여기서, 그루층(3)은 절연막상에 텅스텐이 잘 도포되지 않기 때문에 도포를 효율적으로 하기 위한 Ti, TiN, MoSi2등을 나타내는 것이다. 그후, 블랭킷(Blanket) 텅스텐(4)을 전면에 도포하고(제1c도), 블랭킷 텅스텐(4)을 에치백하여 텅스텐 플러그(4a)를 형성하거나(제1d도), 메탈라인 마스크를 사용하여 소정부분을 패터닝하여(제1e도) 반도체장치의 금속배선을 형성하였다.
그러나, 이러한 종래 기술은 그루층과 텅스텐을 함께 식각시키게 되어 식각을 2스텝으로 하여야 하며, 만일 함께 식각할 경우에는 텅스텐을 식각하는 가스로 F기를 갖는 SF6이 사용되므로 제1e도에 나타낸 A부분과 같이 산화막(2)이 식각되는 경우가 발생되는 문제점이 있었다.
본발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 선택적 텅스텐을 사용하여 셀프 얼라인된 반도체장치의 금속배선 형성방법을 제공하는 것이다.
이하 본발명을 첨부도면에 의하여 상세히 설명한다.
제2a도-d도는 본발명에 따른 제조공정도로서, 우선 제2a도-b도에 도시한 바와 같이 반도체 기판(11)상에 산화막(12)을 도포하고 소정부분에 콘택홀을 형성한 후 전면에 Ti, TiN, MoSi2등의 그루층(13)을 형성한다. 그다음, 제2c도와 같이 콘택홀을 포함하는 소정의 영역만 남기도록 그루층(13)을 패터닝한다.
그후, 제2d도에 도시한 바와 같이 그루층(13)상에 선택적 텅스텐(14)을 도포하면 본발명에 따른 반도체장치의 금속배선이 형성되게 된다.
이상 설명한 바와 같이, 본발명에 따르면 블랭킷 텅스텐 공정이 아닌 선택적 텅스텐으로 금속배선을 형성시킬 수 있으며, 에치백 공정을 사용하지 않으므로 공정의 단순화에 기여할 수 있다. 또한, F기가 없는 가스로 그루층을 먼저 식각하기 때문에 산화막까지 식각되지 않는 이점이 있다.
Claims (1)
- 반도체 기판상에 산화막을 도포하고 소정부분에 콘택홀을 형성한 후 전면에 그루층을 형성시키는 공정과, 상기 콘택홀이 포함되는 소정의 영역만 남기도록 상기 그루층을 패터닝한 후 그 위에 선택적 텅스텐을 도포함으로서 텅스텐 식각공정없이 이루어진 반도체장치의 금속배선 형성방법.
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| KR940003565B1 true KR940003565B1 (ko) | 1994-04-23 |
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Also Published As
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| KR920020680A (ko) | 1992-11-21 |
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